Post on 21-Jul-2022
F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica Fundamental 1
Transistores de Efecto de Campo
Rev. 1.1
Curso Electrónica Fundamental
Fernando Silveira
Instituto de Ingeniería Eléctrica
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Field Effect Transistors (FETs)
MOSFET: Metal-Oxide-Semiconductor FET– Enriquecimiento– Empobrecimiento
JFET: Junction FET
MOSFET: – Idea, principio: 1928– Implementación práctica: 1959– Circuitos Integrados MOS (CMOS) actualmente más del 90% del total
de circuitos integrados.– Permitieron circuitos con “Very Large Scale of Integration” (VLSI)– Scaling– Más de mil millones de transistores en un chip
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nMOS de Enriquecimiento (1)
n+
p
L
W
Source (Fuente)
Drain (Drenador)
Bulk,substrate
n+
Gate (Puerta) Conductor (Metal)
Aislante (tradicionalmente: Oxido de Silicio (SiO2 )
Semiconductor
W: Ancho del transistor (Width)
L: Largo del transistor o Largo del canal (Length)
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El fin de la historia:
VG1
VG2
VG3
VG4
VP1
VP2
VP3
VP4
SaturaciónZona Lineal
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Tecnología MOS actual
L a partir de 28 nm (22 nm 16nm, … ), W a partir de valores levemente mayores. tox: Espesor del óxido algunos nm
– 1nm = 10 Å = unas pocas capas atómicas=> Límite por corriente de túnel en el óxido. Más de mil millones de transistores en
un chip Número de transistores por chip se
duplica cada aprox. 2 años (Ley de Moore)
Capacidades , f , Tensión de alimentación (ultimas tecnos: 0.9V a 1V)
n+
p
L
W
Source (Fuente)
Drain (Drenador)
Bulk,substrate
n+
Gate (Puerta)
|
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¿Cuánto es 1 nm ?
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Para poder fabricar dispositivos de um y nm
Fuentes: Intel, ESA / ST, IEEE Spectrum
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Transistor MOS: la realidad
Sustrato
Gate
Oxido
Conexiones
Fuente: IBM
n+
p
L
W
Source (Fuente)
Drain (Drenador)
Bulk,substrate
n+
Gate (Puerta)
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Transistor MOS: Dispositivo Simétrico, 4 terminales
n+
p
L
W
Source (Fuente)
Drain (Drenador)
Bulk,substrate
n+
Gate (Puerta)
n+n+
G D
B
p
S
Source: Terminal del que parten lo portadores.
Drain: Terminal al que llegan lo portadores
nMOS => portadores: e- => portadores de S a D y corriente de D a S
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Transistor nMOS: Zona de Corte
n+n+
G D
B
p
VD>0S
ID = 0VD
S D Transistor cortado
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Estructura MOS de Dos Terminales:Tensión de Banda Plana (“Flat Band”)
B
+ + + ++ + + + + +
- - - - - - - - - - - - -
GG
B
Polisilicio (conductor
, metal)
Aislante (óxido)
Metal
Semiconductor
(silicio tipo p)
B
G
VGB
VGB = VFB (tensión de Flat Band)
=> No hay cargas netas acumuladas en sustrato y gate.
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Estructura MOS de Dos Terminales:Acumulación, Deplexión, Inversión
B
G
VGB=VFB
+
B
G
++ + ++ + ++ + ++ + ++VGB<VFB
Acumulación
B
G
VGB1>VFB
Deplexión
-
B
G
- - - - - - - - - - - - -VGB = VGB2 >VGB1>VFB
Inversión
Canal de Inversión,
electrones libres,
Carga Qi
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Estructura MOS de Dos Terminales:Carga de Inversión Qi
Fuente: Tsividis
Aproximación usual (inversión fuerte):
Q’i =C’ox.(VGB-VT0)
Q’i = Qi/(W.L) carga de inversión por unidad de área
C’ox =ox/tox capacidad de gate por unidad de área
VT0: Tensión umbral
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Estructura MOS de Tres Terminales: Efecto de sustrato (efecto “body”).
Qi
• Si se aumenta VCB manteniendo VGC constante => Qi disminuye.
• Para tener el mismo Qi, VGB y VGC tienen que aumentar en mayor proporción que VCBQ’i C’ox.(VGB - VT0-(1+).VCB),
= 0.2 … 0.6
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Operación Transistor MOS (1) (Zona de Corte)
n+n+
G D
B
p
S
QB: Carga de Deplexión
VG1>0, “pequeño”
VG= VG1>0, “pequeño”, VS= VD = 0
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n+n+
G D
B
p
S
Operación Transistor MOS (2)
QB aumenta
VG2> VG1>0
Qi: Carga de
Inversión
VG= VG2> VG1>0, VS= VD = 0
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Operación Transistor MOS (3)
QB aumenta
VG2> VG1>0
Qi: Disminuye
VG= VG2> VG1>0, VS= VD > 0
n+n+
G D
B
p
S
VS= VD > 0 VS= VD > 0
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n+n+
G D
B
p
S
Operación Transistor MOS (4) (Zona Lineal o “triodo”)
VG2> VG1>0
Qi: Varía a lo largo del
canal VG= VG2> VG1>0, VS= 0,VD > 0 “pequeño”
IDS distinto de 0, aprox. lineal con VDS, comportamiento de resistencia,
pequeña, controlada por VG
VS= 0 VD > 0,”pequeño”
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n+n+
G D
B
p
S
Operación Transistor MOS (5) (Saturación)
VG2> VG1>0
Qi: practicamente
se anula aquíVG= VG2> VG1>0, VS= 0,VD > 0 “grande”
IDS distinto de 0, no depende en primera aproximación de VD, comportamiento de fuente de corriente controlada por VG
VS= 0
VD > 0,”grande”
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n+n+
G D
B
p
S
Operación Transistor MOS (6) (Saturación 2)
VG2> VG1>0
Qi: practicamente se anula aquí
VP: tensión de “pinch-off” = VDSAT: tensión de saturaciónQ’i C’ox.(VG - VT0-(1+).Vch) => VP=(VG-VT0)/(1+)=VDSAT
VS= 0
VD > 0,”grande”
Vch =VS =0 Vch =VP/Qi 0
Vch =VD
ID aprox. constante, determinada por esta zona,
IDVP/R(Qi)
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Operación Transistor MOS (7) (Saturación 3)
VG1
VG2
VG3
VG4
VP1
VP2
VP3
VP4
SaturaciónZona Lineal