Active HDL: Gua rpida de Diseo y

Simulacin (circuitos combinacionales)

Prof. Demetrio Rey Lago

Universidad de Carabobo Fecha: 25/07/2012 10:08:00 a.m.

1 Crear un nuevo diseo

2 Definir herramientas de sntesis e implementacin

Este paso es opcional, porque no vamos a trabajar con Xilinx en los ejemplos de esta gua rpida. Si no tiene Xilinx

instalado siempre elija none para todas sus herramientas.

3 Definir lenguaje (VHDL)

4 Nombre del diseo

5 Finalizar creacin del diseo

6 Pgina principal (Design Flow)

CON XILINX INSTALADO

SIN XILINX

1. HDE: diseo con VHDL

2. FSM: diseo con diagrama de estado (mquinas de estado sncronas)

3. BDE: diseo con esquemtico

4. Functional simulation: simulacin.

7 FullAdder

Clic con el botn derecho del mouse en Add new file > New > VHDL Source

7.1 Definicin de entradas y salidas

7.2 Cdigo

En el archivo fulladder.vhd, escriba o pegue las ecuaciones lgicas del sumador completo:

7.3 Compilar

Clic botn derecho sobre el archivo fulladder.vhd y seleccionar Compile

Debe aparecer un resultado de compilacin sin errores:

8 Sumador de 4 bits

Clic con el botn derecho del mouse en Add new file > New > VHDL Source

Nombre: adder4

8.1 Definicin de entradas y salidas

8.2 Cdigo

En el archivo adder4.vhd, implemente el sumador de 4 bits. Se utilizar el fulladder como componente y se conectarn

4 fulladders en cascada usando la sintaxis estructural (port map).

8.3 Compilar y guardar su diseo

Compile el adder4 hasta que no tenga errores y guarde el diseo.

9 Simulacin

Regrese a design flow y haga clic en las opciones de implementacin

9.1 Seleccione archivos para simular

9.2 Seleccione archivos para simular

Top-level unit > Choose > adder4 > add > OK

9.3 Generar formas de onda

Seleccione default waveforms > OK

9.4 Correr simulacin

Haga clic en simulacin

Aparece la ventana de simulacin:

Clic derecho en la seal a, columna value, seleccionando estmulos

Asigne a como un contador que se incrementa en uno cada 100ns

Asigne b como un contador que se incrementa en uno cada 1600ns (es decir, cada 16 incrementos de a se incrementa

1 de b)

Asigne c0 (acarreo de entrada) como una constante 0.

Establezca una ventana de simulacin de 5000 ns y empiece la simulacin:

Aparece la ventana de simulacin

Observe cmo s = a+b en todo momento de la simulacin. Puede expandir cualquier seal tipo bus para ver sus

componentes, haciendo click en el smbolo [+] al lado del nombre. Puede arrastrar seales arriba y abajo para

ordenarlas apropiadamente:

Guarde el archivo simulacin, con un nombre especfico, para verificacin posterior por parte del profesor

10 Guardar y cerrar workspace