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PROYECTO DE CÁTEDRA: MEDIDAS ELECTRÓNICAS II Caracterización de TBJ comercial MRF559 Obtención de los Parámetros-S en configuración de Emisor Común Curso: R5053 Docente: Ing. Alejandro Henze Grupo 9 Dellamagiora, Ricardo Ariel 113784-0 Halamaj, Pablo 113233-7 Pazos, Fernando Daniel 119150-0 Pazos, Sebastián Matías 134472-9 Año 2014

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PROYECTO DE CÁTEDRA: MEDIDAS ELECTRÓNICAS II

Caracterización de TBJ comercial MRF559

Obtención de los Parámetros-S en configuración de Emisor Común

Curso: R5053 Docente: Ing. Alejandro Henze

Grupo 9

Dellamagiora, Ricardo Ariel – 113784-0 Halamaj, Pablo – 113233-7

Pazos, Fernando Daniel – 119150-0 Pazos, Sebastián Matías – 134472-9

Año 2014

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1. INTRODUCCIÓN Se pretende obtener en un banco de pruebas práctico, la réplica de la caracterización otorgada por el fabricante de un transistor comercial para el comportamiento del mismo en altas frecuencias. La misma está dada para una configuración de Emisor-Común con diferentes polarizaciones de base y colector. Se generan también, mediante SPICE, caracterizaciones aproximadas del comportamiento en alta frecuencia mediante el simulador y empleando modelos Gummel-Poon para el TBJ que contemplan la influencia de bonding-wires del encapsulado del dispositivo. 2. MEDICIÓN PROPUESTA La medición se realizará sobre un banco de pruebas como el descripto por la Fig. 1 [1], donde el JIG contiene el transistor a medir, polarizado mediante sendas bias-tee en su malla de entrada y su malla de salida. Se obtendrá el juego completo de parámetros S de los transistores en configuración de Emisor-Común (RC), en un rango de frecuencias entre 10MHz y 2 GHz máximo. Se propondrán diferentes polarizaciones para ambos transistores, para obtener los parámetros para distintas corrientes y tensiones de polarización.

Fig. 1 Testbench para la medición de parámetros S mediante osciloscopio y acoplador bidireccional [1].

EL JIG fue diseñado considerando una distancia entre conectores idéntica a la utilizada en las condiciones de calibración OSM, para evitar el incremento de los errores en el VNA. El PCB de la placa diseñada puede verse en la Fig. 2, constando el mismo de dos conectores SMA hembra a 90º, planos de masa a ambos lados de la placa y el transistor en la posición central exactamente a la misma distancia de ambos conectores. La Fig. 3 muestra una imagen de la placa de medición con el transistor y los conectores soldados.

Fig. 2 Vista de layour del PCB del JIG. Nótense los planos masa sobre ambas cara.

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Fig. 3 JIG del transistor. 3. CARACTERIZACIÓN DEL FABRICANTE El fabricante pone a disposición tablas con los valores de los parámetros S obtenidos para diferentes condiciones de polarización y en un barrido en frecuencia de 4 puntos. Puede apreciarse en la Tabla 1.

Tabla 1. Parámetros S en configuración de Emisor-Común.

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Por otra parte, el fabricante otorga el modelo de SPICE del transistor, contemplando la influencia del encapsulado. Véanse los inductores LC, LB y LE, y los capacitores CC y CB, referidos a los bonding wires y bonding pads del dispositivo encapsulado.

*SRC=MRF559;MRF559;BJTs NPN;RF;10V 50mA

*SYM=RFNBJT * MOTOROLA MRF559 10 V 50 MA

.SUBCKT MRF559 1 2 3

LC 1 4 0.128E-9 LB 2 6 1.400E-9

LE 5 3 0.887E-9 CC 4 5 0.176E-12

CB 4 6 0.232E-12

Q1 4 6 5 QR15 .MODEL QR15 NPN ( BF=99 VAF=128 VAR=12.8 RC=1.84 RB=.98

+RE=.51 IKF=0.11E+00 ISE=0.14E-13 TF=0.262E-10 +TR=0.19E-08 ITF=0.80E-01 VTF=0.53E+01 CJC=2.663E-12

+CJE=3.085E-12 XTI=3.0 NE=1.5 ISC=0.45E-14 EG=1.11

+XTB=1.5 BR=2.57 VJC=0.75 VJE=0.75 IS=0.15E-14 +MJC=0.33 MJE=0.33 XTF=4.0 IKR=0.11E+00 KF=0.1E-14

+NC=1.7 FC=0.50 RBM=.7 IRB=0.15E-01 XCJC=0.5 ) .ENDS 4. COMPARACIÓN DE RESULTADOS Para la constatación de los resultados, el testbench en SPICE de la Fig. 4 es aplicable para la obtención de parámetros S como relación de tensiones e impedancias, aplicando el análisis de la Fig. 5 y las expresiones (1-4). La Fig. 6 muestra el relevamiento de las curvas para una polarización de 10mA de corriente de colector y 5V de tensión de colector. Los valores obtenidos resultan una buena aproximación a la especificación del fabricante.

Fig. 4 Testbench en SPICE para extracción de parámetros S.

Fig. 5 Análisis de un cuadripolo en impedancias y tensiones para obtener los parámetros S.

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𝑆11 =𝑍1 − 𝑍0

𝑍1 + 𝑍0

𝑆22 =𝑍2 − 𝑍0

𝑍2 + 𝑍0

𝑆12 =2 · 𝑉1

𝑉𝑠 𝑆21 =

2 · 𝑉1

𝑉𝑠 (1 − 4)

Fig. 6 S12, S21 y S11 simulados en SPICE para el transistor bajo prueba, con Ic=10mA y VCE=5V.