Circuitos vlsi (4º curso) TEMA 4. LÓGICA SECUENCIAL CMOS circuitos vlsi Dr. José Fco. López...

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TEMA 4. LÓGICA SECUENCIAL CMOS

circuitos vlsi

Dr. José Fco. LópezDesp. 307, Pab. [email protected]

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Índice

Introducción• Métricas de temporización• Clasificación de elementos de memoria

Latches y registros estáticos• Principio de biestabilidad• Latches basados en multiplexor• Registro maestro-esclavo disparado por flanco• Señales de reloj no ideales• Biestables SR estáticos

Registros y latches dinámicos• Registros dinámicos con puerta de transmisión disparados por flanco• C2MOS: técnica insensible al sesgo de reloj• Registros síncronos verdaderamente monofásicos

Procesamiento en cadena: optimización de circuitos secuenciales

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Índice

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Introducción

CircuitoLógico

Combinacional

CircuitoLógico

Combinacional

Estado

In Out In Out

Circuitoscombinacionales

Circuitossecuenciales

Casi todos los sistemas útiles requieren el almacenamiento deinformación de estado, lo que da lugar a los circuitos secuenciales.

Un circuito secuencial recuerda parte de la historia anterior delsistema, es decir, tiene memoria.

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Introducción

Casi todos los sistemas útiles requieren el almacenamiento deinformación de estado, lo que da lugar a los circuitos secuenciales.

Un circuito secuencial recuerda parte de la historia anterior delsistema, es decir, tiene memoria.

entradas salidas

estadoactual

estadosiguiente

RegistrosQ D

CLK

LógicaCombinacional

Registros:• por flanco positivo• por flanco negativo

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Introducción

Existen tres parámetros de temporización importantes asociados aun registro

Métricas de temporización

t

CLK

t

D

Tc-q

tholdtsu

t

Q

DATOSESTABLES

Registro

CLK

D Q

DATOSESTABLES

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Introducción



t

CLK

t

D

Tc-q

tholdtsu

t

Q

DATOSESTABLES

Registro

CLK

D Q

DATOSESTABLES

Tiempo de setup (tsu)Es el tiempo durante el que las entradas de datos (D) deben ser válidasantes de la transición de reloj.

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Introducción



t

CLK

t

D

Tc-q

tholdtsu

t

Q

DATOSESTABLES

Registro

CLK

D Q

DATOSESTABLES

Tiempo de hold (thold) (o de mantenimiento)Es el tiempo que los datos de entrada deben seguir siendo válidos despuésdel flanco de reloj.

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Introducción



t

CLK

t

D

Tc-q

tholdtsu

t

Q

DATOSESTABLES

Registro

CLK

D Q

DATOSESTABLES

Tiempo de retardo (tc-q)Suponiendo que tsu y thold se cumplen, es el tiempo que tarda la entradaD en copiarse en la salida Q desde el instante del flanco de reloj

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Introducción

En un sistema síncrono, todos los registros están bajo el control deuna única señal de control global.


En los circuitos secuenciales síncronos, los sucesos de conmutacióntienen lugar de forma concurrente en respuesta a un estímulo dereloj.

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Introducción

En un sistema síncrono, todos los registros están bajo el control deuna única señal de control global.


En los circuitos secuenciales síncronos, los sucesos de conmutacióntienen lugar de forma concurrente en respuesta a un estímulo dereloj.Los resultados de las operaciones esperan a la siguiente transiciónde reloj antes de pasar a la etapa siguiente, por lo tanto, el siguienteciclo no puede comenzar hasta que todos los cálculos actuales sehayan completado y el sistema haya quedado en reposo. El periodode reloj T con el que el circuito secuencial opera, debe ajustarse almáximo retardo de entre todas las etapas de la red.Por lo tanto, es importante minimizar los parámetros de temporizaciónasociados con el registro, ya que estos afectan directamente a lavelocidad a la que puede aplicarse la señal de reloj al circuitosecuencial.

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IntroducciónMétricas de temporización

D1 D2Q1 Q2

CLK

Registro1

Registro2

Lógicacombinacional

CLK

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D1 D2Q1 Q2

CLK

Registro1

Registro2


CLK

D1

tsu

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D1 D2Q1 Q2

CLK

Registro1

Registro2


CLK

D1

Q1 D1

tc-q

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D1 D2Q1 Q2

CLK

Registro1

Registro2


CLK

D1

Q1 D1

tplogic

D2

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D1 D2Q1 Q2

CLK

Registro1

Registro2


CLK

D1

Q1 D1 D2

tsu thold

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D1 D2Q1 Q2

CLK

Registro1

Registro2


CLK

D1

Q1 D1 D2

T tc-q + tplogic + tsu

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Introducción

Memorias de primer plano y de segundo plano• Las memorias de primer plano son las que se incrustan en la lógica, y con frecuencia se organizan en registros individuales o bancos de registros• Las memorias de segundo plano son grandes cantidades de memoria centralizadas y alcanzan densidades superiores.

Clasificación de elementos de memoria

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Introducción

Memoria dinámica y estática• Las memorias estáticas conservan el estado mientras la alimentación esté conectada. Son útiles cuando el registro no se actualiza durante largos periodos de tiempo.• Las memorias dinámicas almacenan datos durante un corto periodo de tiempo. Se basan en el principio de almacenamiento de carga temporal en los condensadores parásitos asociados con los dispositivos MOS. Los condensadores tienen que refrescarse de forma periódica para compensar las fugas de carga. Estas memorias suelen ser más sencillas.


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Introducción

Latches y registros• Un latch es un circuito sensible a nivel que pasa la entrada D a la salida Q cuando la señal de reloj está a nivel alto. En este caso se dice que el latch está en modo transparente. Estando el reloj a nivel bajo, los datos se mantienen estables en la salida (modo de retención). Esto sería un latch positivo o transparente a nivel alto.• Los registros se forman normalmente por latches, y son disparados por flanco, es decir, sólo muestrean la entrada en una transición de reloj 01 (disparado por flanco de reloj positivo) o 10 (flanco de reloj negativo). Una configuración muy utilizada es la estructura maestro-esclavo, que conecta en cascada un latch positivo con un latch negativo.


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IntroducciónClasificación de elementos de memoria

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Latches y registros estáticos

Las meorias estáticas utilizan realimentación positiva para crear uncircuito biestable, el cual tiene dos estado estables que representanlos valores 0 y 1.

Principio de biestabilidad

Vi1

Vo1

vi1Vo1

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Las meorias estáticas utilizan realimentación positiva para crear uncircuito biestable, el cual tiene dos estado estables que representanlos valores 0 y 1.


Vi1 Vo2

Vo1 Vi2

vi1Vo1= Vi2 vo2

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Las memorias estáticas utilizan realimentación positiva para crear uncircuito biestable, el cual tiene dos estado estables que representanlos valores 0 y 1.


Vi1

A

C

B

Vo2

Vi1=Vo2

Vo1 Vi2

Vi2=Vo1

vi1Vo1= Vi2 vo2

Vo2= Vi1

El circuito sólo tiene tres puntos deoperación (A, B y C)

Cuando la ganancia del inversor en la región transitoriaes mayor que 1, A y B son los únicos puntos de operación estables.

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Latches y registros estáticosPrincipio de biestabilidad

A

C

d

B

Vi2

5V

o1

Vi1 5Vo2

A

C

d

B

Vi2

5V

o1

Vi1 5Vo2

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Latches y registros estáticosPrincipio de biestabilidad

Así pues, el acoplamiento cruzado de dos inversores da lugar a uncircuito biestable, es decir, un circuito con dos estados estables. Elcircuito sirve como memoria, que puede almacenar un 1 o un 0.Un circuito biestable también se suele llamar flip-flop.

Un biestable es útil sólo si existe un medio para pasar de un estadoa otro, y esto se puede hacer de dos formas diferentes:• Latch basado en multiplexores: rompemos el bucle de alimentación y escribimos un nuevo valor en Out (o Q). La expresión lógica es equivalente a la ecuación de un multiplexor:

Q=CLK’Q+CLKIN

• Sobreponerse al bucle de realimentación: Se fuerza la escritura de un nuevo valor en la celda, sobreponiéndose el valor almacenado. Es el método predominante en la implementación de memorias estáticas.

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Latches y registros estáticosLatches basados en multiplexor

Es la técnica más habitual para construir un latch.

CLK

1

0D

Q 0

CLK

1D

Q

InClkQClkQ InClkQClkQ

Latch negativo Latch positivo

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CLK

CLK

CLK

D

Q

Latch positivo

Activo cuando CLK=1

Activo cuando CLK=0

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CLK

CLK

CLK

D

Q

Latch positivo

Desventaja: Muchos transistores cargan a la señal de reloj

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CLK

CLK

CLK

CLK

QM

QM

Desventajas: • Problemas de margen de ruido con los transistores de paso nMOS• Disipación de potencia estática en el primer inversor

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Latches y registros estáticosRegistro maestro-esclavo disparado por flanco

1

0D

CLK

QM

Master

0

1

CLK

Q

Slave

QM

Q

D

maestroesclavo

QM

Q

D

CLK

T2I2

T1I1

I3 T4I5

T3I4

I6

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EJEMPLO

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1

0D

CLK

QM

Master

0

1

CLK

Q

Slave

QM

Q

D

maestroesclavo

CLK

D

QM

Q

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D

Q

QM

CLK

I2 2 T2

2 0.5

Volt

s

0.0

0.2 0.4time (nsec)

(a) Tsetup5 0.21 nsec

0.6 0.8 10

0.5

1.0

1.5

2.0

2.5

3.0

DQ

QM

CLK

I2 2 T2

2 0.5V

olt

s

0.0

0.2 0.4time (nsec)

(b) Tsetup5 0.20 nsec

0.6 0.8 10

0.5

1.0

1.5

2.0

2.5

3.0

Tsetup=0.21ns Tsetup=0.20ns

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Una forma de disminuir la carga de la señal de reloj es mediante unregistro maestro-esclavo estático con carga de reloj reducida.

D QT1 I1

CLK

CLK

T2

CLK

CLKI2

I3

I4

La puerta de transmisión T1 y su excitador de fuente deben sercapaces de sobreponerse al inversor de realimentación I2 paracambiar el estado del inversor acoplado.

Otro problema es el de la conducción inversa

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Latches y registros estáticosSeñales de reloj no ideales

Hasta el momento se ha supuesto que las señales CLK y CLK’ nose solapan. Esto es muy complicado de conseguir, y se producelo que se conoce como sesgo de reloj, mediante el cual, dos señalesde reloj se solapan.

CLK

CLK

XCLK

CLK

A

BD

Q

CLK

CLK

Registro maestro-esclavopor disparo negativo

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Latches y registros estáticosSeñales de reloj no ideales

Estos problemas se pueden solucionar utilizando dos relojes nosolapados PHI1 y PHI2, y manteniendo el tiempo de no solapamientoentre los relojes lo suficientemente grande como para que no lleguena solaparse en condiciones adversas.

Registro de dos fasesPseudo-estático

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Latches y registros estáticosBiestables SR estáticos

La forma tradicional de hacer que un elemento biestable cambie dede estado consiste en hacer que la entrada se sobreponga al buclede realimentación. La forma más sencilla de implementar esto esmediante un biestable RS

Forbidden State

S

S

R

QQ

Q

QRS Q

Q00 Q

101 0

010 1

011 0RQ

Estado prohibido

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Latches y registros estáticosBiestables SR estáticos

La forma tradicional de hacer que un elemento biestable cambie dede estado consiste en hacer que la entrada se sobreponga al buclede realimentación. La forma más sencilla de implementar esto esmediante un biestable RS

M1

M2

M3

M4Q

M5S

M6CLK

M7 R

M8 CLK

VDD

Q

Latch SR controlado por reloj

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