Fundación universitaria Konrad Lorenz Diana Carranza contador asíncrono

CONTADOR ASÍNCRONO ASCENDENTE

Fundación universitaria Konrad lorenzDiana Carranza

Objetivo: ampliar el conocimiento en los circuitos secuenciales contadores

asíncrono Haciendo conversión Hexadecimal a Decimal mediante sumadores completos de 4 bits.

Índice de términos

restador, conversión, flip-flop

Procedimiento para la elaboración utilizaremos el 74ls247, display de 7 seg, 74f04 GND o también polo a tierra NAND,AND, OR y flip flop

La parte en la que nos enfocaremos es en los flip flop ;pues es el tema con en el vamos a trabajar más. Ya que en los anteriores laboratorios ya trabajos los otros temas que también tiene relación con dicho trabajo

Flip-Flop : Este elemento es el flip-flop J-K y se representa de la manera siguiente:

Como puede verse en el símbolo del flip-flop J-K, este posee dos salidas complementarias Q y Q al igual que el flip-flop R-S. Las características del flip-flop J-K son las siguientes:

(a) Cuando J=1 y K=1, al ir la entrada de la terminal de reloj C (clock) de 1 a 0 nada ocurre y el flip-flop J-K retiene el estado que poseía anteriormente.

(b) Cuando J=1 y K=0, al ir la entrada C de 1 a0 el flip-flop J-K tomará el estado Q=1 independientemente del estado en el que se encontraba anteriormente.

(c) Cuando J=0 y K=1, al ir la entrada C de 1 a 0 el flip-flop J-K tomará el estado Q=0 independientemente del estado en el que se encontraba anteriormente.

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Existen también en el mercado flip-flops J-K en los cuales la transición que produce la acción en la terminal de salida Q es una transición positiva de 0 a 1 y no la transición negativa de 1 a 0 (precaución: aquí no hay voltajes negativos involucrados). Estos flip-flops J-K; son conocidos en el mercado como flip-flops accionados por una señal de reloj positiva. Ahora para diseñar el circuito haremos los mapas de karnaugh respectivos de secuencias del 5 al 14.

A B C D

0 0 0 0 0 01 0 0 0 1 X2 0 0 1 0 X3 0 0 1 1 X4 0 1 0 0 X5 0 1 0 1 16 0 1 1 0 17 0 1 1 1 18 1 0 0 0 19 1 0 0 1 110 1 0 1 0 111 1 0 1 1 112 1 1 0 0 013 1 1 0 1 X14 1 1 1 0 X15 1 1 1 1 X

CD00 01 11 10

AB

00 x x x x01 X 1 1 111 0 x x x10 1 1 x 1

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Diseño

CLKQ0

Q1

Q2

Q3SJCPK

RQ_Q

D

SJCPK

RQ_Q

C

SJCPK

RQ_Q

B

SJCPK

RQ_Q

A

CP1CP2

Q1Q2

V2

abcdefg.

V+

DISP1

74LS47A3A2A1A0

testRBI

gfedcba

RBO

U1

abcdefg.

V+

DISP2

+V

V110V

74LS83A4A3A2A1B4B3B2B1

Cin

s4s3s2s1

Cout

U2

Conclusiones:

Se Analiza el funcionamiento del flip flop

Queda claro cuando se llega al estado set y reset

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