Tomado de: http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/index.htmlCapitulo 1. Sistemas Numricos Introduccin

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Leccin Leccin Leccin Leccin

1. 2. 3. 4.

Sistemas binario y hexadecimal Conversiones de un sistema a otro Representacin de nmeros enteros y de punto flotante Operaciones aritmticas en binario

Capitulo 2. Principios de Diseo de Lgica Combinatoria Introduccin

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Leccin Leccin Leccin Leccin Leccin

1. 2. 3. 4. 5.

Algebra de Boole Sntesis lgica de circuitos combinatorios Representacin por suma de productos y por producto de sumas Mapas de Karnaugh Algoritmo de Quine -McCluskey

Capitulo 3. Circuitos Lgicos Combinatorios Introduccin

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Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin Leccin

1. Decodificadores binarios de 2 a 4, de 3 a 8 y de 4 a 16 lneas 2. Ejemplos de aplicacin en los computadores 3. Decodificadores BCD a 7 segmentos 4. Registros de 3 estados 5. Codificadores 6. Multiplexores y demultiplexores 7. Generadores de paridad 8. Comparadores 9. Circuitos aritmticos 10. Sumador y restador de 4 bits 11. Sumador BCD 12. Unidad aritmtica y lgica ALU 13. Multiplicador combinatorio

Capitulo 4. Dispositivos Lgicos Programables Introduccin

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Leccin 1. Diseo lgico hoy da Leccin 2. Herramientas computacionales utilizadas en las metodologas de diseo descendente (top/down) Leccin 3. Herramientas para la automatizacin del diseo electrnico (EDA tools) Leccin 4. Principios y aplicaciones de los dispositivos lgicos programables como los PALs y los PLDs Leccin 5. Programacin en lenguaje CUPL

Capitulo 5. Cerrojos y Flip-Flops Introduccin

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Leccin 1. Definicin de la lgica secuencial Leccin 2. Cerrojos con compuertas

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Leccin Leccin Leccin Leccin

3. 4. 5. 6.

Estado metaestable Interruptor sin rebote Flip-Flops Flip-Flops construidos con compuertas de transmisin e inversores

Capitulo 6. Contadores y Registros Introduccin

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Leccin Leccin Leccin Leccin Leccin Leccin

1. 2. 3. 4. 5. 6.

Contadores de propagacin Contadores sincrnicos Ejemplos de contadores en circuito integrado Registros de corrimiento Contador en anillo Circuitos integrados para relojes

Capitulo 7. Anlisis y Diseo de Circuitos Secuenciales Introduccin

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Leccin Leccin Leccin Leccin

1. 2. 3. 4.

Teora de mquinas de estado (FSM) Anlisis y diseo de circuitos secuenciales sincrnicos Anlisis de circuitos secuenciales asincrnicos Ejemplos de Control Secuencia

Capitulo 8. PLDs Secuenciales Introduccin

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Leccin 1. Arquitectura de diversos PLDs secuenciales Leccin 2. Ejemplos de programacin

Capitulo 9. Familias Lgicas Introduccin

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Leccin Leccin Leccin Leccin Leccin Leccin

1. 2. 3. 4. 5. 6.

Familias TTL y CMOS Configuracin de salidas en las familias TTL y CMOS Compuertas bsicas Comparacin entre las distintas familias lgicas Compuerta de transmisin CMOS Circuitos de arseniuro de Galio

Capitulo 10. Memorias Introduccin

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Leccin Leccin Leccin Leccin

1. 2. 3. 4.

Espectos Generales sobre Memorias Memorias de Acceso Aleatorio Memorias de solo Lectura (ROM) Aplicaciones de las Memorias

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Leccin 5. Ejemplos de memorias comerciales

Capitulo 11. Procesadores Digitales Introduccin

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Leccin Leccin Leccin Leccin Leccin Leccin Leccin

1. 2. 3. 4. 5. 6. 7.

Configuracin Arquitectura de un microcomputador Decodificadores Puertos Memorias Instrucciones en lenguaje ensamblador Microcontroladores

INTRODUCCIONSistemas Numricos

El sistema decimal es universalmente empleado para representar cantidades en el mundo real. Los sistemas electrnicos digitales tienen que recoger la informacin y convertirla en dgitos binarios para procesarla internamente. As mismo, cuando la informacin es procesada, es necesario convertir esta informacin, por lo general a decimal antes de llevarla al mundo exterior. En realidad, no se manejan solamente estos dos sistemas, en la prctica se hace necesario utilizar cdigos que facilitan el manejo de otras caractersticas. En el captulo, se describir el cdigo decimal, el cdigo binario , el hexadecimal, el octal, las operaciones entre estos sistemas, las distintas conversiones entre los diferentes sistemas y algunas representaciones de nmeros binarios.

LECCION 1Capitulo 1: Sistemas Numricos

Sistemas Binario y Hexadecimal El sistema binario es el ms utilizado en los circuitos electrnicos digitales. Existen otros dos sistemas, en las aplicaciones digitales; El hexadecimal y el octal. Su ventaja radica en la facilidad que ofrecen para representar de forma reducida los nmeros binarios.

Sistema DecimalEl sistema decimal es un sistema en base 10. En una cantidad decimal cada dgito tiene un peso asociado a una potencia de 10 segn la posicin que ocupe. Los pesos para los nmeros enteros son potencias positivas de diez, aumentado de derecha a izquierda, comenzando por 100=1. Peso:....106105104103102101100 Los pesos para los nmeros fraccionarios son potencias negativas de diez, aumentando de

izquierda a derecha, comenzando por 10-1. Peso:....106105104103102101100, 10-110-210-310-4 La expresin general para descomponer el valor de una magnitud expresada en cualquier sistema numrico para obtener su valor decimal:

donde, di = Dgito en la posicin i. r = Base del sistema utilizado. n = No. de dgitos fraccionarios. p = No. de dgitos enteros. La base r del sistema numrico es el nmero total de dgitos permitidos para el sistema. Ejemplo 235.63 = 2x102 + 3x101 + 5 x 100 + 6x10-1 + 3x10-2

Sistema BinarioEl sistema binario es un sistema en base dos. Es el sistema utilizado por los computadores digitales y tiene slo dos valores lgicos posibles - "0 y 1" - para sus coeficientes, los cuales se pueden representar fsicamente de distintas maneras, como las siguientes:

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Tensiones alto y bajo. Interruptor cerrado o abierto. Sentido de magnetizacin de un ncleo magntico. Corriente elctrica alta o baja.

Los dgitos 0 y 1 se llaman bits. En un nmero entero binario el bit a la derecha es el bit menos significativo (LSB, Least Significant Bit) y tiene un peso de 20=1. El bit del extremo izquierdo el bit ms significativo (MSB, Most Significant Bit) y tiene un peso dependiente del tamao del numero binario. Los pesos crecen de derecha a izquierda en potencias de 2. En nmeros fraccionarios el bit a la izquierda de la coma es el MSB y su peso es de 2-1= 0,5. Los pesos decrecen de izquierda a derecha en potencias negativas de 2. Peso:2n-1....2423222120, 2-12-22-3......2-n. En el cual n es el nmero de bits a partir de la coma binaria. La tabla 1.1.1. muestra la equivalencia de los nmeros decimales del 0 al 15 a su correspondiente binario.

Nmero Decimal Nmero Binario 23 8 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 22 4 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 21 2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 20 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Tabla 1.1.1. Sistema decimal y binario Ejemplo 101101,11 = 1x25 + 0x24 + 1x23 + 1x22 + 0x21 + 1x20 + 1x2-1 + 1x2-2 En decimal se tiene: 32 + 8 + 4 + 1 + 0,5 + 0,25= 45,7510.

Sistema HexadecimalEl sistema hexadecimal es un sistema en base 16 y consta de 16 dgitos diferentes que son: del 0 al 9 y luego de la letra A a la F, es decir 10 dgitos numricos y seis caracteres alfabticos. El sistema hexadecimal se usa como forma simplificada de representacin de nmeros binarios y debido a que 16 es una potencia de 2(24=16), resulta muy sencilla la conversin de los nmeros del sistema binario al hexadecimal y viceversa. La tabla 1.1.2. muestra los nmeros decimales de 0 al 15 con su equivalencia en binario y hexadecimal.

Decimal Sistema binario Hexadecimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 0 1 2 3 4 5 6 7 8 9 A B C D E F

Tabla 1.1.2. Sistema decimal, binario y hexadecimal Para convertir un nmero hexadecimal en un nmero binario se reemplaza cada smbolo hexadecimal por un grupo de cuatro bits. Ejemplo El nmero 4F5B16 en binario equivale a

Sistema OctalEl sistema octal es un sistema en base 8 y est formado por 8 dgitos. En un nmero octal, los pesos crecen de derecha a izquierda en potencias de 8. Peso: 8483828180 La tabla 1.1.3. muestra los nmeros decimales de 0 al 17 con su equivalencia a binario y octal.

Decimal Sistema binario Octal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 10000 10001 0 1 2 3 4 5 6 7 10 11 12 13 14 15 16 17 20 21

Tabla 1.1.3. Sistema decimal, binario y octal Observe que en octal los dgitos 8 y 9 no se usan. La conversin de un nmero octal en decimal se obtiene multiplicando cada dgito por su peso y sumando los productos. Ejemplo 1725= 1x83 + 7x82 + 2x81 + 5x80 = 512+448+16+5= 981

Cdigo decimal binario (BCD)El cdigo decimal binario (BCD Binary Code Decimal) es utilizado para expresar los diferentes dgitos decimales con un cdigo binario. Por consiguiente, el cdigo BCD tiene diez grupos de cdigo y resulta prctico para convertir entre decimal y BCD.

El cdigo 8421El cdigo 8421 pertenece al grupo de cdigos BCD. El nombre 8421 indica los diferentes pesos de los cuatro bits binarios (23, 22, 21, 20). La tabla 1.1.4. muestra los nmeros decimales de 0 al 9 con su equivalencia en BCD.Decimal Dgito en BCD 0 1 2 3 4 5 6 7 8 9 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001

Tabla 1.1.4. Sistema decimal y BCD

Con un nmero de 4 bits se pueden representar 24 combinaciones posibles, pero al emplear el cdigo 8421 se incluyen solamente 10 grupos de cdigo binario, en consecuencia las combinaciones 1010, 1011, 1100, 1101, 1110, 1111 no se utilizan. Ejemplo Convertir a BCD el nmero decimal 6498. Reemplazando por los valores de la tabla 1.1.4. se obtiene, 649810 =(0110 0100 1001 1000)8421

LECCION 2 Capitulo 1: Sistemas Numricos

Conversiones de un Sistema a Otro Las conversiones entre nmeros de bases diferentes se efectan por medio de operaciones aritmticas simples. Dentro de las conversiones ms utilizadas se encuentran:

Conversin de Decimal a BinarioPara la conversin de decimal a binario se emplean dos mtodos. El primero es divisiones sucesivas y el segundo es suma de potencias de 2. Por divisiones sucesivas Se va dividiendo la cantidad decimal por 2, apuntando los residuos, hasta obtener un cociente cero. El ltimo residuo obtenido es el bit ms significativo (MSB) y el primero es el bit menos significativo (LSB). Ejemplo Convertir el nmero 15310 a binario.

Figura 1.2.1.Ejemplo de conversin de decimal a binario El resultado en binario de 15310 es 10011001

Por sumas de potencias de 2 Este mtodo consiste en determinar el conjunto de pesos binarios cuya suma equivalga al nmero decimal. Ejemplo Convertir el nmero 15310 a binario. 15310 = 27 + 24 + 23 + 20 = 128 + 16 +8 +1 15310= 100110012 Como se aprecia, si se cuenta con alguna familiaridad con las potencias de 2 este ltimo mtodo es ms rpido.

Conversin de Fracciones Decimales a BinarioPara la conversin de fracciones decimales a binario se emplean el siguiente mtodo. Por suma de potencias de 2 Emplea la misma metodologa de la suma de potencias de 2 pero se trabaja con potencias negativas. Ejemplo Convertir el nmero 0,87510 a binario. 0,87510 = (2-1) + (2-2) + (2-3) = 0,5 + 0,25 + 0,125 = 0,1112 Por multiplicaciones sucesivas La conversin de nmeros decimales fraccionarios a binario se realiza con multiplicaciones sucesivas por 2. El nmero decimal se multiplica por 2, de ste se extrae su parte entera, el cual va a ser el MSB y su parte fraccional se emplea para la siguiente multiplicacin y seguimos sucesivamente hasta que la parte fraccional se vuelva cero o maneje un error moderado. El ltimo residuo o parte entera va a constituir el LSB. Ejemplo Convertir el nmero 0,87510 a binario.Nmero N N X 2 Parte entera Peso 0,875 0,75 0,5 1,75 1,5 1,00 1 1 1 LSB MSB

Tabla 1.2.1. Ejemplo de Conversin de Decimal a Binario. El resultado en binario de 0,87510 es 0,1112.

Conversin de Decimal a HexadecimalEn la conversin de una magnitud decimal a hexadecimal se realizan divisiones sucesivas por 16 hasta obtener un cociente de cero. Los residuos forman el nmero hexadecimal equivalente, siendo el ltimo residuo el dgito ms significativo y el primero el menos significativo.

Ejemplo Convertir el nmero 186910 a hexadecimal.

Figura 1.2.2. Ejemplo de Conversin de decimal a hexadecimal El resultado en hexadecimal de 186910 es 74D16.

Conversin de Decimal a OctalEn la conversin de una magnitud decimal a octal se realizan divisiones sucesivas por 8 hasta obtener la parte entera del cociente igual a cero. Los residuos forman el nmero octal equivalente, siendo el ltimo residuo el dgito ms significativo y el primero el menos significativo. Ejemplo Convertir el nmero 46510 a octal.Nmero N N 8 Parte decimal Parte decimal x 8 Peso 465 58 0,5 58,125 7,25 0,875 0,125 0,25 0,875 1 2 7 MSB LSB

Tabla 1.2.2. Ejemplo de Conversin de Decimal a Hexadecimal. El resultado en octal de 46510 es 721.

Conversin de Binario a DecimalUn nmero binario se convierte a decimal formando la suma de las potencias de base 2 de los coeficientes cuyo valor sea 1 (ver leccin 1). Ejemplo Convertir el nmero 11002 a decimal. 11002 = 1x23 + 1x22 = 1210

Conversin de Binario a HexadecimalEl mtodo consiste en conformar grupos de 4 bits hacia la izquierda y hacia la derecha del punto que indica las fracciones, hasta cubrir la totalidad del nmero binario. Enseguida se convierte cada grupo de nmero binario de 4 bits a su equivalente hexadecimal. Ejemplo Convertir el nmero 10011101010 a hexadecimal.

Conversin de Binario a OctalEl mtodo consiste en hacer grupos de 3 bits hacia la izquierda y hacia la derecha del punto que indica las fracciones, hasta cubrir la totalidad del nmero binario. Enseguida se convierte cada grupo de nmero binario de 3 bits a su equivalente octal. Ejemplo Convertir el nmero 010101012 a octal.

Conversin de Hexadecimal a DecimalEn el sistema hexadecimal, cada dgito tiene asociado un peso equivalente a una potencia de 16, entonces se multiplica el valor decimal del dgito correspondiente por el respectivo peso y realizar la suma de los productos. Ejemplo Convertir el nmero 31F16 a decimal. 31F16 = 3x162 + 1x16 + 15 x 160 = 3x256 + 16 + 15 = 768 + 31 = 79910

Conversin de Hexadecimal a BinarioLa conversin de hexadecimal a binario se facilita porque cada dgito hexadecimal se convierte directamente en 4 dgitos binarios equivalentes. Ejemplo Convertir el nmero 1F0C16 a binario. 1F0C16 = 11111000011002

Conversin de Octal a DecimalLa conversin de un nmero octal a decimal se obtiene multiplicando cada dgito por su peso y sumando los productos: Ejemplo Convertir 47808 a decimal. 4780 = (4 x 83)+(3x82)+(8x81)+(0x80) = 2048+192+64+0= 2304

Conversin de Octal a BinarioLa conversin de octal a binario se facilita porque cada dgito octal se convierte directamente en 3 dgitos binarios equivalentes.

Ejemplo Convertir el nmero 7158 a binario. 7158 = (111001101)2

LECCION 3Capitulo 1: Sistemas Numricos

Representacin de Nmeros Enteros y de Punto Flotante Los computadores deben interpretar nmeros positivos y negativos. Los nmeros binarios se caracterizan por su magnitud y su signo. El signo indica si el nmero es positivo o negativo y la magnitud el valor del nmero.

Representacin de Nmeros Binarios EnterosExisten tres formas de representar los nmeros binarios enteros con signo: a. b. c. Signo magnitud. Complemento a 1. Complemento a 2.

a. Signo Magnitud En el sistema Signo magnitud los nmeros positivos y negativos tienen la misma notacin para los bits de magnitud pero se diferencian en el bit del signo. El bit del signo es el bit situado ms a la izquierda en el nmero binario: En nmeros positivos se emplea el bit "0". En nmeros negativos se emplea el bit "1". El nmero no debe estar complementado. Ejemplo El nmero decimal 21 se expresa en binario de 6 bits 010101, donde el primer bit "0" denota el bit de una magnitud positiva. El nmero decimal 21 se expresa en binario 110101, donde el primer bit "1" denota el bit de una magnitud negativa. b. Complemento a 1 El complemento a 1 en binario se obtiene cambiando los unos por ceros y los ceros por unos. La representacin de nmeros positivos en complemento a 1 sigue las mismas reglas del sistema signo-magnitud y la representacin de los nmeros negativos en complemento 1 es el complemento a 1 del nmero positivo. Ejemplo El nmero decimal 21 se expresa en complemento a 1 a 6 bits como 010101, donde el primer bit "0" denota el bit de una magnitud positiva. El complemento 1 a 6 bits del decimal 21, se obtiene por medio del complemento a 1 del nmero positivo 010101 el cual es 101010.

Ejemplo Un forma de obtener el complemento 1 de un nmero binario es utilizar un circuito digital compuesto por inversores (compuertas NOT). En la figura siguiente las entradas se encuentran ubicadas en la parte superior y las salidas negadas en la parte inferior. c. Complemento a 2 Los computadores utilizan la representacin binaria en complemento a 2 para representar nmeros negativos. La representacin de nmeros positivos en complemento a 2 sigue las mismas reglas del sistema signo-magnitud y la representacin de los nmeros negativos en complemento a 2 se obtiene de la siguiente forma: Se representa el nmero decimal dado en magnitud positiva. El nmero de magnitud positiva se representa en forma binaria positiva. Se obtiene el complemento 1 del nmero binario obtenido en el paso anterior mediante el cambio de los unos por ceros y viceversa. Al complemento 1 se le suma uno y el resultado es la representacin en el complemento 2.

Ejemplo Representar el nmero 510 en binario, utilizando el complemento a 2 con 5 bits. 1. 5 5. 2. Escribimos el nmero +510 en binario de 5 bits 0101 3. Obtenemos el complemento a 1 de 0101 1010 4. Al complemento de nmero anterior se la suma 1. El resultado es 1011. 5. Obtenemos el nmero 1011 en complemento a 2. Ejemplo Obtener el complemento a 2 del nmero positivo de 8 bits 000001012 (+510). El equivalente en complemento a 1 es 11111010. El complemento a 2 del nmero es 11111011. Comprobando los pesos en decimal se puede demostrar la obtencin del negativo del nmero inicial utilizando el mtodo del complemento a 2: 111110112 = (-128 + 64 + 32 +16 + 8 + 0 + 2 + 1)10 = - 510 En la representacin en complemento 2 el primer bit del lado ms significativo puede interpretarse como el signo, siendo cero para nmeros positivos y 1 para nmeros negativos. Se puede comprobar que si a una cantidad negativa expresada en complemento 2 se le saca su complemento 2, se obtiene la magnitud positiva correspondiente.

LECCION 4Capitulo 1: Sistemas Numricos

Operaciones Aritmticas en Binario Los circuitos de control bsicos y los computadores efectan operaciones aritmticas. Estas operaciones se realizan en sistema binario y las leyes que las rigen, son paralelas a las usadas en el sistema decimal. A continuacin se describe cada una de las metodologas para realizar tales operaciones.

Suma BinariaLa suma de dos cantidades binarias empieza con la suma de los dos dgitos menos significativos de los sumandos y un acarreo inicial de cero uno (Acarreo Cin). Esta operacin puede producir un bit de acarreo (Acarreo Cout) para la suma de la siguiente posicin significativa. En la tabla 1.4.1. las entradas A, B y Cin denotan al primer sumando, el segundo sumando y el acarreo de entrada. Las salidas S y Cout representan a la suma y el acarreo de salida.Sumando A Sumando B Acarreo Cin Acarreo Cout Suma S 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1

Tabla 1.4.1. Suma binaria Ejemplo Efectuar la suma de 010110 y 101010. 1 1111 010110 + 101010 1 000000 Acarreo Comprobacin en decimal: 22 + 42 64 ( 26)

La suma de 2 magnitudes binarias en representacin de complemento a 2, da como resultado la suma binaria en complemento a 2.

Resta BinariaEn la resta binaria, los bits del minuendo de las columnas se modifican cuando ocurre un prstamo. En la tabla 1.4.2. las entradas A, B y Bin denotan el minuendo, el sustraendo y el bit prestado. Las salidas D y P representan a la diferencia y el prstamo. La tabla muestra los resultados de una resta binaria de dos bits,Minuendo A Sustraendo B Prstamo Bin Prstamo P Diferencia D 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 0 1 1 0

1 1 1 1

0 0 1 1

0 1 0 1

0 0 0 1

1 0 0 1

Tabla 1.4.2. Resta binaria Para A=0, B=0 y Bin=1, hay que tomar prestado un 1 de la siguiente columna ms significativa, lo cual hace P=1 y agregar "en decimal" 2 a A. La resta 2-0-1=1, da como resultado en binario D=1. Los prestamos se propagan hacia la izquierda de columna en columna. Ejemplo Restar 10012 de 100112.

RebasamientoEl rebasamiento se presenta cuando la suma de la columna ms significativa genera un acarreo. El rebasamiento slo se puede producir cuando ambos nmeros son positivos o negativos. Ejemplo Efectuar la suma de 86510 y 41210. 1 865 + 412 1 207 Rebasamiento Ejemplo Efectuar la suma de 1102 y 1102. 1 1 Acarreo 110 + 110 1 100 Rebasamiento Acarreo

Resta binaria en Complemento a 2En la leccin anterior se vi que el signo de un nmero positivo negativo se cambia calculando su complemento a 2. La resta de dos nmeros con signo se calcula sumando el complemento a 2 del sustraendo al minuendo y descartando cualquier bit de acarreo final. El siguiente procedimiento es necesario para calcular la resta de dos nmeros: 1. Obtener el complemento a 2 del sustraendo. 2. Efectuar la suma del minuendo y el sustraendo en complemento a 2. 3. S la suma presenta rebosamiento indica que la repuesta es positiva. Ignore el rebasamiento. 4. Si no hay rebosamiento, entonces la repuesta es negativa. Para obtener a magnitud del nmero binario, obtenga el complemento a dos de la suma.

Ejemplo Sustraer (1010111 - 1001000)2 1. El complemento a 2 de 1001000 es 0111000. 2. Sumamos el primer sumando y el complemento a 2 obtenido. 1 11 Acarreo 1010111 + 0111000 1 0001111 Rebasamiento (Se ignora ) 3. La respuesta es 00011112. Comprobacin en decimal: 87 - 72 15

Multiplicacin BinariaLa multiplicacin de dos cantidades binarias es necesario considerar lo siguiente:Multiplicando A Multiplicador B Multilplicacin (A*B) 0 0 1 1 0 1 0 1 0 0 0 1

Tabla 1.4.3. Multiplicacin binaria La multiplicacin binaria cumple las mismas reglas de la multiplicacin decimal. En el prximo ejemplo se ilustrar la multiplicacin binaria. Ejemplo Multiplicar las cantidades 1011 y 1101.

Figura 1.4.4. Multiplicacin binaria

Multiplicacin con signoSe representan los operandos en complemento 2 y el resultado tambin se obtiene en complemento 2. El ltimo multiplicando desplazado se niega.

CAPITULO 2 Principios de Diseo de Lgica CombinatoriaLos sistemas digitales combinatorios son aquellos cuyas salidas slo dependen de las entradas actuales. Los circuitos de este tipo no pueden contener lazos de retroalimentacin. En anlisis de circuitos combinacionales, se empieza con un diagrama lgico y se obtiene una descripcin formal de la funcin realizada por el circuito, ya sea una tabla de verdad o una expresin lgica. En la sntesis, se comienza con una descripcin formal y se termina con un diagrama lgico. El diseo es una estrategia para resolver un problema por medio de la sntesis.

LECCION 1Capitulo 2: Principio de Diseo de Lgica Combinatoria

lgebra de Boole El lgebra booleana es la teora matemtica que se aplica en la lgica combinatoria. Las variables booleanas son smbolos utilizados para representar magnitudes lgicas y pueden tener slo dos valores posibles: 1 (valor alto) 0 (valor bajo).

Operaciones Booleanas y Compuertas BsicasLas operaciones boolenas son posibles a travs de los operadores binarios negacin, suma y multiplicacin, es decir que estos combinan dos o ms variables para conformar funciones lgicas. Una compuerta es un circuito til para realizar las operaciones anteriormente mencionadas. Inversin o negacin (complemento) Esta operacin se indica con una barra sobre la variable o por medio de un apstrofe en el lado superior derecho de la variable, en este curso emplearemos esta ltima notacin. El apstrofe () es un operador algebraico que invierte el valor de una variable, es decir, si X denota la seal de entrada de un inversor, entonces X representa el complemento de tal seal. Ejemplo S X = 0 entonces X = 1. En la tabla de verdad 2.1.1. se muestra el resultado de la inversin lgica.Ecuacin Entrada A 0 1 Salida B 1 0

B=A

Tabla 2.1.1. Tabla de verdad del inversor El smbolo lgico de la negacin booleana se representa en la figura 2.1.1.

Figura 2.1.1. Inversor.

Suma booleana La representacin matemtica de una suma booleana de dos variables se hace por medio un signo ms entre las dos variables. Ejemplo La suma booleana de las variables A y B se enuncia de la siguiente forma, X=A+B La suma booleana es 1 si alguna de las variables lgicas de la suma es 1 y es 0 cuando todas las variables son 0. Esta operacin se asimila a la conexin paralela de contactos. La tabla de verdad de la suma se muestra en la tabla 2.1.2.Entrada A 0 0 1 1 Entrada B 0 1 0 1 Salida X 0 1 1 1

Tabla 2.1.2.Tabla de Verdad de la funcin OR En circuitos digitales, el equivalente de la suma booleana es la operacin OR y su smbolo lgico se representa en la figura 2.1.2.

Figura 2.1.2. Smbolo lgico para la compuerta OR. Con la correspondiente ecuacin X= A + B. El inverso de la funcin OR es la funcin NOR. La tabla de verdad se muestra en la tabla 2.1.3.Entrada A 0 0 1 1 Entrada B 0 1 0 1 Salida X 1 0 0 0

Tabla 2.1.3.Tabla de verdad de la funcin NOR El smbolo lgico de la compuerta NOR se representa en la figura 2.1.3.

Figura 2.1.3. Smbolo lgico para la compuerta NOR Con la correspondiente ecuacin X= (A+B) La suma booleana difiere de la suma binaria cuando se suman dos unos. En la suma booleana

no existe acarreo. Multiplicacin booleana La representacin matemtica de una multiplicacin booleana de dos variables se hace por medio un signo punto ( ) entre las dos variables. La multiplicacin booleana de las variables A y B se enuncia de la siguiente forma, X=A B

La multiplicacin booleana es 1 si todas las variables lgicas son 1, pero si alguna es 0, el resultado es 0. La multiplicacin booleana se asimila a la conexin serie de contactos. La tabla de verdad de la multiplicacin booleana se muestra en la tabla 2.1.4.Entrada A Entrada B Salida X 0 0 1 1 0 1 0 1 0 0 0 1

Tabla 2.1.4. Tabla de verdad de la funcin AND En circuitos digitales, el equivalente de la multiplicacin booleana es la operacin AND y su smbolo se representa en la figura 2.1.4.

Figura 2.1.4. Smbolo lgico de la funcin AND con la correspondiente ecuacin X= A B El inverso de la funcin AND es la funcin NAND. La tabla de verdad se muestra la tabla 2.1.5.Entrada A 0 0 1 1 Entrada B 0 1 0 1 Salida X 1 1 1 0

Tabla 2.1.5.Tabla de verdad de la funcin NAND El smbolo lgico de la compuerta NAND se representa en la figura 2.1.5.

Tabla 2.1.5. Smbolo lgico de la funcin NAND Con la correspondiente ecuacin X = (A B)

Propiedades de las Operaciones BooleanasLas operaciones booleanas estn regidas por tres leyes similares a las del lgebra convencional. Estas incluyen las leyes conmutativas de la suma y la multiplicacin y la ley distributiva. Leyes conmutativas en dos variables 1. Ley conmutativa de la suma se enuncia como sigue X+Y=Y+X En aplicacin a los circuitos digitales, podramos decir que no importa el orden de conexin de las entradas a una compuerta OR. 2. Ley conmutativa de la multiplicacin XY=Y X En aplicacin a los circuitos digitales, podramos decir que no importa el orden de conexin de las entradas a una compuerta AND. Leyes asociativas en tres variables 3. Ley asociativa de la adicin, se escribe en forma algebraica de la siguiente forma A+(B+C)=(A+B)+C En la figura 2.1.6 se muestra la aplicacin de la propiedad a las compuertas OR,

Figura 2.1.6. Ley asociativa de la adicin 4. Ley asociativa de la multiplicacin A ( B C) = ( A B ) C En la figura 2.1.7 se muestra la aplicacin de la propiedad a las compuertas AND,

Figura 2.1.7. Ley asociativa de la multiplicacin Ley distributiva para tres variables En el lgebra de Boole, la multiplicacin lgica se distribuye sobre la suma lgica, A(B+C)=AB+AC En la figura 2.1.8 se muestra la aplicacin de la propiedad a las compuertas AND y OR,

Figura 2.1.8. Ley distributiva para tres variables

LECCCION 2Captulo 2: Principios de Diseo de Lgica Combinatoria

Sntesis de Diseo de Circuitos Combinatorios Sntesis se entiende como la obtencin de circuitos lgicos, a partir de una descripcin inicial que utiliza el lenguaje convencional y luego es transferida a una tabla de verdad. Una tabla de verdad es una representacin bsica de una funcin lgica, en la cual se listan las salidas del circuito lgico para las posibles combinaciones de entrada. Las combinaciones de entrada estn ordenadas por renglones (lneas) y cada rengln contiene su salida respectiva. Por ejemplo, la tabla de verdad para una funcin lgica de 3 variables, tendr 8 lneas para 8 combinaciones de entrada, conteniendo cada lnea, su salida respectiva. En la tabla 2.2.1. se ilustra una funcin de 3 variables para el caso mencionado.Rengln o lnea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Funcin de salida F(0,0,0) F(0,0,1) F(0,1,0) F(0,1,1) F(1,0,0) F(1,0,1) F(1,1,0) F(1,1,1) Mintrmino A' B' C' A' B' C A' B C' A' B C A B' C' A B' C A B C' ABC Maxtrmino A+B+C A+B+C' A+B'+C A+B'+C' A'+B+C A'+B+C' A'+B'+C A'+B'+C'

Tabla 2.2.1.Funciones de salida, maxtrminos y mintrminos En general, la tabla de verdad para una funcin lgica de n variables tendr 2n lneas.

Mtodos para Sintetizar Circuitos LgicosLos mtodos para sintetizar circuitos lgicos requieren en primer lugar, la comprensin de algunos conceptos, entre ellos:

o Literal: Variable o el complemento de una variable.

Ejemplo: X, Y, X, Y.

o Dominio de una expresin booleana: Es el conjunto de variables contenido en unaexpresin booleana. Ejemplo: Determine el dominio de la expresin X Y Z + X Y Z W. El dominio es X, Y, Z, W.

o Trmino normal: Un producto o trmino suma en donde ninguna variable aparecerepetida. Ejemplo de trmino repetido: X Y Y, Z X X Y Ejemplo de trmino no repetido: X Y Z, Z Y X

o Trmino producto: Un solo literal o el producto lgico (multiplicacin booleana) de dos oms literales. Ejemplo: X, X Y, Z Y, X Y Z Un trmino producto es 1 slo para una combinacin de valores de las variables. Ejemplo: El trmino producto X Y' Z es 1 slo para X=1, Y=0 y Z=1 y es 0 para el resto de combinaciones. El valor en binario ser 101 5 en decimal.

o Trmino suma: Un solo literal o una suma lgica (suma booleana) de dos o ms literales.Ejemplo: X, X + Y,X+Z, X+Y+Z, X+Y+Z Un trmino suma es 1 cuando cualquier literal que lo compone es 1. Ejemplo: El trmino X+Y+Z es 0 para X=0 Y=1 Z=1 y es 1 para el resto de combinaciones. El valor en binario ser 011 3 en decimal.

o Suma de productos: Suma lgica de trminos productos (Ver tabla 2.2.1).Ejemplo: X+ X Y + Z Y + X Y Z Forma estndar de la suma de productos Una suma de productos no se encuentra en su forma estndar cuando alguno de los trminos producto no contiene alguna de las variables del dominio de la expresin. Ejemplo X Y Z + X Y Z W. El dominio es X, Y, Z, W. El primer trmino producto no contiene el literal W W'. Ejemplo X' Y Z'.W + X Y Z W. En cada uno de los trminos de la expresin aparecen todas las variables del dominio. Por lo tanto, la suma de productos est en su forma estndar.

o Producto de sumas: Producto lgico de trminos suma (Ver tabla 2.2.1).Ejemplo: X (X+Y) (X+Z) (X+Y+Z) (X+Y+Z). Forma estndar del producto de sumas Un producto de sumas no se encuentra en su forma estndar cuando alguno de los trminos suma no contiene alguna de las variables del dominio de la expresin. Ejemplo (X+W+Z') (X'+Y+Z+W') (X+Y). El dominio es X, Y, Z, W. El primer trmino suma no contiene el literal Y Y'. El tercer trmino suma no contiene los literales Z Z' y W W'. Ejemplo (X' Y Z'.W) (X Y' Z W). En cada uno de los trminos de la expresin aparecen todas las variables del dominio. Por lo tanto, el producto de sumas est en su forma estndar.

o Mintrmino: Es un trmino de producto con n literales en el cual hay n variables. De nvariables obtenemos 2n mintrminos.

Ejemplo de mintrminos de 3 variables: X Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z, X.Y.Z. (Ver tabla 2.2.1.).

o Maxtrmino: Es un trmino de suma con n literales en el cual hay n variables. De nvariables obtenemos 2n maxtrminos. (Ver tabla 2.2.1.).

Ejemplo de maxtrminos de 3 variables: X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z, X+Y+Z. (Ver tabla 2.2.1.). Los mtodos existentes para sintetizar circuitos lgicos son:

o o o o

Suma de productos (SDP)- Leccin 3. Producto de sumas (PDS) - Leccin 3. Mapas de Karnaugh - Leccin 4. Algoritmo de Quine McCluskey - Leccin 5.

leccion 3Capitulo 2: Principios de Diseo de Lgica Combinatoria

Representacin por Suma de Productos y Producto de Sumas En la leccin anterior vimos las definiciones bsicas para comprender los mtodos de sntesis de circuitos lgicos. En esta leccin se explicarn los dos primeros de estos mtodos para sintetizar circuitos lgicos.

Mtodo de Suma de Productos (SDP)La suma de productos de una funcin lgica es la suma de los mintrminos correspondientes a las lneas de la tabla de verdad para las que la funcin produce una salida igual a 1. La funcin obtenida es la suma de productos.

Ejemplo Obtener la suma de productos para la funcin lgica de la tabla 2.3.1.Lnea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Funcin de salida F1 0 0 1 0 1 1 0 1

Tabla 2.3.1.Tabla de verdad para la funcin lgica F1 La funcin puede ser expresada conformando un trmino mnimo por cada combinacin de variables que producen un 1 en la funcin para luego obtener la suma de todos los trminos. La funcin lgica para la tabla 2.3.1 se determina expresando las combinaciones 010, 100, 101 y 111 como A' B C', A B' C', A B' C y A B C: F1= A,B,C( 2,4,5,7)= A' B C' + A B' C' + A B' C + A B C. Cada mintrmino de la funcin anterior representa una compuerta AND de tres entradas y la implementacin de la funcin es posible a travs de la aplicacin de la operacin OR a las salidas de las cuatro compuertas AND. Por tanto, el nmero total de compuertas AND depender del total de mintrminos de la expresin. El circuito se muestra en la figura 2.3.1.

Figura 2.3.1. Circuito lgico para la funcin lgica F1. En una suma de productos se cumple la igualdad de la funcin al valor lgico 1 si al menos uno de sus trminos productos es igual a 1. Ejemplo: Obtener la suma de productos para la funcin lgica de la tabla 2.3.2.A B F2 0 0 0 0 1 1 1 0 1 1 1 0

Tabla 2.3.2.Tabla de verdad de la funcin F2. En la tabla de verdad existen dos condiciones para las cuales la salida es 1. Estas son las siguientes: 1. La primera se presenta cuando A es Bajo(0) y B es Alto(1). El resultado 1 de esta condicin se puede expresar como el producto lgico: A B

o La segunda condicin se presenta cuando A es 1 y B es 0. Esta condicin ocasiona unresultado 1, si el producto lgico es: A B Como cualquiera de estas 2 condiciones hace que la salida sea 1, entonces la funcin lgica que los representa es la suma lgica de los productos anteriores: F2= A B + A B = A B La representacin de la funcin anterior con compuertas OR y AND se muestra en la figura 2.3.2.

Figura 2.3.2. Funcin F2 utilizando compuertas AND Y OR Esta funcin corresponde a la funcin OR exclusiva, cuya compuerta se representa en la figura 2.3.3.

Figura 2.3.3. Smbolo lgico de la funcin OR - exclusiva. Ejemplo Obtener la funcin SDP para la funcin lgica de la tabla 2.3.3. Simplificar la funcin y dibujarla.A B F3 0 0 1 0 1 0 1 0 0 1 1 1

Tabla 2.3.3.Tabla de verdad de la funcin F3 Utilizando suma de productos para las lneas 1 y 4 de la tabla se obtiene,

F3=A' B'+ A B, simplificando F3=(A+B) + A B F3= (A B)' El circuito lgico de la funcin anterior se muestra en la figura 2.3.4.

Figura 2.3.4. Funcin F3 utilizando compuertas AND, NOR y OR. El smbolo lgico de la compuerta NOR - Exclusiva se muestra en la figura 2.3.5.

Figura 2.3.5. Smbolo lgico de la funcin NOR - exclusiva Conversin de una expresin lgica a formato de suma de productos La metodologa empleada en la transformacin de una suma de productos a su forma estndar se basa en el teorema 6 (Ver leccin 1 parte 2), que establece que una variable sumada con su complemento es siempre igual a 1; A + A' = 1. Los pasos son los siguientes: 3. Los trminos producto que no contengan la(s) variable(s) del dominio, multiplicarlos por un trmino formado por dicha variable ms el complemento de la misma (teorema 6).

o Repetir el paso 1 para todos los trminos de la expresin que no contengan todas lasvariables (o sus complementos) del dominio. Resolver los trminos intervenidos. Ejemplo Convertir la expresin booleana A B.C' + B C + A' a su forma estndar. El dominio de la expresin es el conjunto de variables A, B y C. Se observa la falta de formato estndar para el segundo y tercer trmino producto. Sobre ellos se aplicar el procedimiento, para luego volver a agrupar toda la expresin: Trmino B C B C = B C (A+A') = A B C + A' B C Trmino A A' = A' (C+C') = A' C+A' C' ; la expresin an no tiene el formato estndar, entonces multiplicamos cada trmino por (B+B') A' C (B+B') +A' C' (B+B') = A' B C + A' B' C + A' B C' + A' B' C' La expresin en su formato estndar es: A B.C' + B C + A' = A B C + A' B C + A' B C + A' B' C + A' B C' + A' B' C'

Mtodo de producto de sumas (PDS)El producto de sumas de una funcin lgica es la multiplicacin de los maxtrminos correspondientes a las lneas de la tabla de verdad para las que la funcin produce una salida igual a 0. La funcin obtenida es el producto de sumas. Ejemplo Obtener el producto de sumas para la funcin lgica de la tabla 2.3.4.Rengln o lnea A B C Funcin de salida F4 0 1 2 3 4 5 6 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 0 1 1 1

Tabla 2.3.4.Tabla de verdad para la funcin lgica F4 La funcin puede ser expresada conformando un trmino mximo para cada combinacin de variables que producen un 0 en la funcin y luego obtener el producto de todos los trminos. La funcin lgica para la tabla 2.3.4 se determina expresando las combinaciones 000, 001, 011 y 110 como (A+B+C),(A+B+C'),(A+B'+C') y (A'+B+C). La funcin lgica es la siguiente: F4= A,B,C( 0,1,3,4)= (A+B+C) (A+B+C') (A+B'+C') (A'+B+C). Cada maxtrmino de la funcin anterior representa una compuerta OR de tres entradas y la implementacin de la funcin es posible a travs de la aplicacin de la operacin AND a las salidas de las cuatro compuertas AND. Por tanto, el nmero total de compuertas AND depender del total de mintrminos de la expresin. El circuito se muestra en la figura 2.3.6.

Figura 2.3.6. Circuito lgico para la funcin lgica F4 Un producto de sumas es igual a 0 si al menos uno de los trminos suma es igual a 0. Ejemplo

Obtener el producto de sumas para la funcin lgica de la tabla 2.3.5.A 0 0 1 1 B 0 1 0 1 F5 0 1 1 0

Tabla 2.3.5.Tabla de verdad de la funcin OR - exclusiva Considere el complemento de la funcin de Boole F5. Este puede obtenerse de la tabla 2.3.5. formando un trmino mnimo por cada combinacin que produce un cero y luego haciendo la suma de los trminos. El complemento de F5 se expresa as: F5' = A' B' + A B La expresin F5 se obtiene la negar F5': F5 = (F5')' = (A' B' + A B)' =(A' B')' (A B)' = [(A')'+(B')'] (A'+B') = (A+B) (A'+B') Si cualquiera de los trminos del PDS es cero, la funcin es cero. De los 2 mtodos anteriores, se pueden escoger algunos criterios para aplicar un mtodo u otro, siendo estos los siguientes:

o Si en la ltima columna de la tabla de verdad, o sea en la columna que indica losresultados, s predominan los ceros es ms conveniente utilizar las suma de productos.

o Si en la columna que indica los resultados, predominan los unos, es ms convenienteutilizar el mtodo del producto de sumas.

Leccin 4

Capitulo 2: Principios de Diseo de Lgica CombinatoriaMapas de Karnaugh Un mapa de Karnaugh es una representacin grfica de una funcin lgica a partir de una tabla de verdad. El nmero de celdas del mapa es igual al nmero de combinaciones que se pueden obtener con las variables de entrada. Los mapas se pueden utilizar para 2, 3, 4 y 5 variables.

Mapa de Karnaugh empleando Suma de Productos (SDP)La simplificacin de expresiones lgicas mediante el mapa de Karnaugh utiliza un mtodo grfico basado en la Suma de Productos. Mapa de Karnaugh de tres variables El mapa de Karnaugh se construye a partir de la tabla de verdad de la funcin lgica. El mapa por medio de una matriz de 8 celdas, representa los ocho mintrminos posibles que se pueden obtener con tres variables, en un arreglo de una matriz de 2x4. Por tanto, la primera fila contiene el primer valor posible ("0") y la segunda fila el valor ("1"). Las variables 2 y 3 se agrupan por columna y se distribuyen en las cuatro columnas de acuerdo a

las combinaciones posibles para obtener los mintrminos requeridos. Sus valores son 00, 01, 10 y 11. Por ejemplo, la celda m2 corresponde al mintrmino 2, ubicado en la fila 0 y la columna 10. La unin de estos dos nmeros da el nmero 010, cuyo equivalente es el trmino A B C el decimal 2. La tabla 2.4.1. muestra el mapa de Karnaugh para 3 variables.Lnea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Mintrmino Mintrmino mx A B C A B C A B C A B C A B C A B C A B C ABC m0 m1 m2 m3 m4 m5 m6 m7 Funcin de Salida F(0,0,0) F(0,0,1) F(0,1,0) F(0,1,1) F(1,0,0) F(1,0,1) F(1,1,0) F(1,1,1)

(a)

(b)

(c)

Tabla 2.4.1. Mapa de tres variables La caracterstica de ordenamiento de un mapa de Karnaugh radica en el cambio de un solo bit en los trminos de las celdas adyacentes de filas y columnas. En la tabla 2.4.1. las entradas BC se colocan secuencialmente, cambiando cada vez una sola variable, por eso resulta el orden: 00, 01, 11 y 10. Por ejemplo, la variable C est negada en m4 y m5 no lo est, mientras que A y B no cambia. Las celdas de los bordes superior e inferior e izquierdo y derecho tambin cumplen esta condicin al agruparlas unas a otras. En el teorema 12 de la leccin 1, se demuestra que la suma de los trminos mnimos en celdas adyacentes pueden ser simplificadas en un trmino AND de dos literales. Por consiguiente, aplicando el teorema para los trminos m4 y m5 del mapa se tiene: m4 + m5 = A B C + A B C = A B (C+C) = A B Los trminos m4 y m6 se pueden asociar de la misma forma: m4 + m6 = A B C + A B C = A C (B+B) = A C Ejemplo Simplificar la funcin F1= (m3, m4, m5, m6, m7). F1 = (m3, m4, m5, m6, m7) = A B C + A B C+ A B C + A B C+ A B C Aplicando el teorema 6 de la leccin 1 para el trmino A B C. F1 = (m3, m4, m5, m6, m7) = (m4, m5, m6, m7) + (m3, m7) = [A B C+ A B C + A B C+

A B C] + [A B C + A B C]. El primer trmino en la sumatoria es el grupo 1 y el segundo trmino corrresponde al grupo 2. En un mapa de karnaugh, los mintrminos de cada grupo se relacionaran a travs de lazos independientes. Desarrollando la expresin, F1 = [A B (C+C) + A B (C+ C)] + [B C (A+A)]= A B (1) + A B (1) + B C (1) = A (B+B) + B C = A + B C. El mapa se construye colocando un 1 en las celdas correspondientes a los mintrminos presentes en la funcin de salida. Por ejemplo, para el trmino F(1,1,0)= A B C = 1 se situara un 1 en la celda 110. Para los mintrminos no presentes en la funcin se pone un 0. Por ejemplo el trmino F(0,0,1)= A B' C = 0, ser una celda con valor 0 en la celda 001. Despus de situar los unos en el mapa, se procede con la agrupacin de 1s, la determinacin del trmino producto correspondiente a cada grupo y la suma de los trminos producto obtenidos. La determinacin del trmino producto se realiza de acuerdo los siguientes criterios: 1.Una celda representa un mintrmino, dando como resultado un trmino de cuatro literales. 2. Dos celdas agrupadas pueden representar la asociacin de dos mintrminos, dando como resultado un trmino de dos literales. 3.Cuatro celdas agrupadas pueden representar la asociacin de cuatro mintrminos, dando como resultado un trmino de un literal. 4. Ocho celdas agrupadas representan un valor de funcin igual a 1. Ejemplo Sea la funcin del ejemplo anterior, simplificarla por medio del mtodo del mapa. La tabla de verdad del ejemplo anterior es la siguiente,Lnea 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Salida F 0 0 0 1 1 1 1 1

Tabla 2.4.2. Tabla de verdad de la funcin F1. El mapa de Karnaugh se configura de acuerdo a los mintrminos iguales a 1 y las celdas se agrupan tal como en la figura 2.4.1.

Figura 2.4.1. Mapa de Karnaugh de la funcin F1. El primer grupo se forma con los mintrminos m4, m5, m6 y m7 y el segundo grupo con los mintrminos m3 y m7. Del primer grupo resulta el trmino A ya que para las cuatro columnas de la tabla existen transiciones entre las variables B y C. El segundo grupo da como resultado el trmino BC por el cambio existente en la variable A. En total, la funcin queda reducida a la expresin: F1 = A + B C Mapa de Karnaugh de cuatro variables La construccin de un mapa de Karnaugh de 4 variables es similar al de 3 variables. La diferencia radica en el nmero de variables de entrada. El mapa por medio de una matriz de 16 celdas, representa los 16 mintrminos posibles (24) que se pueden obtener con cuatro variables de entrada, en un arreglo de 4 x 4. La disposicin de celdas en el mapa se muestra en la tabla 2.4.3.Lnea 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Mintrmino A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D ABCD Mintrmino mx m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15 Funcin de Salida F(0,0,0,0) F(0,0,0,1) F(0,0,1,0) F(0,0,1,1) F(0,1,0,0) F(0,1,0,1) F(0,1,1,0) F(0,1,1,1) F(1,0,0,0) F(1,0,0,1) F(1,0,1,0) F(1,0,1,1) F(1,1,0,0) F(1,1,0,1) F(1,1,1,0) F(1,1,1,1)

(a)

(b) Tabla 2.4.3. Mapa de cuatro variables

(c)

Por ejemplo, la celda m9 corresponde al mintrmino 9, ubicado en la fila 10 y la columna 01. La unin de estos dos nmeros da el nmero 1001, cuyo equivalente es el trmino A B C D - el decimal 9. La minimizacin por medio de un mapa de 4 variables se puede efectuar con las celdas adyacentes entre s y las celdas de los bordes que se pueden concatenar para reducir la expresin. Por ejemplo, m13 y m15 son celdas adyacentes as como m0, m8, m2 y m10. El mapa se construye colocando un 1 en las celdas correspondientes a los mintrminos presentes en la funcin de salida. Por ejemplo, para el trmino F(1,1,0,0)= A B C D = 1 se situara un 1 en la celda 1100. Para los mintrminos no presentes en la funcin se pone un 0. Por ejemplo el trmino F(1,1,1,1)= A B C D = 0, ser una celda con valor 0 en la celda 1111. Igual que en el mapa de 3 variables, se procede con la agrupacin de 1s, la determinacin del trmino producto correspondiente a cada grupo y la suma de los trminos producto obtenidos. Las reglas para reducir trminos en un mapa de Karnaugh de 4 variables son las siguientes: 1.Una celda representa un mintrmino, dando como resultado un trmino de cuatro literales. 2. Dos celdas agrupadas pueden representar la asociacin de dos mintrminos, dando como resultado un trmino de tres literales. 3.Cuatro celdas agrupadas pueden representar la asociacin de cuatro mintrminos, dando como resultado un trmino de dos literales. 4.Ocho celdas agrupadas pueden representar la asociacin de ocho mintrminos, dando como resultado un trmino de un literal. 5. Diecisis celdas agrupadas pueden representan un valor de funcin igual a 1. Ejemplo Simplquese la funcin de Boole F2= (m1, m3, m8, m10, m12, m14)

Figura 2.4.2. Mapa de Karnaugh de la funcin F2. El primer grupo se forma con los mintrminos m1 y m3 y el segundo grupo se forma con los mintrminos m8, m10 y m12, m14. Del primer grupo resulta el trmino A B D ya que en la columna 1 no se presentan cambios para las variables A y B y se presenta transicin en la variable C en las columnas 2 y 3. El segundo grupo da como resultado el trmino A D. La razn radica en la simplificacin de la variable B en la tercera y cuarta fila y en la variable C en la primera y cuarta columna. Sumando los mintrminos obtenidos se tiene la ecuacin simplificada: F2 = A B D + A D

Mapas de Karnaugh empleando Producto de Sumas (PDS)La simplificacin de expresiones lgicas mediante el mapa de Karnaugh tambin es posible mediante el mtodo de producto de sumas. En este mtodo, cada celda representa un maxtrmino. La construccin del mapa es similar a la suma de productos. La diferencia radica en que cada celda representa un maxtrmino. Por ejemplo, la celda m2 corresponde al maxtrmino 2, ubicado en la fila 0 y la columna 10. La unin de estos dos nmeros da el nmero 010, cuyo equivalente es el trmino A+B+C. La figura 2.4.3. muestra el mapa de Karnaugh para 3 variables.

Figura 2.4.3. Mapa de tres variables. La representacin de la funcin lgica se hace simplemente copiando los ceros de la tabla de verdad en las celdas del mapa. Este mtodo es ms apropiado cuando en la columna de resultados de la tabla de verdad predominan los ceros. Ejemplo Utilizar el mapa de Karnaugh para minimizar el producto de sumas,

F3 = (A+B+C) (A+B+C) (A+B+C) (A+B+C) Los maxtrminos se trasladan a cada una de las celdas del mapa de Karnaugh y las celdas se agrupan tal como en la figura 2.4.4.

Figura 2.4.4. Mapa de Karnaugh de la funcin F3 El trmino suma para cada grupo se muestra en la figura y la suma de productos resultante es: F3 = C Ejemplo Utilizar el mapa de Karnaugh para minimizar el producto de sumas, F4 = (A+B+C+D) (A+B+C) (A+B+C+D) (A+B+C+D) (A+B+C+D) (A+B+C+D) (A+B+C+D) (A +B'+C+D) El segundo trmino tiene que ampliarse a (A+B+C+D) (A+B+C+D). La funcin completa se pasa al mapa de karnaugh mostrado en la figura 2.4.5.

Figura 2.4.5. Mapa de Karnaugh de la funcin F4 El trmino suma para cada grupo se muestra en la figura 2.4.5. y el producto de sumas resultante es: F4 = (A+C+D) (B'+D') (A'+D')

Condiciones de No ImportaHasta el momento se ha asumido que la funcin es igual a 0 en los casos donde la funcin no es igual a 1. En algunas aplicaciones esta suposicin no es siempre verdadera ya que existen combinaciones de entrada que no presentan. En un mapa de Karnaugh estas combinaciones de entrada sirven de herramienta para simplificar la funcin y su representacin se hace por medio

de una X en la celda del mapa. Segn la agrupacin que convenga se asume un valor de 1 0 para la X con el fin de obtener la expresin ms simple. Ejemplo Simplificar la funcin de Boole F5 = (m0, m4, m7, m9) con condiciones de importa, NI = (m1, m5, m11, m14). Los mintrminos se marcan con un 1, las condiciones de no importa con una X y las celdas restantes con 0. El mapa de Karnaugh de la funcin F5 se muestra en la figura 2.4.6.

Figura 2.4.6. Mapa de Karnaugh de la funcin F5 En suma de productos obtenemos, F5 = A C D + A' B C + A B C D + A B' D

LECCION 5

Captulo 2: Principios de Diseo de Lgica Combinatoria.Algoritmo de Quine McCluskey El empleo del mapa de Karnaugh es conveniente cuando la funcin a minimizar no contiene ms de cinco o seis variables. En estos casos, empleamos un procedimiento sistemtico, llamado el algoritmo de QuineMcCluskey, el cual produce una expresin normalizada y simplificada. El algoritmo debe obedecer a un conjunto de pasos que se vern a travs de un ejemplo. Ejemplo Simplificar la funcin de Boole usando el algoritmo de Quine-McCluskey. F1 = (m1, m2, m3, m6, m7, m8, m9, m10, m15) A B C D + A B C D+ A B C D + A B C D+ A B C D + A B C D + A B C D + F1 = A B C D+ A B C D. 1. Enumerar en una tabla todos los mintrminos en forma binaria, organizados segn el nmero de unos que contenga. La aplicacin de este paso se muestra en la tabla 2.5.1.

Mintrminos 1 2 8 3 6 9 10 7 15

A 0 0 1 0 0 1 1 0 1

B 0 0 0 0 1 0 0 1 1

C 0 1 0 1 1 0 1 1 1

D 1 0 0 1 0 1 0 1 1

Grupo Grupo 1

Grupo 2

Grupo 3 Grupo 4

2. Tabla 2.5.1. Mintrminos agrupados segn la cantidad de unos 3. Entre los grupos adyacentes buscar los mintrminos que slo difieren en un bit en la misma posicin, para hallar los primeros implicantes primos. La metodologa consiste en comparar el primer mintrmino con el resto de los trminos del segundo grupo. As, los trminos del segundo grupo se comparan con los mintrminos del grupo siguiente. De la forma anterior, se procede con los dems mintrminos de los dems grupos. Los mintrminos utilizados se les pone una marca ( ) con el fin de ir diferenciando los trminos utilizados y la variable apareada en el proceso se reemplaza con un guin para denotar la eliminacin de la variable. Los trminos no marcados en la tabla son los primeros implicantes primos (PIX). Los mintrminos utilizados se les pone una marca ( ) con el fin de ir diferenciando los trminos utilizados y la variable apareada en el proceso anterior se reemplaza con un guin para denotar la eliminacin de la variable.Mintrmino A B C D Mintrmino A B C D PIx Mintrmino A B C D PIx 1 2 8 3 6 9 10 7 15 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 0 1 0 0 1 1 0 1 0 0 1 1 1 1 1 1 1 13 19 23 26 210 89 8-10 37 67 7-15 0 0 - 1 PI2 - 0 0 1 PI3 0 0 1 0 - 1 0 - 0 1 0 PI4 1 0 0 - PI5 1 0 - 0 PI6 0 - 1 1 0 1 1 - 1 1 1 PI7 26 - 3-7 2-3 - 6-7 0 - 1 - PI1 0 - 1 -

Tabla 2.5.2. Implicantes primos de la funcin F1 4. Construir una tabla que enumere los implicantes primos y los mintrminos contenidos por cada implicante primo. La letra X en la tabla 2.5.3 indica el mintrmino contenido en cada implicado por fila. Por ejemplo, en la tabla se observa en el primer rengln los mintrminos 2, 3, 6 y 7 para el primer implicante primo. El resto de la tabla se construye de forma similar.Implicante Primo * PI1 PI2 PI3 PI4 PI5 PI6 * PI7 X X X X X X X X X

1 2 3 6 7 8 9 10 15 X X X X X X X

5.

Tabla 2.5.3. Seleccin de implicantes primos esenciales

6. En la tabla se seleccionan las columnas de los mintrminos que contengan solamente una cruz. En este ejemplo, hay dos mintrminos cuyas columnas tienen una sola cruz: 6 y 15. Es decir, la seleccin del primer implicado PI1 (A C) garantiza que el trmino mnimo 6 est incluido en la funcin. De la misma forma, el trmino mnimo 7 est cubierto por el primer implicado PI7 (A' B C D). Los primeros implicados que cubren los mintrminos con una sola cruz, se llaman primeros implicados esenciales (en la tabla se encuentran marcados con un asterisco) y son indispensables en la construccin de la funcin. 7. Seleccionar en cada columna los mintrminos que estn cubiertos por los primeros implicados esenciales. Por ejemplo, el primer implicado esencial * PI1 (A C) cubre los mintrminos 2, 3, 6 y 7. De la misma forma, el primer implicado esencial *PI7 (A' B C D) cubre los mintrminos 7 y 15. Hasta el momento la seleccin de primeros implicados cubre los mintrminos 2, 3, 6, 7 y 15 excepto 1, 8, 9 y 10. Estos trminos mnimos deben ser seleccionados por medio de otros primeros implicados esenciales. En la tabla 2.5., la seleccin de los primeros implicados PI3 y PI6 garantiza el cubrimiento de los trminos mnimos 1, 8, 9 y 10. En la tabla 2.5.4. se muestra el proceso de seleccin.Implicante Primo PI2 *PI3 PI4 PI5 *PI6 X X X X 1 X X X X 8 9 10

Tabla 2.5.4. Seleccin de primeros implicados esenciales La funcin simplificada se obtiene de la suma de los primeros implicados hallados: F= PI1 + PI3 +PI6 + PI7 F= (0-1-) + (-001) + (10-0) + (-111) F = A' C + B C D + A B D + B C D

CAP. 3 INTRODUCCION

Circuitos Lgicos CombinatoriosLos circuitos lgicos se dividen en combinacionales y secuenciales. Los circuitos combinacionales consisten en variables de entrada, compuertas lgicas y variables de salida. El nivel de complejidad de los sistemas combinacionales puede llegar al caso de millones de entradas, dispositivos, interconexiones y salidas. La comprensin de estos circuitos se hace por medio de la divisin en subsistemas o estructuras ms simples. En este captulo se describen estos sussistemas, tales como sumadores, restadores, decodificadores, codificadores, multiplexores y demultiplexores.

LECCION 1

Capitulo 3: Circuitos Lgicos Combinatorios

Decodificadores Binarios de 2 a 4, de 3 a 8 y de 4 a 16 lneas

Un decodificador es un circuito lgico cuya funcin es indicar la presencia de cierto cdigo en sus lneas de entrada con un nivel predeterminado a la salida. El procedimiento consiste en interpretar el cdigo de n lneas de entrada con el fin de activar un mximo de 2n lneas a la salida. Si el cdigo de entrada tiene combinaciones no usadas o de no importa, la salida tendr menos de 2n salidas. La caracterstica predominante en los decodificadores es un mayor nmero de salidas con respecto al nmero de entradas. El diagrama de bloques se muestra en la figura 3.1.1.

Figura 3.1.1. Diagrama de bloques de un Decodificador n x 2n.

Decodificador de 2 a 4 lneas (2 bits)El Decodificador de 2 a 4 lneas tiene 2 lneas de entrada y 4 lneas de salida. En la tabla 3.1.1., las entradas del decodificador son I0 e I1 y representan un entero de 0 a 3 en cdigo decimal. G es la entrada de habilitacin y determina la activacin del circuito de acuerdo a su valor lgico ("1" circuito activo, "0" circuito no activo). Segn el valor binario presente en las 2 entradas se activa una de las 4 salidas al valor lgico 1. Por ejemplo, con el valor 1 en I0 y el valor 0 en I1 se activar la salida Y1.G 0 1 1 1 1 I1 X 0 0 1 1 I0 X 0 1 0 1 Y3 0 0 0 0 1 Y2 0 0 0 1 0 Y1 0 0 1 0 0 Y0 0 1 0 0 0

Tabla 3.1.1. Tabla de verdad del Decodificador de 2 bits En la figura 3.1.2. se muestra el circuito lgico del decodificador 2x4.

Figura 3.1.2. Diagrama lgico del decodificador 2 x 4 con entrada de habilitacin

Decodificador de 3 a 8 lneas (3 bits)El decodificador de 3 a 8 lneas activa una sola de las 8 lneas de salida de acuerdo con el cdigo binario presente en las 3 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.

Las entradas del decodificador son x, y, z y las salidas van de y0 a y7 (activas bajas). La tabla de verdad del decodificador se muestra en la tabla 3.1.2.

Entradas X 0 0 0 0 1 1 1 1 Y 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0

Salidas 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1

Z Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

Tabla 3.1.2. Tabla de verdad para el Decodificador de 3 a 8 lneas. Como la tabla anterior tiene 8 salidas, por lo tanto sera necesario dibujar ocho mapas de karnaugh para simplificar cada una de las funciones de salida. Por tanto procedimiento, se puede dibujar un solo mapa y reducir la funcin para cada trmino por separado. La reduccin de cada trmino da como resultado la equivalencia entre cada mintrmino de entrada y la salida correspondiente. Por ejemplo, la entrada 110 activar la salida Y6. En el circuito el mintrmino corresponder a una compuerta AND de tres entradas con las variables A B C como entradas. De manera similar se construye el circuito para el resto de entradas. El circuito lgico del decodificador de 3 a 8 lneas se representa en la figura 3.1.3.

Figura 3.1.3. Diagrama lgico de un Decodificador 3 x 8.

Decodificador de 4 a 16 lneas (4 bits)El decodificador de 4 a 16 lneas activa una sola de las 16 lneas de salida de acuerdo con el cdigo binario presente en las 4 lneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento. Las entradas son w, x, y, z y las salidas son y0 a y15 (activas bajas). La tabla 3.1.3 muestra la tabla de verdad para el decodificador.

Entradas

Salidas 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

w x y z y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 Y14 y15 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0

Tabla 3.1.3. Tabla de verdad para el decodificador de 4 a 16 lneas Similar al decodificador de 3 a 8, la salida correspondiente a cada cdigo es el mintrmino correspondiente a cada entrada. La simplificacin de la funcin necesitara de 16 mapas para la reduccin. En vez de construir 16 mapas, se construye solo uno, en el cul se representa cada uno de los valores para cada combinacin de entrada (Ver figura 3.1.4). Los mintrminos no se pueden asociar por la consideracin anterior, pero el ejemplo sirve para mostrar la construccin del circuito lgico.

Figura 3.1.4. Mapa de karnaugh de la funcin del decodificador de 4 a 16 lneas En la tabla el trmino Y7 se obtiene del mintrmino m7 (W Z Y X). En la entrada, los valores 0111 activarn la salida Y7. El resto del circuito lgico se construye de manera similar. El diagrama de bloques del circuito lgico se representa en la figura 3.1.5.

Figura 3.1.5. Diagrama de bloques del decodificador 4 a 16 lneas

LECCION 2

Captulo 3: Circuitos Lgicos Combinatorios

Ejemplos de Aplicacin en los Computadores En la comunicacin entre los diferentes dispositivos que conforman un computador, se emplean puertos de E/S y memorias.Entre las aplicaciones ms comunes de los decodificadores se encuentra la habilitacin de puertos de E/S en los computadores. Cada uno de los dispositivos dentro de un computador posee una direccin que es codificada mediante un cdigo binario (direccin) y cuando es necesario comunicarse con un dispositivo, la CPU del computador enva la direccin del puerto o posicin de memoria al que se encuentra conectado el dispositivo. El cdigo binario de la direccin es decodificado, activando la salida que habilita el dispositivo correspondiente. Los decodificadores tambin son utilizados internamente en los chips de memoria para direccionar las posiciones de memoria de las palabras binarias almacenadas. Como ejemplo, un computador que maneja direcciones de 16 bits, tiene la capacidad de direccionar 216 = 65536 posiciones de memoria, o lo que equivale a 64 K. En los capitulos 10 y 11, correspondientes a Memorias y Procesadores Digitales respectivamente se tratar este tema con mayor profundidad.

LECCION 3Capitulo 3: Circuitos Lgicos Combinatorios

Decodificadores BCD a 7 segmentos El decodificador de BCD a siete segmentos es un circuito combinacional que permite un cdigo BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dgito decimal. El display de siete segmentos El display est formado por un conjunto de 7 leds conectados en un punto comn en su salida. Cuando la salida es comn en los nodos, el display es llamado de nodo comn y por el contrario, s la salida es comn en los ctodos, llamamos al display de ctodo comn. En la figura 3.1.1.,se muestran ambos tipos de dispositivos. En el display de ctodo comn, una seal alta encender el segmento excitado por la seal. La alimentacin de cierta combinacin de leds, dar una imagen visual de un dgito de 0 a 9.

Figura 3.3.1. Display de nodo comn y ctodo comn Decodificador de BCD a Siete Segmentos El decodificador requiere de una entrada en cdigo decimal binario BCD y siete salidas conectadas a cada segmento del display. La figura 3.3.2. representa en un diagrama de bloques el decodificador de BCD a 7 segmentos con un display de ctodo comn.

Figura 3.3.2. Diagrama de bloques de un decodificador BCD a siete segmentos Suponiendo que el visualizador es un display de ctodo comn, se obtiene una tabla cuyas entradas en cdigo BCD corresponden a A, B, C y D y unas salidas correspondientes a los leds que se encenderan en cada caso para indicar el dgito decimal. La tabla 3.3.1. muestra el caso de ejemplo.Entradas Salidas

Valor decimal 0 1 2 3 4 5 6 7 8 9 10 ... 15

A B C D a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 0 1 0 X X X X X X X .. .. .. .. X X X X X X X 1 1 1 1 X X X X X X X

Tabla 3.3.1. Tabla de verdad del decodificador BCD a siete segmentos. Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan como condiciones de no importa. La simplificacin de la informacin contenida en la tabla 3.3.1. requiere de siete tablas de verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la columna indica la activacin del segmento y varios de estos segmentos activados indican visualmente el nmero decimal requerido. Segn la informacin de la tabla de verdad, se puede obtener la expresin para cada segmento en suma de productos o producto de sumas segn la cantidad de unos y ceros presentes. Salida a En la columna a existen 3 ceros y 7 unos, entonces es ms fcil obtener la funcin PDS: a = (A+B+C+D) (A+B+C+D)= A + D (B+C) + B (D+C) = A + A B + A C + A D + B A + B C + B D + C A + C B+ C + C D + D A + D B + D C a = A + (A B+B A)+(A C+C A)+ (A D+D A)+( B C+C B) + B D + C + (C D+D C) + D B = A + A +A C + A+ C + B D + C + C + D B = A + A.C + C + B D + D B

a = A + C + (B D)

Figura 3.3.3. Circuito para la salida a del decodificador BCD a siete segmentos Salida c En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS: c = (A + B + C + D)

Figura 3.3.4. Circuito para la salida c del decodificador BCD a siete segmentos Salida e La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la representacin SDP: e = (A B C D) + (A B C D) + (A B C D) + (A B C D) ;factorizando el primer trmino con el cuarto y el segundo con el tercero: e = B C D + A C D = D (B C+ A C)

Figura 3.3.5. Circuito para la salida e del decodificador BCD a siete segmentos El resto de salidas se obtiene por las mismas deducciones anteriores.

LECCION 4Capitulo 3: Circuitos Lgicos CombinatoriosRegistros de Tres Estados El principio bsico de un registro de estados es la presencia de tres estados para la salida del dispositivo (0, 1 y alta impedancia) segn el valor de una entrada de control predeterminada. El dispositivo ms bsico es el registro ("buffer") de tres estados. Este registro posee una entrada de habilitacin ("entrada lateral al registro") para determinar su comportamiento como amplificador, inversor ordinario o dispositivo de alta impedancia. La figura 3.4.1. muestra el

smbolo lgico del registro. En los casos 1 y 3 se habilita con estado activo alto y en los casos 2 y 4 se habilita con estado activo bajo. En estado de activacin la salida se comporta como amplificador o inversor. Cuando la entrada de habililtacin se niega, la salida va a un estado de alta impedancia (Z).

Figura 3.4.1. Registros de tres estados Estos dispositivos permiten que varias fuentes puedan compartir una misma lnea de comunicacin, siempre y cuando una sola fuente utilice la lnea a la vez. Un circuito de este tipo se muestra en la figura 3.4.2. El circuito se configura con un decodificador para seleccionar una de ocho lneas de salida. Por ejemplo, la seleccin 001 habilita la salida Y1 en estado bajo, activando el registro 2 y coloca la informacin de entrada del registro en la lnea de comunicacin.

FIgura 3.4.2. Circuito lgico para una lnea de comunicacin Los registros de tres estados pasan ms rapidamente al estado Z. Por el contrario, el tiempo de transicin para salir del estado Z es mucho ms demorado.El tiempo muerto en la lnea de comunicacin debe ser lo bastante largo para tomar en cuenta las diferencias del peor caso entre los tiempos de activacin y desactivacin de los dispositivos al igual que las asimetras en las seales de control de los tres estados.

LECCION 5Captulo 3: Circuitos Lgicos Combinatorios

Codificadores Un codificador tiene 2n o menos lneas de entrada y n lneas de salida. Por ejemplo, en una de las entradas se puede ingresar un dgito decimal u octal y generarse un cdigo de salida en BCD o binario. La funcin de los codificadores es inversa a la de los decodificadores. Los codificadores se utilizan tambin para codificar smbolos diferentes y caracteres alfabticos.

Codificador BinarioEl codificador binario tiene 2n entradas y n salidas. Slo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, estudiados antes. Codificador de 8 a 3. El codificador 8 a 3 tiene 8 entradas (I0 a I7), una para cada uno de los ocho dgitos y 3 salidas que conforman el nmero binario equivalente (A0 a A2). La figura 3.5.1. muestra en el diagrama de bloques del decodificador.

Figura 3.5.1. Codificador de 8 a 3 La tabla de verdad se muestra en la tabla 3.5.1.Entradas Salidas

I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Tabla 3.5.1. Tabla de verdad de codificador de 8 a 3. En la tabla de verdad, A0 tiene un 1 lgico para la columnas de entrada con subndice impar. La

salida A1 es 1 en la columnas I2, I3, I6 e I7 y la salida A2 es 1 en la columnas I4, I5, I6 e I7. Las expresiones lgicas son las siguientes: A0 = I1 + I3 + I5 + I7 A1 = I2 + I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 Por ejemplo, s est activada la entrada 3, la salida es 011. El circuito se construye con compuertas OR y se muestra en la figura 3.5.2.

Figura 3.5.2. Circuito lgico del decodificador 8 a 3.

Codificador sin prioridadLos circuitos codificadores pueden ser diseados con prioridad o sin ella. En los codificadores sin prioridad con entradas activas altas, la activacin de ms de una entrada simultneamente con valor 1, genera un cdigo errneo en la salida, de acuerdo al nmero de entradas excitadas con el respectivo valor. La solucin de este conveniente se logra empleando codificadores de prioridad.

Codificador de prioridadLos codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan varias entradas activas simultneamente. En la tabla 3.5.2. se muestra la lgica de entrada y de salida de un decodificador.Entradas I0 X X X X X X X 0 I1 X X X X X X 0 1 I2 X X X X X 0 1 1 I3 X X X X 0 1 1 1 I4 X X X 0 1 1 1 1 I5 X X 0 1 1 1 1 1 I6 X 0 1 1 1 1 1 1 I7 0 1 1 1 1 1 1 1 Salidas A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1

Tabla 3.5.2. Tabla de verdad del Codificador de Prioridad.

El decodificador se encuentra comercialmente tal como se encuentra dispuesto en la figura 3.5.3. La diferencia radica en unas entradas de habilitacin adicionales que activan las entradas las salidas a unos valores predefinidos.

Figura 3.5.3. Diagrama de Bloques del codificador de Prioridad.

Codificador Decimal - BCDEl codificador decimal a BCD posee diez entradas, correspondientes cada una a un dgito decimal y cuatro salidas en cdigo BCD (8421). El diagrama de bloques de la figura 3.5.4 muestra la disposicin de entradas y salidas del decodificador.

Figura 3.5.4. Diagrama de Bloques del codificador Decimal a BCD. En la tabla 3.5.3. se encuentra el cdigo BCD correspondiente a cada dgito decimal.BCD A3 A2 A1 A0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1

Dgito Decimal

Tabla 3.5.3. Cdigo Decimal BCD.

El bit A3 es el ms significativo del cdigo BCD y es 1 para los decimales 8 9. La expresin para este bit en funcin de los dgitos decimales se escribe: A3 = 8+9 Por tanto las funciones siguientes corresponden a: A2 = 4+5+6+7 A1 = 2+3+6+7 A0 = 1+3+5+7+9. Ahora configurando el anlisis en un circuito combinacional, se obtiene el siguiente circuito sin necesidad de una entrada para el bit 0.

Figura 3.5.5. Circuito lgico del codificador BCD a Decimal

AplicacionesLos codificadores encuentran mayor aplicacin en los dispositivos de entrada y salida. La seal de entrada es introducida de una forma comprensible para el usuario y la "traduccin" la realiza el codificador a un cdigo comprensible para el equipo. En un teclado, cuando se pulsa la tecla correspondiente a un dgito, esta entrada se codifica en cdigo BCD.

LECCION 6Captulo 3: Circuitos Lgicos Combinatorios

Multiplexores y Demultiplexores Multiplexar es transmitir datos de una de n fuentes a la salida del circuito combinacional. El demultiplexor desempea la funcin contraria.

Multiplexores (MUX)Un multiplexor es un circuito combinacional que selecciona una de n lneas de entrada y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada por un

conjunto de lneas de seleccin. La relacin de lneas de entrada y lneas de seleccin est dada por la expresin 2n, donde n corresponde al nmero de lneas de seleccin y 2n al nmero de lneas de entrada. Multiplexor de 2 entradas El multiplexor se caracteriza por tener dos lneas de entrada, una lnea de seleccin y una de salida. En el multiplexor, las entradas son I0 e I1 y la seleccin viene dada por el valor de la entrada S. El valor de la salida Y depende de los valores lgicos ingresados en los cuadros de texto para las variables I0, I1 y S. Por ejemplo, s I0=0, I1=1 y S=0, entonces Y=I0=0. La tabla de verdad se muestra en la tabla 3.6.1. S Y 0 I0 1 I1 Tabla 3.6.1. Tabla de verdad de un multiplexor de dos entradas El circuito lgico se muestra en la figura 3.6.1.

Figura 3.6.1. Multiplexor 2 a 1 Multiplexor de 4 entradas El multiplexor de 4 entradas es un multiplexor de 4 lneas a 1. La figura 3.6.2. muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la seleccin viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lgicos presentes en las entradas de datos y la seleccin.

Figura 3.6.2. Multiplexor 4 a 1 La tabla de verdad se muestra en la tabla 3.6.2. Por ejemplo, s I0=1, I1=1, I2=0, I3=1 y S1=1,

S0=0 entonces Y=I2=0.Entrada de Seleccin de datos S1 0 0 1 1 S0 0 1 0 1 Entrada Seleccionada Y I0 I1 I2 I3

Tabla 3.6.2. Tabla de verdad de un multiplexor de cuatro entradas. El problema consiste en definir un conjunto de expresiones para construir el circuito lgico. La ecuacin en cada fila, se obtiene a partir del dato de entrada y la entrada de seleccin de datos: La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0 S1 S0. La salida es Y= I1, s S1=0 y S0=1. Entonces Y = I1 S1 S0. La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2 S1 S0. La salida es Y= I3, s S1=1 y S0=1. Entonces Y = I3 S1 S0. Sumando lgicamente las ecuaciones anteriores: Y = I0 S1 S0 + I1 S1 S0 + I2 S1 S0 + I3 S1 S0 En consecuencia, el circuito asociado se implementa en la figura 3.6.3.

Figura 3.6.3. Circuito Lgico de un multiplexor 4 a 1

Demultiplexores (Distribuidores de datos)Un demultiplexor es un circuito combinacional que recibe informacin en una sola lnea y la transmite a una de 2n lneas posibles de salida. La seleccin de una lnea de salida especifica se controla por medio de los valores de los bits de n lneas de seleccin. La operacin es contraria al multiplexor. La figura 3.6.4. muestra el diagrama de bloques del demultiplexor.

Figura 3.6.4. Diagrama de Bloques del Demultiplexor. La figura 3.6.5. muestra un demultiplexor de 1 a 4 lneas. Las lneas de seleccin de datos activan una compuerta cada vez y los datos de la entrada pueden pasar por la compuerta hasta la salida de datos determinada. La entrada de datos se encuentra en comn a todas las AND.

Figura 3.6.5. Circuito Lgico de un Demultiplexor de 1 a 4 lneas. El decodificador de la figura 3.6.6. funciona como un demultiplexor si la lnea E se toma como lnea de entrada de datos y las lneas I0 e I1 como lneas de seleccin. Observe que la variable de entrada E tiene un camino a todas las salidas, pero la informacin de entrada se dirige solamente a una de las lneas de salida de acuerdo al valor binario de las dos lneas de seleccin I0 e I1. Por ejemplo si la seleccin de las lneas I0I1 = 10 la salida Y2 tendr el mismo valor que la entrada E, mientras que las otras salidas se mantienen en nivel bajo.

Figura 3.6.6. Circuito Lgico de un Decodificador/Demultiplexor. En consecuencia, como las operaciones decodificador y demultiplexor se obtienen del mismo circuito, un decodificador con una entrada de activacin se denomina decodificador/demultiplexor; siendo la entrada de activacin la que hace al circuito un demultiplexor. La tabla de verdad se muestra en la tabla 3.6.3.

E I0 I1 Y0 Y1 Y2 Y3 1 X 0 0 0 0 0 1 0 1 X 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0

Tabla 3.6.3. Tabla de verdad de un decodificador/demultiplexor

CAPITULO 4 INTRODUCCION

Dispositivos Lgicos Programables

Una forma rpida y directa de integrar aplicaciones se logra con la lgica programable, la cual permite independizar el proceso de fabricacin del proceso de diseo fuera de la fbrica de semiconductores. El sistema desplaza los errores de alambrado al campo exclusivo de la programacin. Los sistemas con estas caractersticas se pueden borrar y reprogramar en casos de cambios o revisiones. El resultado es la reduccin del espacio fsico de la aplicacin. El diseo est basado en bibliotecas y mecanismos especficos de mapeado de funciones. En el captulo se vern dispositivos como los PAL y GAL por la facilidad de manejo y coste razonable. El lenguaje CUPL se ver por su amplia difusin y empleo en aplicaciones.

LECCION 1Capitulo 4: Dispositivos Lgicos Programables

Diseo Lgico Hoy Da La mayor parte de los diseos de nivel de sistema incorporan diversos dispositivos, como son las memorias RAM, ROM, controladores, procesadores, etc., que se interconectan mediante gran cantidad de dispositivos lgicos de propsito general, frecuentemente denominados lgica de unin ("glue logic"). En los ltimos aos, los dispositivos PLD (Programmable Logic Device) han comenzado a reemplazar muchos de los antiguos dispositivos de unin, SSI y MSI. El uso de dispositivos PLD proporciona una reduccin en el nmero de circuitos integrados. Por ejemplo, en los sistemas de memoria de las computadoras, los PLD pueden utilizarse para decodificar direcciones de memoria y generar seales de escritura en memoria. En muchas aplicaciones, los PLD y, en concreto, las matrices lgicas programables (PAL, Programmable Array Logic) y las matrices lgicas genricas (GAL, Generic Array Logic) pueden emplearse para reemplazar dispositivos lgicos SSI y MSI, consiguiendo con ello una reduccin de etapas y de los costos. Por las razones anteriores el diseo lgico hoy da se realiza con PLDs. Un PLD est formado por una matriz de puertas AND y puertas OR, que se pueden programar para conseguir funciones

lgicas especficas. El diseo con PLDs seala las siguientes ventajas en relacin a la lgica cableada:

o o o o o

Economa. Menos espacio en los impresos. Se mantiene la reserva del diseo. Se requiere tener menos inventarios que con circuitos estndar SSI, MSI. Menos alambrado.

Tipos de PLDLos PLD se dividen en dos clases: 6. PLDs combinatorios. OR. El usuario define las

Constituidos por arreglos de compuertas AND interconexiones y en esto consiste la programacin. 7. PLDs secuenciales.

Adems de los arreglos de compuertas, incluyen flip flops para programar funciones secuenciales como contadores y mquinas de estado(ver captulo 8).

Estructura de los Dispositivos Lgicos Programables BsicosLos PLD se clasifican de acuerdo con su estructura, la cual es bsicamente la ordenacin funcional de los elementos internos que proporciona al dispositivo sus caractersticas de operacin especficas. Memoria programable de slo lectura PROM (PROM, Programable Read Only Memory) La PROM est formada por un conjunto fijo (no programable) de puertas AND conectadas como decodificador y una matriz programable OR. La PROM se utiliza como una memoria direccionable y no como un dispositivo lgico (Ver Fig 4.1.1.).

Figura 4.1.1. Diagrama de bloques de una PROM (Programmable Read-Only Memory). Arreglo Lgico Programable PLA (PLA, Programmable Logic Array) El PLA es un PLD formado por una matriz AND programable y una matriz OR programable. La PLA ha sido desarrollada para superar algunas de las limitaciones de las memorias PROM (Ver Fig 4.1.2.).

Figura 4.1.2. Diagrama de bloques de una PLA (Programmable Logic Array).

Los dispositivos lgicos programables como las PAL y las GAL se vern en la siguiente leccin. En la actualidad existen soluciones con Dispositivos Lgicos programables complejos que combinan arquitectura superior y software de gran alcance, ofreciendo un nivel sin precedente en la flexibilidad del diseo.

LECCION 2Captulo 4: Dispositivos Lgicos Programables

Herramientas Computacionales Utilizadas en las Metodologias de Diseo Descendentes (Top-Down) En el diseo Top - Down se captura una idea en un nivel de abstraccin alto y se implementa a partir de sta descripcin, en un proceso hacia abajo incrementando el nivel de detalle segn lo requerido. La figura 4.3.1. muestra la forma de diseo Top- Down. En el primer nivel de la figura se aprecia un sistema inicial dividido en mdulos, los cuales se dividen sucesivamente hasta llegar a los componentes bsicos del circuito o elementos primarios. Estos elementos se enmarcan en un cuadrado con la lneas ms gruesa. Los mtodos de diseo se basan en programas computacionales conocidos como herramientas de automatizacin del diseo electrnico (EDA Tools), las cuales sobresalen por ofrecer una reduccin significativa en el tiempo del diseo.

Figura 4.2.1. Metodologia De Diseo Top - Down

Las herramientas siguen el diagrama de flujo de la figura 4.4.2.

Figura 4.2.2. Diagrama de Flujo con herramientas EDA

Este proceso se resume en los siguientes pasos:1. Planteamiento de las especificaciones. 2. Entrada del diseo:En esta etapa se realiza una descripcin del circuito,

para la cual existen varias alernativas, a. Captura Esquemtica: Dibujo del circuito mediante interfaz grfica,

puede ser un diagrama de bloques.b. Mediante lenguajes de descripcin HDL como VHDL, Verilog, Abel y

CUPL.c. Diagramas de transicin de estados. d. Formas de onda Tablas de verdad. 3. Simulacin HDL (Opcional): Simula el comportamiento del circuito que se

acaba de describir antes de la sntesis.4. Sntesis lgica: Consiste en tomar la descripcin HDL y a partir de ella,

5. 6.

7.

8.

generar y simplificar las ecuaciones lgicas correspondientes al circuito descrito. Simulacin funcional: Simula las ecuaciones lgicas, sin tener en cuenta los retardos. Implementacin del diseo: Los pasos a seguir dependen del tipo de PLD que se est utilizando en el diseo. Trazado del mapa, Colocacin y enrutamiento, Creacin del archivo para la programacin del dispositivo. Revisa si el circuito se adapta al chip; No. salidas, No. de trminos productos por salida. Simulacin temporal: Despus de la implementacin ya se conoce como queda programado el circuito y se puede realizar una simulacin teniendo en cuenta los retardos. Programacin: La implementacin genera un archivo JEDEC que indica el estado de las conexiones. Este archivo se usa para programar (o quemar el chip).

Ventajas del Diseo Top - DownLa metodologia de diseo descendente disminuye el tiempo de diseo. programas CAD para diseo de impresos se ha logrado disminuir el tiempo que se gastaba antes, cuando esto se hacia antes manualmente. En la simulaciones no es necesario slo un prototipo, ya que este generalmente deba repetir el proceso 2 o 3 veces hasta que el prototipo funcionara. Por medio de los a 1/10 parte de lo realizacin de las funciona; antes se

Las ltimas herramientas de diseo electrnico permiten implementar de forma automtica la metodologa de diseo Top - Down.

Lenguajes de Descripcin de Hardware (HDL - Hardware Description Language)Los lenguejes HDL permiten realizar el primer paso de la metodologa del diseo descendente. Se describen en un lenguaje de alto nivel el comportamiento requerido del circuito a disear. Esta descripcin se puede hacer mediante tablas de verdad, lista de transiciones de estados, ecuaciones lgicas. Con base a la descripcin, el programa realiza los siguientes pasos: 1. Sintetiza y simplifica las ecuaciones lgicas. 2. Simula las ecuaciones. 3. Sintetiza el circuito lgico. 4. Simula el circuito lgico. 5. Sintetiza el archivo para programar un PLD. Entre otras ventajas, se pueden mencionar las siguientes: EL programa HDL es el mismo as cambie la tecnologa, Ejemplo: FPGA, transistores 2.5m ., 1.2 m . Facilita la comunicacin entre los diseadores. Facilita el uso de las partes de un diseo en otros (Reutilizacin). Es posible verificar el funcionamiento del sistema dentro del proceso de diseo sin necesidad

de implementar el circuito. Las simulaciones del diseo, antes de que este sea implementado, permiten probar la arquitectura del sistema para tomar decisiones en cuanto a cambios en el diseo. Las herramientas de sntesis tienen la capacidad de convertir una descripcin hecha en un HDL, VHDL por ejemplo, a compuertas lgicas y adems, optimizar dicha descripcin de acuerdo a la tecnologa utilizada. Las descripciones en un HDL proporcionan documentacin de la funcionalidad de un diseo independientemente de la tecnologa utilizada. Una descripcin realizada en un HDL es ms fcil de leer y comprender que los nestlist o circuitos esquemticos. Un circuito hecho mediante una descripcin en un HDL puede ser utilizado en cualquier tipo de dispositivo programable capaz de soportar la densidad del diseo. Es decir, no es necesario adecuar el circuito a cada dispositivo porque las herramientas de sntesis se encargan de ello.

Lenguajes HDL ms popularesEn la actualidad existen diversas herramientas de diseo para integrar sistemas de gran complejidad. Los lenguajes de descripcin de hardware constituyen una opcin de diseo de soluciones de sistemas electrnicos. ABEL El lenguaje ABEL es el ms utilizado en los PLDs. El lenguaje ABEL facilita la programacin de PLDs combinatorios y secuenciales. Un circuito en ABEL se puede describir en forma de ecuacin lgicas, tabla de verdad o en transicin de estados. El programa ABEL cumple los siguientes pasos:

o o o o oVHDL

Verifica si existen errores en la sintaxis del programa fuente. Simplifica o sintetiza las ecuaciones segn sea el caso. Simula las ecuaciones. Puede escoger el dispositivo que mejor se adapte, o verificar si el dispositivo especificado s se adapta a la aplicacin. Genera el archivo JEDEC para la programacin del PLD.

El VHDL es un lenguaje de descripcin y modelado diseado para descibir en forma entendible la funcionalidad y la organizacin del hardware de los sistemas digitales y otros componentes. VHDL maneja una sintaxis amplia y flexible. El lenguaje VHDL permite el diseo Top -Down o en otras palabras; modelar los bloques de alto nivel, simularlos y adecuar la funcionalidad en alto nivel antes de llegar a los niveles bajos de abstraccin en la implementacin del diseo. CUPL El lenguaje CUPL se describir en la leccin 5 de este captulo.

LECCION 3

Capitulo 4: Dispositivos Lgicos Programables

Herramientas para la Automatizacin del Diseo Electrnico (EDA Tools) Las herramientas EDA ("Electronic Design Automation") son las herramientas de hardware y software utilizadas en el diseo de sistemas electrnicos. El diseo de hardware tiene un inconveniente que no existe en el desarrollo de software. El problema es el alto costo en el ciclo de diseo, desarrollo del prototipo, pruebas y reinicio del ciclo. La etapa de costo ms elevado es el prototipo. Por necesidad del mercado, se impone la reduccin de costos en esta etapa, con el fin de incluir la fase de desarrollo del prototipo al final del proceso, evitando la repeticin de varios prototipos, razn por la cual se encarece el ciclo. La introduccin de la fase de simulacin y verificacin de circuitos utilizando herramientas EDA, hace no necesaria la comprobacin del funcionamiento del circuito por medio de la implementacin fsica del prototipo. Las herramientas EDA estn presentes en todas las fases del ciclo de diseo de circuitos. Primero en la fase de generacin del sistema que puede representarse en un diagrama esquemtico, en bloques o de flujo. Se encuentra tambin la fase de simulacin y comprobacin de circuitos, donde diferentes herramientas permiten verificar el funcionamiento del sistema. Estas simulaciones pueden ser de eventos, funcionales, digitales o elctricas, de acuerdo al nivel requerido. Despus estn las herramientas E