Tabla de Contenidos1.PLANTEAMIENTO DEL PROBLEMA32.OBJETIVOS32.1.Objetivo general32.2.Objetivos especficos33.MARCO TEORICO43.1.Introduccin43.2Proceso Para La Implementacin De Mdulos Ip Xilinx.73.3Proceso Para agregar CORE Generator IP a un proyecto73.4. Comparacion de los modulos disponibles entre SPARTAN 3E-500,OPEN3S500Ey OPEN3S250E.93.5. Explicacin de cada una de las categoras disponibles XILINX ISE154.DIAGRAMAS194.1.Diagrama de Bloques195.LISTA DE COMPONENTES196.MAPA DE VARIABLES197.EXPLICACION DE LOS METODOS O FUNCIONES208.DESCRIPCION DE PRERREQUISITOS Y CONFIGURACION209.CONCLUSIONES2110.RECOMENDACIONES2111.APLICACIONES2212.CRONOGRAMA2213.BIBLIOGRAFA2214.ANEXOS2314.1.Manual de usuario2314.2.Resultados del Programa Antiplagio3014.3.Hojas tcnicas31

Tabla De Ilustraciones Ilustracin 1. Definicin de FPGA4Ilustracin 2. Familia de las FPGA4Ilustracin 3. Caracteristicas de la SPARTAN 3E-5005Ilustracin 4. ISE5Ilustracin 5. Definicin de IP6Ilustracin 6. Tipos de IP6Ilustracin 7. Archivos Generados al Crear una IP7Ilustracin 8. Proceso para Implementar Mdulos IP en un Proyecto8Ilustracin 9. Diagrama de Bloques19Ilustracin 10. Logo de Windows 720Ilustracin 11. FPGA SPARTAN 3E-50021Ilustracin 12. Cronograma de Actividades22Ilustracin 13. Crear un nuevo proyecto23Ilustracin 14. Configuracin de la FPGA24Ilustracin 15. Crear una nueva Fuente24Ilustracin 16. Configuracin de la Fuente IP25Ilustracin 17. Seleccin de la IP a implementar25Ilustracin 18. Configuracin de la IP26Ilustracin 19. Creamos una Fuente VHDL26Ilustracin 20. Configuracion de la Interfaz27Ilustracin 21. Arquitectura del Encabezado en VHDL27Ilustracin 22. Instanciacin28Ilustracin 23. Simulacin en VHDL28Ilustracin 24. Diagrama de Bloques28Ilustracin 25. Asignacin de Direcciones a las Variables29Ilustracin 26. Grabar el Proyecto en la FPGA29Ilustracin 27. Variables de Entrada y Salida en la FPGA29Ilustracin 28. Comprobacin de la Aplicacin30

1. PLANTEAMIENTO DEL PROBLEMA

En la actualidad debido al avance tecnolgico se han creado las FPGA Arreglo de compuertas lgicas programables que contiene bloques de lgica cuya interconexin y funcionalidad puede ser configurada mediante un lenguaje de descripcin especializado.

En este dispositivo se puede incluir la funcionalidad de varios circuitos integrados la cual puede ser desarrollada uno mismo o adquirida a travs de terceros, estas funcionalidades son como componentes electrnicos, pero sin su parte fsica, en la industria se les conoce como bloques de propiedad intelectual o IP cores (Intellectual Property).

Estos mdulos IP nos permiten implementar diversas funciones sin necesidad de programarlas, acortando as el tiempo de realizacin de algn proyecto.

2. OBJETIVOS

2.1. Objetivo GeneralInvestigar sobre los mdulos IP disponibles para las diferentes FPGA en ISE, su implementacin y funcionamiento2.2. Objetivos Especficos Detallar el procedimiento necesario para implementar mdulos IP en ISE. Comparar los distintos mdulos IP disponibles entre SPARTAN 3E-500, OPEN3S500E y OPEN3S250E. Determinar las caractersticas de cada una de las categoras disponibles en ISE. Realizar una aplicacin ilustrativa con Mdulos IP en la SPARTAN 3E-500.

3. MARCO TEORICO3.1. Introduccin

3.1.1. FPGA

Ilustracin 1. Definicin de FPGA

Ilustracin 2. Familia de las FPGA

Ilustracin 3. Caractersticas de la SPARTAN 3E-500

Ilustracin 4. ISE3.1.2. Componentes IP (IP cores) Ilustracin 5. Definicin de IP3.1.3. Tipos de IP CORES

Ilustracin 6. Tipos de IPLos dispositivos FPGA que contienen procesadores integrados y otras funciones implementadas en forma de mdulos de hardware (hard-core) y de mdulos de software (soft-core) se conocen con el nombre de dispositivos FPGA de plataforma. Porque pueden emplearse para implementar un sistema completo sin necesidad de dispositivos externos de soporte.

3.2 Proceso Para La Implementacin De Mdulos Ip Xilinx.

Puede crear Core Generator IP para crear una instancia en el nivel de HDL o diseos esquemticos. Cuando se crea IP, el software principal generador produce una combinacin de los siguientes archivos y los coloca en el directorio especificado para su uso en su proyecto ISE:

Ilustracin 7. Archivos Generados al Crear una IPPor defecto, cuando se crea un nuevo ncleo CORE Generator, los archivos principales se colocan en un subdirectorio del directorio principal del proyecto denominado ipcore_dir. Si es necesario, puede especificar una ubicacin diferente en el Asistente para nueva fuente cuando se crea el ncleo.

3.3 Proceso Para agregar CORE Generator IP a un proyecto

El archivo de origen XCO se debe agregar al proyecto para ser compilado correctamente en el diseo durante la sntesis y aplicacin. Ilustracin 8. Proceso para Implementar Mdulos IP en un Proyecto

El archivo de origen se agrega al proyecto y el archivo aparece en el panel Jerarqua del panel Diseo de forma predeterminada, los archivos de origen se analizan cuando se agregan al proyecto y se muestran jerrquicamente.El orden de compilacin enviado a la sntesis se determina automticamente en funcin de la jerarqua de los archivos de origen. El archivo tambin aparece en el panel Archivos, que proporciona una vista de lista ordenada de todas las fuentes en su proyecto.Si el archivo de origen que ha aadido se refiere a los archivos que no se han agregado al proyecto, los nombres de archivo aparecen en la jerarqua de diseo como archivos indefinidos Imagen. Debe agregar los archivos de referencia al proyecto para el software ISE para rastrear cambios en los archivos.Nota Si ha generado el archivo de origen mediante el Asistente para nuevo origen y seleccionados Aadir al Proyecto, no es necesario agregar el archivo fuente al proyecto; se aade automticamente a su proyecto.

3.4. Comparacion de los modulos disponibles entre SPARTAN 3E-500,OPEN3S500Ey OPEN3S250E.Comparacin de mdulos IP disponibles

Mdulos IPHerramientas de diseo de apoyoSPARTAN3E-500OPEN3S500EOPEN3S250E

Audio / Video / Procesamiento de Imgenes

Audio y vozAudio conversor de frecuencia de muestreo de bajo costoISE---

|Imgenes y video Decodificador JPEG de lnea de base JPG

ISEVIVADO---

Cdigo JPEG de lnea de baseISEVIVADO---

Multicanal bsico H.264 EncoderISEVIVADO---

Caracterizacin de imagen ISE ++-

Reduccin de ruido de la imagen ISE++-

Estadsticas de imagen ISE++-

Matriz De correccin de color ISE ++-

Controlador de temporizacin de video ISE ++-

Video en pantallaISE++-

Escalador e video

ISE++-

SMPTE2022-5/6 Receptor De video sobre IP ISE++-

SMPTE2022-5/6 Transmisor De video sobre IPISE++-

Conversor de formatosLogiWIN Verstil controlador de video de entradaISEVIVADO---

Controlador de video LogiCVC-MLCompacto multicapaISEVIVADO---

LogiBAYER.Color de la cmara de sensor BayerDecoderISEVIVADO---

Reduccion de ruido de la imagen ISEVIVADO---

ProcesamientoLogiBAYER.Color de la cmara de sensor BayerDecoderISEVIVADO---

Interfaz digital Serie---------------

Automotor

LogiVIEW. Prespectiva de transformacin y la lente del procesador de correccin de imagenISE

---

Controlador FlexRay XPS-------------

Controlador de video LogiCVC-ML Compacto multilayerISEVIVADO---

Todos DAC Digital IP CoreISE---

Controlador de red CAN2.0(DDC)ISE---

CANISEVIVADO+++

LogiWIN verstil controlador de video de entradaISEVIVADO---

Controlador Flexray-------------

Controlador de bus LIN-------------

Codificador de lnea base JPEG--------------

BitMap 2.5 D Tarjeta de videoISEVIVADO---

LogiStep Controlador de motor paso a paso---

Logil2S Audio I2S Transmisor /Receptor---

Lgica Bsica

Comparador------------------

ContadorC8254- Programable Timer - ContadorISEVIVADO---

Contador binarioISE+++

AcumuladorAcumuladorISE+++

Codificador y decodificador8b/10b Decodificador-------------

Decodificador binario--------------

Codificador 8b/10bISE---

Puerta lgica y buffer------------------

MultiplexorBufe- Based multiplexer slice-----------------

Registro, desplazador y canalizacinRegistro de desplazamiento basado en RAMISEVIVADO+++

Interfaz de bus y IO

Automotriz e industrialControlador de red CAN2.0 (DDC)ISE---

CAN2.0 B Controlador compatible de redISEVIVADO---

Controlador esclavo EtherCAT (ET1815)ISEVIVADO---

CAN-------------------

CoreConectCoreConect tecnologa

EDK---

Muestra---------------------

Hiper Transport-------------------

I2CI2C Controlador de bus de base esclavaISEVIVADO---

I2C Controlador de bus esclavoISEVIVADO---

Controlador de bus maestroISEVIVADO---

Controlador de bus maestro/ esclavoISEVIVADO---

Parallel IO--------------------

PCIIniciador/ Destino de 64 bits para PCIISEVIVADO+++

Iniciador/ Destino de 32 bits para PCIISEVIVADO+++

Iniciador/ Destino de 32 y 64 bits para PCI de paquetes de productosISEVIVADO---

PCI-Express---------------

PCI-X---------------

Procesador bus---------------

Rapid IO---------------

Serial IO----------------

USBUSB 2.0 Sobre la marchaISE

---

Controlador de dispositivo USB 2.0ISE

---

Dispositivo OPB USB2.0ISE

---

Dispositivo USB 3.0ISEVIVADO---

Comunicacin y Redes

Modo de transferencia asincrnica------------------------

Cifrado y descifradoMotor de exponenciacin modular para RSA y DHISEVIVADO---

AES cifrado rpido y descifradoISE

---

Helion AES cifrado/ descifrado estndar

ISE

---

AES Clave wrapISE

---

AES Cifrado diminuto /DescifradoISE

---

DVB cifrado comn de algoritmo de nucleoISEVIVADO---

Correccin de erroresDecodificador de ViterbiISEVIVADO+++

F-LDPC codificador/ decodificador IVISE---

Cifrado Reed-SalomonISEVIVADO+++

Descifrado Reed-SalomonISEVIVADO+++

F-LDPC codificador/ decodificador IIIISE---

3GPP LTE Turbo DecodificadorISEVIVADO+++

EthernetUDP Hardware/ IP Stack CoreISEVIVADO---

Tri mode Ethernet MACISE+++

Ethernet AVB EndpointISE--+

10 Gigabit Ethernet MAC ISE ++-

Interface paralela----------------------

SONET- SDH-----------------------

Creacin de redes de rea de almacenamientoATA 7 HostISE

---

Controlador de dispositivos ATAISE

---

Dispositivo Serial ATA I/ II/ IIIISE

---

Dispositivo ATA7/ UDMA 133ISE

---

TelecomunicacionesDecodificador Turbo 3GPPISE+++

Codificador Turbo 3GPPISE+++

Codificador Turbo 3GPP2ISE+++

Decodificador Tubo 3GPP2ISE+++

WirelessF-LDPC Codificador/Decodificador 5ISE

---

SDIO UART Puente IP coreISE

---

IPsek ESP Seguridad del motorISEVIVADO---

Codificador/ Decodificador 4ISE---

Punto a punto adaptativa 1024/QAM microondas modemISE---

Transformada discreta de Fourier DFTISEVIVADO---

Ncleo de AES-CCMISEVIVADO---

Transformada rpida de Fourier FFTISEVIVADO---

Procesamiento Digital de Seales

AritmticaMultiplicador complejoISEVIVADO+++

DivisorISEVIVADO---

FFT/IFFTISEVIVADO+++

DFTISE++-

Correlador----------------

Procesador DSP----------------

Prototipo DSP Hardware----------------

Correccin de erroresF-LDPC Codificador/ Decodificador 5ISE---

Decodificador de ViterbiISEVIVADO---

F-LDPC Codificador/ Decodificador 4ISE---

Turbo cdigo del producto DecodificadorISE---

Codificador de Reed/SolomonISEVIVADO---

Decodificador de Reed/SolomonISEVIVADO---

FiltrosLogiWIN verstil controlador de video de entradaISEVIVADO---

LogiBayer Color de la cmara del sensor Bayer decoderISEVIVADO---

Compilador FIRISEVIVADO+++

Modulacin DemodulacinDDS CompiladorISEVIVADO+++

Zaltys de alta velocidad de datos modularISEVIVADO---

Zaltys de alta velocidad de datos demoduladorISEVIVADO---

Sintetizador digital directoISEVIVADO---

TransformarLogiWIN verstil controlador de video de entrada ISEVIVADO---

Transformada rpida de Fourier ISEVIVADO+++

logiBayer color de camara de sensor Bayer Decoder ISEVIVADO---

Proceso de FFT/IFFTISEVIVADO+++

Funciones TrigonometricasCORDIC ISEVIVADO+++

Seno, coseno ISEVIVADO---

Procesamiento Embebido-

CoreConnect PLBV 4.6 Brust MaestroISE

---

Estructura OPB BusISE

---

Lgica reducida til ISE

---

Lgica de vector til ISE

---

til flip flop ISE

---

Depuracin y seguimiento ------------

Interfaz de memoria Dispositivo SD/ SD IO ISE ---

Controlador flash SPIISE---

Bloquear RAM ISE---

Dispositivo MMCISE---

MicroBlace ISE +++

Procesador CoreLgica reducida til ISE---

FSL_V20ISE---

Lgica de vector til ISE---

til flip_flop ISE---

Procesador Interfaz ATA 7 HostISE---

Generador de reloj ISE---

Multiplexor de IOISE---

XPS Mutex ISE---

XPS Buzn ISE---

AXI Infraestructura interconexin AXI ISE ++-

Perifricos Networking--------------

Perifricos UARTControlador de dispositivos ATA ISE---

Controlador PS2 XPSISE---

Perifricos de video XPS TFT ISE ---

Perifrico acelerador ----------------

FPGA Caractersticas y depuracin

Depuracin y verificacin Controlador integrado chipscopeISE VIVADO EDK---

Chipscope integrado Analizador lgico ISE EDK---

IO Interfaces Asistente de 7 transceptores de la serie FPGAISE++-

Clocking Single DCM_SPISE --+

Conmutacin de reloj con 2 DCM_SPISE--+

Reenvo de reloj ISE--+

Clocking wizard ISE ++-

Infraestructura de interconexin

Interfaz del generador de memoria ISE VIVADO---

Generador FIFO ISE VIVADO---

Matemticas

AcumuladorAcumulador ISE VIVADO---

Sumador y SustractorSumador y restadorISE VIVADO+++

Comparador--------------

Contador --------------

Divisor y funcin reciproca Generador de divisin ISE VIVADO+++

Punto flotante Punto flotante ISE VIVADO+++

Conversor de formatos ------------

Multiplicador Multiplicador complejo ISE VIVADO+++

MultiplicadorISE VIVADO+++

Raz cuadrada -------------

Transformar-------------

Funcin Trigonomtrica CORDIC ISE VIVADO+++

Seno y Coseno ISE

+++

Interfaz de memoria y de elemento de almacenamiento

CAM--------------

FIFOGenerador FIFOISE VIVADO+++

Interfaz de memoria y control DDR2 SDRAM Core controlISE VIVADO---

Flash, Controlador NANDISE

---

Controlador flash SPIISE

---

Interfaz de generador de memoria ISE VIVADO---

Controlador de HOST SDISE

---

Controlador de memoria SD RAM LogiMEM SDR/DDR/DDR2ISE VIVADO---

RAM y ROMGenerador de memoria distribuida ISE VIVADO+++

Generador de memoria por bloques ISE VIVADO+++

Registros, Shifter y CanalizacinRegistro de desplazamiento basado en RAM ISE VIVADO---

Serial ATA-------------------

Tabla 1. Cuadro Comparativo entre los Mdulos IP disponibles entre SPARTAN 3E-500, OPEN3S500E y OPEN3S250E

3.5. Explicacin de cada una de las categoras disponibles XILINX ISE

Industria y automotrizConsta de un IP CAN, Ideal para aplicaciones de automotriz e industriales, tales como vas de acceso para automviles, unidades de control de cuerpo, equipos de prueba de automviles, grupos de instrumentos, controles de sensores y redes industriales. A travs de opciones configurables por el usuario, puede proporcionar la mxima flexibilidad para mltiples aplicaciones de la unidad de control electrnico (ECU) .El ncleo puede ser utilizado en modo autnomo o conectado a procesadores Xilinx MicroBlaze o PowerPC .El Xilinx CAN LogiCORE cumple con los trminos de licencia de Bosch y proporciona un completo y flexible ncleo IP para dar a los usuarios un uso de la fpga rpidamente en sistemas de automocin e industriales.

Infraestructura AXIEsta categora consta de varias subcategoras como son: el modelo funcional bus AXI que apoyan la simulacin de IP basado en AXI; la central de acceso de memoria directa que ofrece acceso a la memoria de alto ancho de banda entre la memoria, se accede a la inicializacin, de estado y de gestin de registros a travs de una interfaz esclava AXI4-Lite; la subcategora de organizador de datos; el acceso directo a memoria que proporciona eficientes dos operaciones DMA dimensiones con leer y escribir el funcionamiento del canal asncrono independiente; la interconexin que nos permite conectar uno o ms dispositivos maestros asignados a la memoria AXI a uno o ms dispositivos esclavos asignados en memoria.; el vdeo acceso directo a memoria; el controlador FIFO virtuales que es una IP tecla Infraestructura de interconexin que permite a los usuarios acceder a segmentos de memoria externa como varios bloques FIFO y la subcategora de AXI-4 de interconexin de corriente.

Base IPEs una categora que no consta de subcategoras pero tiene dos IP que son: la IP de acumulador se multiplican que acepta dos operandos, un multiplicador y un multiplicando, y produce un producto (A * B = Prod) que se resta al resultado anterior del sumador (S = S + /-Prod) y la IP de multiplicar sumador que realiza una multiplicacin de dos operandos y aade (o resta) el producto-precisin completo a tercera operando.

Elementos bsicosEs una categora que consta de varias subcategoras con diferentes IP como son: la subcategora de acumuladores; la subcategora de contadores; la subcategora de elementos de memoria que consta de la IP Generador de memoria de bloque y la IP generador de memoria distribuida; la subcategora de registros, palancas de cambio y la canalizacin que consta con la IP de RAM basada registro de desplazamiento.

Comunicacin y creacin de redesConsta de mdulos que se podran encargar de correccin de errores en comunicaciones, de comunicaciones con Ethernet, que es un protocolo de eleccin popular en FPGAs debido a su flexibilidad, confiabilidad y rendimiento. Tambin consta de interfaces seriales, mdulos para modulacin de seales y mdulos para aplicaciones en telecomunicaciones, Wireless y networking (redes y sus diferentes protocolos dependiendo de las diferentes aplicaciones).

Depuracin y verificacinConsta de modelos funcionales de Bus, Monitores Chipscope que proporcionan una interfaz en entre Boudary de la FPGA y los ncleos Pro chipscope. Tambin consta de Controladores Integrados, Analizador lgico integrado que es un analizador lgico personalizable que puede ser usado para monitorear cualquier seal interna de su diseo, y mdulos de Entradas y salidas virtuales que servirn para usos de verificacin.

Procesamiento digital de sealesEsta categora est formada por subcategoras de construccin de Bloque, que resuelven ecuaciones hiperblicas, trigonomtricas, con raz cuadrada, de una manera iterativa, Otras subcategoras son: Filtros (Creacin de filtros FIR), Modulacin; Transformadas como la DFT y la FFT (en aplicaciones que van desde mdems digitales basados en OFDM, para Ultrasonido, RADAR y algoritmos de reconstruccin de imagen de TC). Tambin consta de manejo de Funciones trigonomtricas, y mdulos para sintetizar formas de onda.

Proceso embebidoEsta categora consta de 2 subcategoras las cuales son: AXI infraestructura la cual conecta uno o ms dispositivos maestros asignados a la memoria AXI a uno o ms dispositivos esclavos asignados en memoria,.Procesador el cual utiliza MicroBlaze que es un sistema de procesador altamente integrado, independiente destinado a las aplicaciones de micro controladores ms ligeros. El asistente de configuracin MicroBlaze MCS ayuda al diseador para configurar cualquier perifrico MCS necesaria, as como otras opciones del sistema.

Caractersticas y diseo de la FPGAEsta categora cuenta con las siguientes subcategoras: Clocking, el cual genera cdigo fuente HDL para configurar un circuito de reloj a los requerimientos del usuario.Interfaz de IO, la cual proporciona una interfaz grfica de usuario intuitiva y personalizada que ayuda a los usuarios a configurar los bloques de Xilinx FPGAs para apoyar sus requisitos de diseo.El asistente genera una envoltura de HDL que configura los bloques como entradas o salidas y se los conecta con las primitivas de reloj tanto de entrada como salida para su diseo.Mitigacin de errores de software, el cual realiza las operaciones necesarias para localizar y corregir errores SEU.XADC asistente, el cual automatiza la configuracin del anlogo XADC al bloque de conversin digital

Funciones matemticasEsta categora cuenta con las siguientes subcategoras: Sumador y restador, el cual es un mdulo que puede implementar sumadores (A + B), sustractores (A-B), asi como estos de una forma dinmica y configurables sumador / sustractores que operan sobre datos firmados o no firmados. CORDIC, el cual implementa una coordenada generalizada computadora digital de rotacin (CORDIC) algoritmoDivisin, la cual proporciona un recurso eficiente y solucin de alto rendimiento para la divisin enteraPuntos flotantes, el cual determina un rango dinmico extendido y con precisin ofrecida por aritmtica de punto flotante est convirtiendo rpidamente en un requisito en numerosos algoritmos de procesamiento de seales que se estn utilizando en los grficos, las comunicaciones inalmbricas avanzadas, instrumentacin, control industrial, audio y aplicaciones de imgenes mdicas.Kit de herramientas de algebra lineal, el cual proporciona implementaciones flexibles y optimizadas de las siguientes operaciones de lgebra lineal: la suma de matrices de matriz, la resta entre matrices, multiplicacin de la matriz de la matriz y de matriz de la multiplicacin escalar.As como Funciones trigonomtricas, Multiplicadores, Conversiones, Raz cuadrada.

Elementos de almacenamiento y memoriaEsta categora consta de 3 subcategoras las cuales son: FIFOs: El IP FIFO genera plenamente verificada la cola de memoria primero en entrar, primero en salir (FIFO) es ideal para aplicaciones que requieren el almacenamiento de datos en el orden y la recuperacin.Generadores de interfaz de memoria es una herramienta de software gratuito que se utiliza para generar los controladores de memoria e interfaces para Xilinx FPGAs .MIG genera Verilog o VHDL, restricciones UCF, archivos de simulacin y archivos de comandos de implementacin para simplificar el proceso de diseo.Interfaces de memoria compatibles son: DDR3 SDRAM, DDR2 SDRAM, SRAM QDRII y DDRII SRAM, LP DDR, QDRII + SRAM y RLDRAM II.RAMs y ROMs crea una variedad de estructuras de memoria. Puede ser utilizado para crear memoria de slo lectura (ROM), de un solo puerto de acceso aleatorio de memoria (RAM), y simple memoria RAM de puerto dual / doble, as como la memoria RAM basada en SRL16.Conjunto de caractersticas flexible permite a los usuarios personalizar para el tipo de memoria, ancho de datos, tamao de memoria, opciones de entrada / salida y restablecer las opciones.

Interfaces de bus estndarEsta categora consta de 4 subcategoras las cuales son:DisplayPort es un protocolo de interconexin para la transmisin de la serie digital de vdeo de hasta 5.4Gbps de Consumo y Profesionales Pantallas. DisplayPort es un estndar de interfaz en serie de alta velocidad con el apoyo de lderes de la industria en HDTV de electrnica de consumo, ordenadores porttiles PC y monitores de PC.PCI es la tecnologa de interconexin de componentes perifricos la cual es un estndar de bus muy popular para ordenadores personales e industriales, interruptores, routers, comunicacin e instrumentacin. Soluciona muchos problemas de compatibilidad y limitaciones de rendimiento experimentados con los mayores estndares de ISA y VME.PCI Express es una interconexin de serie de uso general que se puede aprovechar para las Comunicaciones, Data-center, embebidos, aplicaciones de prueba y medidas, militares y de escritorio.Tambin se puede utilizar como dispositivo perifrico de interconexin, interfaz de chip a chip y el puente a muchas otras normas de protocolo.Rapid IO es la arquitectura que elimina el cuello de botella producido por la demanda de ancho de banda que existe por el internet; mediante la definicin de un alto rendimiento, tecnologa de interconexin de conmutacin de paquetes diseada para pasar datos e informacin de control entre los microprocesadores, DSPs, la comunicacin y los procesadores de red, la memoria del sistema, y los dispositivos perifricos dentro de un sistema. Diseado para la creacin de redes y equipos de comunicaciones, almacenamiento empresarial y otros mercados embebidos de alto rendimiento, la arquitectura RapidIO se dirige a la demanda de un mayor rendimiento al ofrecer el ancho de banda, la independencia del software, la tolerancia a fallos, y baja latencia

Procesamiento de imagen y videoEsta categora proporciona una opcin de licencia a bajo costo para todos los bloques IP LogiCORE.Los bloques de procesamiento de vdeo proporcionan implementaciones de hardware optimizados para funciones crticas tales como escalado de vdeo, men en pantalla, imagen dentro de imagen, superposicin de texto, video y anlisis de imgenes y ms.Bloques de procesamiento de imagen permiten a los pre-procesamiento de las imgenes capturadas por un sensor de imagen de color provisto de una matriz de Bayer de filtros de color (CFA), la correccin de pxeles defectuosos, interpolar faltan componentes de color para cada pxel, la correccin de colores para adaptarse a las condiciones de iluminacin, el establecimiento de gamma para compensar para la distorsin de la intensidad de diferentes dispositivos de visualizacin y ms.

4. DIAGRAMAS4.1. Diagrama de Bloques

Ilustracin 9. Diagrama de Bloques5. LISTA DE COMPONENTESCOMPONENTESUTILIDAD

Camtasia Studio 8.0

Prezi

Viper

ISE Desing Suite 14.1

Xilins PlanAhead 14.1

FPGA SPARTAN 3E-500

Capturar videos directamente mientras se trabaja en pantalla.

Permite realizar presentaciones de trabajo para la exposicin del mismo.

Software anti plagio.

Software para programar en VHDL

Software para grabar el programa en VHDL en la FPGA.Field Programmable Gate Array Dispositivo es un dispositivo semiconductorque contiene bloques de lgica cuya interconexin y funcionalidad puede ser configurada

Tabla 2. Lista de Componentes6. MAPA DE VARIABLESEntradas

TipoNombreDescripcinDimensinDireccin Asignada

STD_LOGIC_VECTORaVector para el primer numero2a[0]H18

a[1]N17

STD_LOGIC_VECTORbVector para el segundo numero2b[0]L13

b[1]L14

STD_LOGICclkSeal de reloj1clkC9

Tabla 3. Mapa de Variables de EntradaSalida

TipoNombreDescripcinDimensinDireccin Asignada

STD_LOGIC_VECTORaVector para la respuesta de la suma2s[0]F12

s[1]E12

STD_LOGICc_outSeal de reloj1clkE11

Tabla 4. Mapa de Variables de Salida7. EXPLICACION DE LOS METODOS O FUNCIONESTipoDescripcinCdigo

PORT MAPAsignacin de variables creadas a variables de IP (Instanciacin)

PORTDeclaracin de componente

Tabla 5. Explicacin de los Mtodos o Funciones

8. DESCRIPCION DE PRERREQUISITOS Y CONFIGURACION Computadora con Windows 7 para instalar el programa ISE Desing Suite 14.1

Ilustracin 10. Logo de Windows 7 Programa ISE Desing Suite 14.1 para programar en VHDL Programa Xilins PlanAhead 14.1 para grabar el programa en la FPGA. FPGA SPARTAN 3E-500

Ilustracin 11. FPGA SPARTAN 3E-500 Tener conocimiento bsico de programacin en VHDL.

9. CONCLUSIONES

La gran ventaja de trabajar con IP-Cores es que reduce considerablemente el tiempo al diseador a la hora de realizar proyectos de gran envergadura En un FPGA se puede incluir la funcionalidad de varios circuitos integrados. Esta funcionalidad puede ser desarrollada por el mismo equipo de trabajo o adquirida a travs de un tercero. Debido a que estas funcionalidades son como componentes electrnicos, pero sin su parte fsica, se los suele llamar componentes virtuales o Propiedad Intelectual IP. Al crear un nuevo ncleo CORE Generator, los archivos principales se colocan en un subdirectorio del directorio principal del proyecto denominado ipcore_dir; con estos archivos podemos compilar correctamente el diseo durante la sntesis y la aplicacin. El estudio de los mdulos de propiedad intelectual en varios tipos de procesadores para FPGA nos muestra que los mdulos IP se diferencian entre dispositivos de diferentes familias, es decir que las FPGA que pertenecen a la Spartan 3E comparten la mayora de mdulos IP en sus distintas procesadores con muy pocas diferencias, mientras que comparados con la familia Virtex existen muchas diferencias en los mdulos IP.

10. RECOMENDACIONES

Se recomienda agregar el archivo de origen vho al proyecto para ser compilado correctamente en el diseo durante la sntesis y aplicacin. Se recomienda investigar todos los mdulos IP que tiene la FPGA que se tiene a disposicin, sabiendo lo que se puede hacer, y lo que esta echo, logrando as realizar cualquier aplicacin o investigacin con mayor facilidad. Se recomienda determinar la direccin del cristal oscilador para aplicaciones sncronas, mas no tratar de generar un oscilador.

11. APLICACIONES

Gracias a la variedad de mdulos IP que existen para la familia de las SPARTAN 3E podemos crear un sinnmero de aplicaciones, ya que estos mdulos nos permiten acortar el tiempo de elaboracin de un proyecto largo, gracias a que son herramientas que ya estn programadas, solo es necesario implementarlas; algunos de esas aplicaciones son para realizar el prototipado para sistemas Embebidos en FPGA, el diseo de sistemas empotrados sobre FPGA, el diseo de hardware y software de System on chip empleando tecnologa XILINXS EDK, entre otras aplicaciones.

12. CRONOGRAMA

Ilustracin 12. Cronograma de ActividadesBIBLIOGRAFA

Alonso, A. B. (02 de 2010). Recuperado el 13 de 06 de 2014, de http://deeea.urv.cat/public/PROPOSTES/pub/pdf/1453pub.pdfBermudez, R. (s.f.). Obtenido de https://docs.google.com/viewer?a=v&pid=sites&srcid=ZGVmYXVsdGRvbWFpbnxtaWtyb2VsZWN0cm9uaWNhfGd4OjMxNWQwMTE3ZDJkZjg2MwDias, M. J. (s.f.). Obtenido de file:///C:/Users/AaNnDdRrEeSs/Downloads/DisenoMicro6-Modulos2013.pdfInstituto de Microelectronica de Sevilla. (s.f.). Desarrollo de Modulos IP. Obtenido de file:///C:/Users/AaNnDdRrEeSs/Downloads/Desarrollo%20de%20m%C3%B3dulos.pdfISE. (s.f.). Recuperado el 14 de 06 de 2014, de http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ise_c_using_coregen_ip.htmXILINX. (s.f.). Recuperado el 14 de junio de 2014, de http://www.xilinx.com/products/intellectual-property/index.htmXILINX. (s.f.). Recuperado el 14 de 06 de 2014, de http://www.xilinx.com/support/index.html/content/xilinx/en/supportNav/ip_documentation.html

13. ANEXOS 13.1. Manual de usuario MANUAL DE USUARIO1. Crear un nuevo proyecto

Ilustracin 13. Crear un nuevo proyecto

2. Escogemos la configuracin de nuestra FPGA

Ilustracin 14. Configuracin de la FPGA

Ilustracin 15. Crear una nueva Fuente3. Nos aparecer la siguiente ventana y seleccionamos la opcin IP core y le damos un nombre a nuestro proyecto.

Ilustracin 16. Configuracin de la Fuente IP4. Escogemos el IP core que queremos usar y damos clic en Aceptar

Ilustracin 17. Seleccin de la IP a implementar5. En la ventana de Configuracin de la IP escogida, establecemos los parmetros que necesitemos para nuestra aplicacin

Ilustracin 18. Configuracin de la IP6. Esperamos a que se generen la IP y al crearse el software principal generador produce una combinacin de varios archivos y los coloca en el directorio especificado para su uso en su proyecto ISE.

7. Luego creamos un nuevo modelo VHDL

Ilustracin 19. Creamos una Fuente VHDL

8. Configuramos la interface para que se comunique con la IP.

Ilustracin 20. Configuracion de la Interfaz9. Abrimos el archivo .vho que se genera en la ipcore_dir y se copia la declaracin del componente y la instanciacin.

Ilustracin 21. Arquitectura del Encabezado en VHDL

Ilustracin 22. Instanciacin

10. Luego se realiza la sntesis y simulacin del proyecto.

Ilustracin 23. Simulacin en VHDL

Ilustracin 24. Diagrama de Bloques

11. Se asignan las direcciones de la FPGA tanto de las entradas, salidas y la seal de reloj.

Ilustracin 25. Asignacin de Direcciones a las Variables12. Se graba el proyecto en la FPGA.

Ilustracin 26. Grabar el Proyecto en la FPGA Pruebas de la AplicacinPara probar el funcionamiento de sumador, se procede a usar los switch que estn integrados en la FPGA, a continuacin se puede ver los switch a usar como entradas y los leds a usar como salidas.

Ilustracin 27. Variables de Entrada y Salida en la FPGAA continuacin se probar las diferentes posibilidades de datos para comprobar el buen funcionamiento de la aplicacin

Ilustracin 28. Comprobacin de la Aplicacin

13.2. Resultados del Programa Antiplagio

13.3. Hojas Tcnicas

32