Instituto Nacional de Astrofísica, Optica y Electrónica. · Figura 2.4: Diagrama esquemático del...

©INAOE 2008 Derechos Reservados

El autor otorga al INAOE el permiso de reproducir y distribuir copias de esta tesis en su totalidad o en partes.

Instituto Nacional de Astrofísica,

Optica y Electrónica.

Modelado y Simulación del MOSFET de Umbral Dinámico

(DTMOS)

por

Abimael Jiménez Pérez M.C., INAOE

Tesis sometida como requisito parcial para obtener el grado de

DOCTOR EN CIENCIAS EN LA ESPECIALIDAD DE ELECTRÓNICA

Febrero, 2008 Tonantzintla, Puebla

Supervisada por:

Dr. F. Javier De la Hidalga Wade Investigador Titular del INAOE

i

Resumen

Con la creciente demanda de aplicaciones portátiles, el consumo de potencia

se ha convertido en uno de los factores más críticos e importantes en el desarrollo de

circuitos integrados.

El MOSFET de umbral dinámico o Dynamic Threshold MOSFET (DTMOS)

es uno de los dispositivos propuestos para aplicaciones digitales de ultrabaja potencia.

Sin embargo, no existe un modelo válido que represente las características eléctricas

del DTMOS, para realizar simulaciones confiables de sistemas VLSI con DTMOS.

El DTMOS opera con la unión fuente-cuerpo polarizada directamente. En este

trabajo se analiza el efecto de la polarización directa en los principales parámetros del

MOSFET, así como la validez del modelo convencional del MOSFET bajo

polarización directa. Se realiza un estudio detallado del modelo convencional del

MOSFET, haciendo énfasis en la correcta representación del comportamiento

eléctrico del DTMOS.

Algunos de los principales resultados de este trabajo se obtuvieron a partir de

un análisis físico del efecto de la polarización directa de la unión fuente-cuerpo, los

resultados de dicho análisis se compararon con datos experimentales (de una

tecnología bulk de 10 µm de INAOE) y simulaciones PISCES de dispositivos de

canal largo con la unión fuente-cuerpo polarizada directamente.

Considerando que el DTMOS presenta mejores características al implementarse

en una tecnología parcialmente agotada – silicio sobre aislante o Partially Depleted-

Silicon On Insulator (PD-SOI), se realizaron simulaciones PISCES (basadas en una

tecnología PD-SOI de 0.2 μm) de dispositivos de canal largo y canal corto con la

unión fuente-cuerpo polarizada directamente. Los resultados se compararon con

ii

evaluaciones del modelo BSIMSOI4 y simulaciones en HSPICE con la finalidad de

analizar la validez del modelo BSIMSOI4 para cuando el cuerpo está polarizado

directamente.

Finalmente, se analizan las diferencias entre simulaciones PISCES y el

modelo BSIMSOI4 de los principales parámetros del MOSFET. Bajo polarización

directa se utiliza una mejor definición del potencial superficial para eliminar las

diferencias entre PISCES y el modelo BSIMSOI4, presentadas en los dispositivos de

canal corto.

Los resultados de este trabajo se pueden utilizar como base para el correcto

modelado del DTMOS.

iii

Agradecimientos

Este trabajo fue realizado gracias al apoyo económico del Consejo Nacional

de Ciencia y Tecnología (CONACyT), a través de la beca número 143928 y el

proyecto de investigación 39886-Y.

Mi más sincero agradecimiento y respeto a los siguientes investigadores:

Dr. F. Javier De la Hidalga Wade por el tiempo, conocimiento y aportaciones

que me ofreció durante la realización de este trabajo de investigación y en las

revisiones del presente documento.

Dr. Reydezel Torres Torres por sus aportaciones acerca de tecnologías

submicrométricas, técnicas de extracción de parámetros y comentarios durante la

revisión de este documento de tesis.

Dr. Pedro Rosales Quintero por sus aportaciones en la simulación de

dispositivos.

Dr. Mónico Linares Aranda, Dr. Esteban Tlelo Cuautle, Dr. Wilfrido Calleja

Arriaga y Dr. Volodymyr Grimalsky por sus valiosos comentarios durante la revisión

de este documento de tesis.

v

Prefacio

Este trabajo tiene como finalidad dar una visión ordenada del efecto la

polarización directa de la unión fuente-cuerpo del MOSFET. El DTMOS como una

de las mejores propuestas para aplicaciones de muy baja potencia, opera con la unión

fuente-cuerpo polarizada directamente.

Los diferentes capítulos han sido desarrollados partiendo del estado del arte

del DTMOS y la física del MOSFET bajo polarización directa hacia la discusión del

problema fundamental, el correcto modelado del DTMOS.

Se presenta un análisis físico del efecto de la polarización directa en el modelo

convencional del MOSFET. Se utilizaron datos experimentales de MOSFETs de

canal largo de una tecnología de 10 µm de INAOE, los cuales se compararon con

simulaciones PISCES y evaluaciones del modelo convencional del MOSFET.

Considerando que la mejor opción para la implementación del DTMOS es la

tecnología PD-SOI, se presenta un análisis del modelo BSIMSOI4 bajo polarización

directa con la finalidad de determinar su validez para el caso del DTMOS. En esta

parte sólo se utilizaron datos de simulaciones PISCES, basadas en una tecnología PD-

SOI de 0.2 µm estándar. Los resultados de las simulaciones PISCES se compararon

con evaluaciones del modelo BSIMSOI4.

Después de plantear los principales efectos de la polarización directa de la

unión fuente-cuerpo en los principales parámetros del MOSFET, se presenta una

discusión de los efectos encontrados en tecnologías de canal largo y canal corto.

Finalmente, se exponen los aspectos más importantes para un correcto modelado del

DTMOS.

vii

Contenido

RESUMEN .................................................................................................................... i

AGRADECIMIENTOS ............................................................................................. iii

LISTA DE FIGURAS ................................................................................................ xi

LISTA DE TABLAS ............................................................................................... xvii

LISTA DE PUBLICACIONES ............................................................................... xix

LISTA DE ACRÓNIMOS ....................................................................................... xxi

LISTA DE SÍMBOLOS ......................................................................................... xxiii

1 INTRODUCCIÓN GENERAL ...................................................................... 1

1.1 CONSUMO DE POTENCIA EN UN CIRCUITO CMOS ............................................... 1

1.2 POLARIZACIÓN DE CUERPO ................................................................................. 3

1.3 DISEÑO DE MÚLTIPLE UMBRAL ........................................................................... 4

1.3.1 Técnica de Multiple Voltaje de Umbral ....................................................... 4

1.3.2 Técnica de Voltaje de Umbral Dual............................................................. 5

1.3.3 Técnica de Voltaje de Umbral Variable....................................................... 5

1.3.4 Dispositivo Dynamic Threshold MOSFET (DTMOS) ................................. 6

1.3.5 Dispositivo Double Gate Dynamic Threshold SOI MOSFET ...................... 6

1.4 DISEÑO CON MÚLTIPLES VOLTAJES DE ALIMENTACIÓN ...................................... 7

1.5 MOSFET DE UMBRAL DINÁMICO (DTMOS) ..................................................... 8

1.6 VARIACIONES Y PRINCIPALES APLICACIONES DEL DTMOS ............................. 10

1.7 SUSTRATO SEMICONDUCTOR SOBRE AISLANTE ................................................. 18

1.8 TECNOLOGÍA SILICIO SOBRE AISLANTE ............................................................. 19

1.8.1 Obleas unidas y grabadas SOI ................................................................ 19

viii

1.8.2 Obleas ELTRAN ...................................................................................... 20

1.8.3 Obleas SIMOX ........................................................................................ 20

1.9 TECNOLOGÍA SOI EN EL DTMOS .................................................................... 21

1.10 DESCRIPCIÓN DEL PROBLEMA ........................................................................... 23

1.11 OBJETIVO ......................................................................................................... 24

1.12 ORGANIZACIÓN DE LOS CAPÍTULOS ................................................................. 24

REFERENCIAS ........................................................................................................... 26

2 MODELADO DEL DTMOS ........................................................................ 33

2.1 INTRODUCCIÓN................................................................................................. 33

2.2 ANTECEDENTES DEL MODELADO DEL DTMOS ................................................ 33

2.3 EFECTO DE LA POLARIZACIÓN DIRECTA EN MOSFETS PARA UNA

TECNOLOGÍA DE 10 μM (INAOE). .................................................................... 41

2.3.1 Voltaje de umbral (VTH) .......................................................................... 42

2.3.2 Campo Eléctrico y Movilidad ................................................................. 44

2.3.3 Carga móvil en el DTMOS ...................................................................... 47

2.3.4 Ancho de la región de empobrecimiento y potencial superficial ............ 56

2.4 CONCLUSIONES ................................................................................................ 58

REFERENCIAS ........................................................................................................... 60

3 APLICACIÓN DEL MODELO BSIMSOI4 EN EL DTMOS .................. 63

3.1 INTRODUCCIÓN................................................................................................. 63

3.2 MODELO BSIMSOI4 BAJO POLARIZACIÓN DIRECTA ........................................ 63

3.3 CÁLCULO DEL POTENCIAL EN EL CUERPO ......................................................... 64

3.4 PARÁMETROS BSIMSOI4 QUE TENDRÍAN QUE CAMBIAR DE VALOR EN

POLARIZACIÓN DIRECTA ................................................................................... 66

3.5 EFECTO DE LA POLARIZACIÓN DIRECTA EN MOSFETS DE TECNOLOGÍA PD-

SOI DE 0.2 μM .................................................................................................. 70

3.5.1 Voltaje de umbral .................................................................................... 73

3.5.2 Campo Eléctrico ..................................................................................... 78

3.5.3 Movilidad ................................................................................................ 79

ix

3.5.4 Corriente de sustrato .............................................................................. 80

3.6 CONCLUSIONES ................................................................................................ 83

REFERENCIAS ........................................................................................................... 85

4 HACIA UN MODELO SPICE VÁLIDO PARA EL DTMOS .................. 87

4.1 INTRODUCCIÓN................................................................................................. 87

4.2 DEFINICIÓN CORRECTA DE ϕS EN EL MODELO PARA LOS EFECTOS DE CANAL

CORTO .............................................................................................................. 87

4.2.1 Modelo válido para y0 bajo polarización directa ................................... 95

4.3 CORRECTO MODELADO DE EEFF BAJO POLARIZACIÓN DIRECTA ......................... 98

4.4 CORRECTO MODELADO DE µEFF BAJO POLARIZACIÓN DIRECTA ........................ 101

4.5 CORRECTO MODELADO DE ISUB BAJO POLARIZACIÓN DIRECTA ....................... 104

4.6 CONCLUSIONES .............................................................................................. 106

REFERENCIAS ......................................................................................................... 107

5 CONCLUSIONES GENERALES ............................................................. 109

5.1 CONCLUSIONES .............................................................................................. 109

5.2 TRABAJO FUTURO .......................................................................................... 113

xi

Lista de Figuras

Figura 1.1: Diagrama esquemático de un PD-SOI. ..................................................... 4

Figura 1.2: Diagrama esquemático de un PD-SOI DTMOS (compuerta y cuerpo

cortocircuitados). ..................................................................................... 8

Figura 1.3: Sección transversal de un DTMOS fabricado con tecnología bulk

convencional (B-DTMOS) [14]. .............................................................. 9

Figura 1.4: Sección transversal del transistor PNP lateral de compuerta controlada

(GC-LPNP) [18]. ................................................................................... 10

Figura 1.5: Estructura del DTMOS de doble compuerta (DGDT) fabricado con

tecnología SOI [19]. ............................................................................... 11

Figura 1.6: Sección transversal de un npn DGCHT [21]. .......................................... 12

Figura 1.7: Sección transversal del LCSED-DTMOS [22]. ...................................... 13

Figura 1.8: Sección transversal del EIB-DTMOS. (a) EIB-DTMOS en inversión.

(b) EIB-DTMOS en acumulación [23]. ................................................. 14

Figura 1.9: (a) Diagrama esquemático del Transistor CBT. El cuerpo del

transistor primario es activado por un transistor secundario. (b)

Circuito equivalente del Transistor CBT de canal-n [24]. ..................... 14

Figura 1.10: (a) Diagrama esquemático del DTMOS con implantación de Indio en

el canal [33]. .......................................................................................... 15

Figura 1.11: (a) Diagrama esquemático de un HDTMOS canal p con una capa

SiGe en el canal [38]. ............................................................................. 16

Figura 1.12: (a) DTMOS canal-n con una barrera Schottky de Co en el contacto

de sustrato (b) Circuito equivalente [44]. .............................................. 17

Figura 1.13: Diagrama esquemático de una oblea SOI ............................................. 19

Figura 1.14: Proceso de fabricación de una oblea SIMOX ....................................... 21

xii

Figura 2.1: (a) Diagrama esquemático de un DTMOS y el BJT intrínseco al

MOSFET. (b) Posible circuito equivalente para poder simular el

DTMOS en SPICE. .................................................................................. 35

Figura 2.2: (a) SOI MOSFET con compuerta tipo T utilizado para modelar el

contacto al cuerpo. (b) Circuito equivalente utilizado en BSIMPD. ........ 35

Figura 2.3: Estructura PD-SOI DTMOS utilizada para el desarrollo del modelo

propuesto en [18]. ..................................................................................... 38

Figura 2.4: Diagrama esquemático del PD-SOI DTMOS utilizado en [20]. ............. 39

Figura 2.5: Dispositivo MOSFET de canal largo simulado en PISCES basado en

unos de los dispositivos caracterizados del proceso de INAOE. ............. 41

Figura 2.6: Corriente de drenaje en función de la polarización directa, VBS. Se

realizó un barrido de VBS de 0 a 0.6 V, en pasos de 0.2 V. ...................... 42

Figura 2.7: VTH experimental, simulado (PISCES) y VTH modelo convencional en

función de la polarización directa, VBS ..................................................... 44

Figura 2.8: a) Campo eléctrico en función de VGS simulado en PISCES y el

evaluado con la ecuación (2.12) del modelo BSIM. b) Movilidad

efectiva en función de VGS, ecuación (2.13) del modelo BSIM evaluada

con el campo eléctrico del modelo BSIM. ............................................... 46

Figura 2.9: Evaluación del modelo Moohammadi (2.17) y el convencional (2.18)

para la UFC, los resultados se comparan con simulaciones PISCES. ..... 50

Figura 2.10: Densidad de electrones en la RE de la UFC del MOSFET simulado

en la figura 2.6, NA=2x1016 cm-3, ND=1x1020 cm-3. .................................. 51

Figura 2.11: Estructura del MOSFET de canal largo simulada en PISCES, con los

cortes realizados para el análisis del efecto de la polarización directa. ... 52

Figura 2.12: Campo eléctrico longitudinal y transversal en función de la distancia

desde la fuente en la superficie del transistor (corte 1 de la figura 2.11),

para diferentes valores de VBS en directa. ................................................. 53

Figura 2.13: Carga móvil inyectada por la unión canal-cuerpo y campo eléctrico

transversal, para varios valores de VBS en directa en la región de

xiii

empobrecimiento debajo del canal y en función de la profundidad del

canal (corte 3 de la figura 2.11)................................................................ 54

Figura 2.14: Carga móvil inyectada (electrones y huecos) por la unión canal-

cuerpo en función de VBS en la región de empobrecimiento debajo del

canal. ........................................................................................................ 55

Figura 2.15: Curvas de transferencia y VTH en función de VBS para un MOSFET

canal-n con Leff=0.18 µm simuladas con PISCES. Se realizó un barrido

de VBS de 0 a 0.7 V en pasos de 0.1 V. ..................................................... 56

Figura 2.16: Potencial superficial ϕS, calculado por PISCES, y el doblamiento

total de bandas convencional 2φF-VBS, en función de la polarización

directa VBS. ................................................................................................ 57

Figura 2.17: xp debajo del canal en función de la polarización directa, VBS, usando

el modelo convencional, modelo modificado, y xp obtenido de las

simulaciones PISCES. .............................................................................. 58

Figura 3.1: Diagrama esquemático de un PD-SOI MOSFET típico.......................... 64

Figura 3.2: Corriente de drenaje en función de la polarización inversa, VBS. Se

realizó un barrido de VBS de 0 a -1.2 V, en pasos de 0.3 V. ..................... 72

Figura 3.3: Corriente de drenaje en función de la polarización directa, VBS. Se

realizó un barrido de VBS de 0 a 0.8 V, en pasos de 0.2 V. ...................... 72

Figura 3.4: Voltaje de umbral BSIMSOI4 y PISCES en función de la polarización

inversa del cuerpo, para PD-SOI MOSFETs con longitudes de canal de

0.2, 0.4 y 10 μm. ...................................................................................... 74


directa del cuerpo, para un PD-SOI MOSFET con longitud de canal de

10μm. ....................................................................................................... 74


directa del cuerpo, para PD-SOI MOSFETs con longitudes de canal de

0.2 y 0.4μm. ............................................................................................. 75

xiv

Figura 3.7: Distribución del potencial superficial en el canal simulado en PISCES

en función de la distancia a partir de la fuente, para un PD-SOI

MOSFET con longitud de canal de 0.2 μm.............................................. 77

Figura 3.8: a) Campo eléctrico en función de VGS simulado en PISCES y el

evaluado con la ecuación (2.12) del modelo BSIMSOI4. ........................ 78

Figura 3.9: Movilidad simulada en PISCES y evaluada con el modelo de

movilidad BSIMSOI4 en función de VGS y VBS. ...................................... 79

Figura 3.10: Corrientes consideradas en el modelo de la corriente de sustrato del

modelo BSIMSOI4. .................................................................................. 81

Figura 3.11: Corriente de drenaje y sustrato simuladas en PISCES en función de

la polarización directa. ............................................................................. 82

Figura 3.12: Corriente de sustrato simulada en PISCES y HSPICE en función de

la polarización directa VBS, VDS=1.5 V. .................................................... 82

Figura 3.13: Corriente de colector (característica de salida del BJT intrínseco) en

función de VDS, para VBS=0, 0.3, y 0.8 V. ................................................. 83

Figura 4.1: Diagrama esquemático de (a) caja Gaussiana utilizada en el análisis

cuasi-bidimensional, (b) condiciones de frontera para resolver la

ecuación (4.1). ............................................................................................ 88

Figura 4.2: Potencial superficial a lo largo del canal evaluado con (4.2) y

simulado en PISCES para diferentes longitudes de canal. ......................... 90

Figura 4.3: potencial superficial a lo largo del canal simulado en PISCES para un

PD-SOI MOSFET y un PD-SOI DTMOS con Leff=0.2 μm. ...................... 91

Figura 4.4: Ubicación de y0 en función de la polarización directa, obtenido de las

simulaciones PISCES para un PD-SOI MOSFET y un PD-SOI DTMOS

con Leff=0.2 μm. .......................................................................................... 94

Figura 4.5: VTH BSIMSOI4 y PISCES en función de la polarización directa, para

PD-SOI MOSFETs con Leff =0.2 y 0.4 μm. ................................................ 94

xv

Figura 4.6: Concentración superficial de electrones y potencial superficial en

función de la polarización directa, simulado en PISCES para un PD-SOI

MOSFET con Leff=0.2 µm. ......................................................................... 97

Figura 4.7: Campo eléctrico evaluado con (4.14) y el modelo BSIM, los

resultados se comparan con simulaciones PISCES, para un MOSFET de

tecnología bulk de canal largo. (a)Polarización inversa, VBS se barrió de

0 a -1 V en pasos de 0.2 V. (b) Polarización directa, VBS se barrió de 0 a

0.6 V en pasos de 0.2 V. ............................................................................. 99

Figura 4.8: Campo eléctrico evaluado con (4.14) y el modelo BSIM, los

resultados se comparan con simulaciones PISCES, para un MOSFET de

tecnología PD-SOI de 0.2µm. (a) Polarización inversa VBS se barrió de 0

a -1 V en pasos de 0.2 V. (b) Polarización directa VBS se barrió de 0 a

0.8 V en pasos de 0.2 V. ........................................................................... 100

Figura 4.9: Movilidad efectiva evaluada con (4.16), y movilidad efectiva

simulada en PISCES, para un MOSFET de tecnología bulk de canal

largo. (a) La polarización inversa se barrió de 0 a -1 V en pasos de 0.2 V

(b) La polarización directa se barrió de 0 a 0.6 V en pasos de 0.2 V. ...... 102

Figura 4.10: Movilidad efectiva evaluada con el modelo BSIMSOI4, y movilidad

efectiva simulada en PISCES, para un PD-SOI MOSFET de 0.2µm. (a)

La polarización inversa se barrió de 0 a -1 V en pasos de 0.2 V (b) La

polarización directa se barrió de 0 a 0.8 V en pasos de 0.2 V. ................. 103

xvii

Lista de Tablas

Tabla 3.1: Parámetros BSIMSOI4 para una tecnología de 0.2 µm ............................ 71

Tabla 3.2: Parámetros BSIMSOI4 obtenidos en el ajuste de la ecuación (3.5) con

el VTH extraído de PISCES, en polarización inversa, válido para todas

las longitudes de canal consideradas. ......................................................... 73


el VTH extraído de PISCES, en polarización directa. .................................. 76


la movilidad simulada en PISCES, en polarización directa. ...................... 80

xix

Lista de Publicaciones

[1] A. Jiménez P, F. J. De la Hidalga-W, L. Hernández-M, and P. Rosales-Q,

“Analysis of the BSIMSOI Threshold Voltage Model for Short Channel PD-

SOI DTMOS,” 2007 International Semiconductor Device Research

Symposium (ISDRS). December 2007.

[2] A. Jimenez and F.J. De la Hidalga-W, “SPICE Threshold Voltage and Short

Channel Effect Models Analysis for a PD-SOI DTMOS”, 4th International

Conference on Electrical and Electronics Engineering (ICEEE) 2007, Mexico

City, 5-7 September 2007.

[3] A. Jimenez and F.J. De la Hidalga-W, “Substrate Current in Partially

Depleted SOI DTMOS”, 2nd International Conference on Electronic Design

(ICED) 2006, Veracruz, Mexico, 3 pages, 21-23 November 2006.

[4] A. Jimenez and F.J. De la Hidalga-W, “Forward Bias Analysis of the

BSIMSOI Threshold Voltage Model for a Partially Depleted – Dynamic

Threshold MOSFET (PD-DTMOS)”, 2nd International Conference on

Electronic Design (ICED) 2006, Veracruz, Mexico, 4 pages, 21-23 November

2006.

[5] A. Jimenez and F.J. De la Hidalga-W, “Forward Bias Analysis of Short

Channel Effects in the VTH Model for a Partially Depleted – Dynamic

xx

Threshold MOSFET (PD-DTMOS)”, XXVI Congreso Nacional de la

Sociedad Mexicana de Ciencia y Tecnología de Superficies y Materiales

(SMCTSM), Puebla, Mexico, 2006.

[6] A. Jiménez P., J-Hidalga W. and M. J. Deen, “Modeling of the Dynamic

Threshold MOSFET”, IEE Proc.-Circuits, Devices and Systems, vol. 152, pp.

502-508, 2005.

[7] Jiménez-P, F.J. De la Hidalga-W, “Forward Bias Effect on both the Surface

Potential and the Mobile Charge”, XXV Congreso Nacional de la Sociedad

Mexicana de Ciencia y Tecnología de Superficies y Materiales (SMCTSM)

Zacatecas, México, 2005.

[8] Jiménez-P, F.J. De la Hidalga-W, “Efecto de la Polarización Directa en

Parámetros Importantes del MOSFET”, Sexto Encuentro de Investigación

INAOE, Octubre 2005.

[9] Jiménez-P, F.J. De la Hidalga-W, “Modelado del MOSFET de Umbral

Dinámico”, Quinto Encuentro de Investigación INAOE, Noviembre 2004.

[10] A. Jimenez, F.J. De la Hidalga-W and M.J. Deen, “Modeling of the Dynamic

Threshold MOSFET”, IEEE/SPIE International Conference on Computers

and Devices for Communications (CODEC) 2004, Calcutta, India, 6 pages, 1-

3 January 2004.

xxi

Lista de Acrónimos

2D 2 Dimentions

B-DTMOS Bulk-Dynamic Threshold MOSFET

BESOI Bonded and Etched-Back Silicon-On-Insulator

BJT Bipolar Junction Transistor

BSIM Berkeley Short-Channel IGFET Model

BSIMSOI Berkeley Short-Channel IGFET Model Silicon On

Insulator

CBT Coupled Body Transistor

CI Circuito Integrado

CMOS Complementary MOSFET

CS Charge Sharing

DC Direct Current

DGCHT Drive-in Gate Controlled Hybrid Transistor

DGDT Double Gate Dynamic Threshold

DIBL Drain Induced Barrier Lowering

DTMOS Dynamic Threshold MOSFET

EIB-DTMOS Electrically Induced Body-Dynamic Threshol MOSFET

ELTRAN Epitaxial Layer TRANsfer

xxii

FD-SOI Fully Depleted-Silicon On Insulator

FIBL Fringing Induced Barrier-Lowering

GC-LPNP Gate-Controlled Lateral PNP

GIDL Gate Induced Drain Leakage

HDTMOS Heteroestructure Dynamic Threshold MOSFET

LCSED-DTMOS Low Capacitance Sidewall Elevated Drain-Dynamic

Threshold MOSFET

MTMOS Multi Threshold-MOSFET

PD-SOI Partially Depleted-Silicon On Insulator

SIMOX Separation by IMplanted OXygen

SOI Silicon On Insulator

SOS Silicon On Saphire

UDC Unión Drenaje Cuerpo

UFC Unión Fuente Cuerpo

VLSI Very Large Scale Integration

VTMOS Variable Threshold MOSFET

xxiii

Lista de Símbolos

Símbolo Descripción Unidad

α Factor de probabilidad -

CL Capacitancia de carga F

Cox Capacitancia del óxido F

Dn Constante de difusión para electrones cm2/s

Dp Constante de difusión para huecos cm2/s

εS Permitividad del Si F/cm

E⊥ Campo eléctrico transversal V/cm

Eeff Campo eléctrico efectivo V/cm

EF Nivel de Fermi eV

El Campo eléctrico longitudinal V/cm

Emax Campo eléctrico máximo V/cm

E0 Campo eléctrico crítico V/cm

f Frecuencia Hz

φF Potencial de Fermi V

φn Cuasi-nivel de Fermi para electrones eV

φp Cuasi-nivel de Fermi para huecos eV

φS Potencial superficial en inversión fuerte V

xxiv

φt Voltaje térmico V

γ Parámetro de efecto de cuerpo V1/2

IC Corriente de colector A

ICC Corriente de corto circuito A

ID Corriente de drenaje A

IE Corriente de ruta directa desde VDD a tierra A

IF Corriente de fuga A

Igb Corriente a través de óxido A

Igidl Corriente gate induced drain leakage A

Iii Corriente de ionización por impacto A

Irec Corriente de recombinación A

ISSJ Corriente de difusión de la unión fuente-cuerpo A

ISUB Corriente de sustrato A

ϕS Potencial superficial V

ϕSmin Potencial superficial mínimo V

Leff Longitud efectiva m

lt Longitud característica m

μ0 Movilidad de campo eléctrico bajo cm2/(V-s)

μeff Movilidad efectiva cm2/(V-s)

NA Concentración de aceptores cm-3

ND Concentración de donadores cm-3

xxv

ns Densidad superficial de electrones cm-3

Ptotal Disipación total de potencia Watts

q Carga del electrón C

QB Densidad de carga iónica C/cm2

Qn Densidad de electrones en el canal C/cm2

Tbox Espesor de la capa de óxido enterrada m

Tox Espesor del óxido de compuerta m

Tsi Espesor de la capa SOI m

Vbi Potencial autoconstruido V

VBS Voltaje cuerpo-fuente V

VDD Voltaje de alimentación V

VDS Voltaje drenaje-fuente V

VFB Voltaje de banda plana V

VGS Voltaje compuerta-fuente V

vsat Velocidad de saturación m/s

VTH Voltaje de umbral V

Weff Ancho efectivo m

xp Ancho de la región de empobrecimiento m

Capítulo 1

1 Introducción General

1.1 Consumo de potencia en un circuito CMOS

La demanda de circuitos digitales con alto desempeño y bajo consumo de

potencia se ha incrementado. Como ejemplos se pueden citar los equipos electrónicos

utilizados en comunicaciones inalámbricas y las computadoras portátiles, que son

aplicaciones que han ganado popularidad en años recientes. La portabilidad de estos

nuevos sistemas digitales limita el tamaño y peso de la batería, que primordialmente

es lo que determina su funcionalidad y economía. De esta manera la reducción en el

consumo de potencia se ha convertido en un aspecto fundamental para el diseño de

circuitos y sistemas VLSI.

En un circuito CMOS, la disipación total de potencia incluye la componente

dinámica y estática y está definida por [1]:

DDFDDEDDCCDDLtotal VIVIVIfVCP +++= 2α (1.1)

donde α es un factor de probabilida de que un nodo cambie de estado lógico, CL es la

capacitancia total de carga, VDD es el voltaje de alimentación y f es la frecuencia

promedio de operación de la compuerta. Los primeros dos términos de la ecuación

(1.1) representan la componente de potencia dinámica, siendo el primer término la

componente principal (de un 60% a un 70% de la potencia total), y representa la

potencia de conmutación debido a la carga y descarga de CL. El segundo término es la

potencia generada por la corriente de corto circuito (ICC) en los pequeños tiempos

Capítulo 1 Introducción general

2

(t≠0) de conmutación de las señales de entrada. Los últimos dos términos de la

ecuación conforman la componente de potencia estática. El tercer término representa

la potencia que se genera por corrientes que fluyen a través de rutas directas desde la

fuente de alimentación hacia tierra (IE), pero esta vez durante el estado estacionario.

El último término de la ecuación (1.1) representa la potencia debido a las corrientes

de fuga (IF), por lo que depende principalmente de la tecnología utilizada en la

fabricación.

La potencia estática de un circuito CMOS está determinada principalmente

por las corrientes de fuga de cada transistor. Las fuentes de corriente de fuga para

circuitos CMOS estáticos son:

• Uniones p-n polarizadas inversamente

• Corriente de subumbral

• Fuga en el drenaje inducida por la compuerta

• Estrangulamiento del canal

• Tuneleo a través del óxido

El tuneleo a través del óxido, estrangulamiento del canal y fuga en el drenaje

inducida por la compuerta son causados por el alto campo eléctrico transversal. En

circuitos CMOS recientes, domina la componente de corriente de fuga de subumbral

[2].

De la ecuación (1.1) se observa que la potencia dinámica es aproximadamente

proporcional al cuadrado de VDD y la potencia estática es proporcional a VDD. Reducir

VDD obviamente es la forma más efectiva de reducir el consumo de potencia. Sin

embargo, el escalamiento de VDD afecta desfavorablemente el desempeño del sistema.

El voltaje de umbral (VTH) es uno de los parámetros de proceso y eléctricos

más importantes. Puesto que la capacidad para el manejo de corriente se deteriora con

la reducción de VDD, el VTH también se tiene que escalar para satisfacer los


3

requerimientos de desempeño. Desafortunadamente, el escalamiento tecnológico de

VTH provoca un incremento exponencial de la corriente de fuga de subumbral.

Como se verá más adelante, la tecnología silicio sobre aislante o Silicon On

Insulator (SOI) cuenta con numerosas ventajas en comparación con la tecnología bulk

convencional, para su aplicación en dispositivos de bajo voltaje y baja potencia. En la

tecnología SOI cuando la capa de silicio es más gruesa que el ancho de la región de

empobrecimiento (xp) debajo de la compuerta, se obtiene el dispositivo SOI

parcialmente agotado o Partially Depleted SOI (PD-SOI), y si la capa de silicio es lo

suficientemente delgada para que el ancho de la región de empobrecimiento cubra

toda la capa de silicio se obtiene el dispositivo SOI completamente agotado o Fully

Depleted SOI (FD-SOI).

Entre los avances tecnológicos propuestos para reducir el consumo de

potencia, se pueden utilizar algunas técnicas de diseño de circuitos, tales como diseño

de múltiple umbral, diseño de múltiples fuentes de alimentación y control de

corrientes de fuga, para obtener un bajo consumo de potencia y buen desempeño.

1.2 Polarización de cuerpo

En los dispositivos PD-SOI se le denomina sustrato a la región de material

semiconductor que se localiza por debajo de la capa de óxido enterrado, y se le

denomina “cuerpo” a la región neutral que no es cubierta por las regiones de

empobrecimiento como se muestra en la figura 1.1. De aquí en adelante dicha región

neutral la definiremos como cuerpo, independientemente de si se trata de un

dispositivo convencional o un dispositivo PD-SOI.

El cuerpo del MOSFET puede ser polarizado en inversa con la finalidad de

incrementar el valor de VTH o en directa para reducir su valor, este fenómeno se

conoce como efecto de cuerpo. En el DTMOS y en algunas técnicas de bajo voltaje

que se verán a continuación la unión fuente-cuerpo se polariza directamente para

reducir el VTH.


4

Figura 1.1: Diagrama esquemático de un PD-SOI.

1.3 Diseño de múltiple umbral

Los circuitos CMOS con múltiples voltajes de umbral cuentan con

dispositivos de alto VTH y dispositivos con bajo VTH en el mismo circuito integrado

(CI), y se pueden utilizar para reducir el consumo de potencia estática [3]. Los

múltiples voltajes de umbral se pueden obtener por:

• Ajuste de VTH por implantación iónica

• Depósito de dos espesores de óxido diferentes

• Diferentes longitudes de canal

• Cambiando la polarización del cuerpo o polarizando una compuerta en la

parte posterior

En base a las tecnologías anteriores para obtener múltiples voltajes de umbral,

en la década de los 90’s se desarrollaron algunas técnicas de diseño y algunos

dispositivos, vigentes a la fecha, sin que la industria aún determine qué técnica será

utilizada en los próximos circuitos de bajo voltaje y baja potencia.

1.3.1 Técnica de Múltiple Voltaje de Umbral

La técnica de Múltiple Voltaje de Umbral o Multi-Threshold-Voltage

MOSFET (MTMOS) [4], fue propuesta utilizando dispositivos con alto VTH en serie


5

con dispositivos de bajo VTH. La técnica MTMOS se implementó en 1-V DSP CI para

aplicaciones de telefonía celular [5]. Sin embargo, la técnica MTMOS puede reducir

únicamente la potencia de fuga en estado estacionario y la cantidad de dispositivos

que se tienen que utilizar incrementa de manera importante el área total del circuito.

1.3.2 Técnica de Voltaje de Umbral Dual

En circuitos lógicos, un VTH alto se puede utilizar en algunos dispositivos de

trayectorias no críticas de tal manera que se reduzca la corriente de fuga, mientras que

el buen desempeño se puede mantener en las trayectorias críticas utilizando

dispositivos con un VTH bajo, [6]-[7]. De esta manera no se requiere de dispositivos

adicionales, como en la técnica MTMOS y se mantiene un buen desempeño y un bajo

consumo de potencia simultáneamente. Esta técnica dual de VTH es buena para la

reducción de la potencia de fuga durante el modo activo y estacionario.

Sin embargo, dependiendo de la complejidad de un circuito, no siempre es

posible asignar un alto VTH en las trayectorias no críticas a todos los dispositivos, y

por otro lado la trayectoria crítica puede cambiar durante la operación del circuito. Se

requieren algoritmos a nivel compuerta y nivel transistor para seleccionar y asignar el

VTH óptimo para el circuito con bajo VTH, de tal manera que se obtenga el menor

consumo de potencia sin afectar el buen desempeño del circuito.

1.3.3 Técnica de Voltaje de Umbral Variable

La técnica de Voltaje de Umbral Variable o Variable Threshold MOSFET

(VTMOS) es una técnica de diseño con polarización del cuerpo (VBS) [8]. Se utiliza

un circuito de polarización del sustrato para controlar el potencial en el cuerpo, y de

esta manera obtener diferentes voltajes de umbral. En estado activo, se aplica un

potencial muy pequeño (VBS≈0 V), mientras que en estado estacionario se aplica una

alta polarización inversa para incrementar el valor de VTH y reducir de manera

importante la corriente de fuga de subumbral. En estado activo, se puede polarizar


6

ligeramente el cuerpo en directa para incrementar la velocidad del circuito y reducir

los efectos de canal corto.

1.3.4 Dispositivo Dynamic Threshold MOSFET (DTMOS)

En el MOSFET de umbral dinámico o Dynamic Threshold MOSFET

(DTMOS) [9], VTH se altera dinámicamente para ajustar la operación del circuito. Con

un VTH alto en el estado estacionario se obtienen pequeñas corrientes de fuga de

subumbral, mientras que con un VTH pequeño se obtiene un mayor manejo de

corriente en el estado activo. El DTMOS se obtiene cortocircuitando la compuerta y

el cuerpo del MOSFET convencional. Este dispositivo opera con VDD≈0.6 V.

El DTMOS se puede implementar en tecnología bulk mediante algunas

modificaciones al proceso CMOS convencional para reducir las componentes

parásitas. Las mayores ventajas del DTMOS se pueden observar en la tecnología PD-

SOI debido a sus características inherentes de aislamiento. En [9] se pueden observar

las excelentes características en corriente directa para un inversor y el buen

desempeño de un oscilador de anillo utilizando circuitos basados en DTMOS.

1.3.5 Dispositivo Double Gate Dynamic Threshold SOI MOSFET

El MOSFET de umbral dinámico de doble compuerta o Double Gate

Dynamic Threshold SOI MOSFET (DGDT SOI MOSFET) [10], combina las

ventajas del DTMOS y del MOSFET de doble compuerta, sin la limitación de VDD

como sucede con el DTMOS.

El DGDT SOI MOSFET es un SOI MOSFET de doble compuerta asimétrico.

El óxido de la compuerta posterior es lo suficientemente grueso para que el VTH de

dicha compuerta sea mayor a VDD. Los potenciales superficiales de la compuerta

posterior y superior se encuentran bien acoplados, de tal manera, que VTH en la

compuerta superior cambia dinámicamente con el voltaje de la compuerta posterior.

Los resultados muestran que el DGDT SOI MOSFET presenta características de


7

subumbral casi ideales y menor consumo de potencia comparado con el Double Gate

SOI MOSFET simétrico.

La principal desventaja para la implementación de este dispositivo es la

complejidad en la fabricación para obtener de manera controlada una capa muy

delgada de silicio (≤50nm) en la compuerta superior, lo que incrementa de manera

importante el costo de fabricación.

1.4 Diseño con múltiples voltajes de alimentación

Esta técnica se propuso para el diseño de circuitos de bajo voltaje [11]-[12].

Un alto VDD se aplica a los dispositivos de trayectorias críticas, mientras que un VDD

menor se aplica en algunos dispositivos de trayectorias no críticas. En este método se

tienen dos etapas, una con alto VDD y otra con bajo VDD, donde la etapa con alto VDD

se coloca al frente de la etapa de bajo VDD para evitar una trayectoria directa de la

corriente de fuga. Esta técnica se puede combinar con la técnica dual threshold

MOSFET para reducir las componentes de potencia dinámica y estática [13].

Como se puede observar existen diferentes técnicas para reducir, tanto la

potencia dinámica, como la estática. Estas técnicas se pueden combinar para reducir

el consumo total de potencia en un circuito, sin afectar el buen desempeño del mismo.

La industria no se ha inclinado por alguna técnica en particular; sin embargo, la

mayoría ha cambiado su proceso de fabricación de la tecnología bulk convencional a

la tecnología SOI, por sus características de bajo consumo de potencia y buen

desempeño. Sin duda, el PD SOI DTMOS y el DGDT SOI MOS son los dispositivos

más importantes en la tecnología para aplicaciones de ultra baja potencia. Aunque el

DGDT SOI MOS ha presentado mejores características, su principal desventaja es el

costo excesivo de fabricación. El PD SOI DTMOS es una muy buena alternativa,

donde el proceso de fabricación es más sencillo y mucho más barato.


8

1.5 MOSFET de umbral dinámico (DTMOS)

En 1994 Assaderaghi y colaboradores [9] reportaron el primer MOSFET con

voltaje de umbral dinámico o DTMOS (Dynamic Threshold MOSFET). Este

dispositivo se propuso para operar a temperatura ambiente y con un voltaje de

alimentación VDD≈0.6 V, y fabricado con tecnología PD-SOI como se muestra en la

figura 1.2.

Figura 1.2: Diagrama esquemático de un PD-SOI DTMOS (compuerta y cuerpo cortocircuitados).

La característica más notable de esta estructura fue que la compuerta se

cortocircuitó con el cuerpo, permitiendo así la variación de la polarización del cuerpo

con el voltaje de entrada ( )DDV→0 . Con esta nueva configuración del MOSFET, se

obtuvo una disminución del voltaje de umbral (VTH) conforme el voltaje de entrada

aumentaba (cuando el dispositivo conmutaba al estado de encendido), y un aumento

de VTH cuando el voltaje de entrada disminuía (cuando el dispositivo conmutaba al

estado de apagado). De esta manera se logró que las características de sub-umbral no

se degradaran, como ocurre en el MOSFET convencional al escalar tecnológicamente

VTH.

Sin embargo, este dispositivo [9] presentó algunos problemas; uno de los más

severos fue el aumento considerable de la resistencia del cuerpo, que trajo consigo un

aumento en la constante de retardo RC, presente entre compuerta y cuerpo. La


9

velocidad en operación dinámica de un circuito es severamente restringida por este

valor de retardo.

Para solucionar este problema Kotaki y colaboradores [14], propusieron un

MOSFET con voltaje de umbral dinámico fabricado con tecnología bulk

convencional (B-DTMOS). Construido con un pozo profundo, que a su vez contiene

un pozo superficial o de poca profundidad aislado, el cual consta de una capa

enterrada de alta concentración en medio de dos capas de baja concentración, como

se muestra en la figura 1.3.

Figura 1.3: Sección transversal de un DTMOS fabricado con tecnología bulk convencional (B-DTMOS) [14].

En [14] se concluye que en una estructura SOI MOSFET, al decrecer la

concentración de impurezas en el canal con el fin de alcanzar un bajo VTH, se provoca

un indeseable aumento en la resistividad del cuerpo. Consecuentemente es difícil

alcanzar un bajo VTH y una baja resistividad de cuerpo simultáneamente. Es por eso

que en el B-DTMOS se utilizó esta estructura, con la cual no existe aumento en la

resistividad del cuerpo. Con el B-DTMOS el problema del alto valor de la constante

de retardo RC se resolvió, se obtuvo un tiempo de retardo de 83.6 pseg. operando a

0.6 V y 103.3 pseg. operando a 0.5 V. Sin embargo, el alto valor de la capacitancia de

unión estaba aún presente, con lo cual se degradada la operación a altas velocidades.


10

En el DTMOS, la compuerta y el cuerpo se cortocircuitan. Varias

configuraciones similares fueron propuestas antes del surgimiento del DTMOS [15]-

[17], pero todos los autores trataron de explotar la corriente extra producida por el

transistor bipolar lateral intrínseco al MOSFET; para que esto ocurriera se necesitaba

un VDD>0.6V. Es decir por otro lado se trataban de aprovechar las características del

transistor bipolar como un dispositivo de mayor transconductancia y buen desempeño

a altas frecuencias, junto con las características del transistor MOS, que puede operar

con pequeñas corrientes y con una impedancia de entrada alta y no al desarrollo del

DTMOS en sí.

1.6 Variaciones y principales aplicaciones del DTMOS

En 1997 Zhixin Yan y colaboradores [18], desarrollaron un nuevo dispositivo

llamado transistor lateral PNP controlado por compuerta ó GC-LPNP (Gate-

Controlled Lateral PNP) como se muestra en la figura 1.4. Es un dispositivo híbrido

en el cual la corriente total está compuesta por dos contribuciones en paralelo:

• La componente superficial del transistor PMOS

• La componente de cuerpo del transistor bipolar lateral PNP

Figura 1.4: Sección transversal del transistor PNP lateral de compuerta controlada (GC-LPNP) [18].


11

Este dispositivo tiene la característica de manejar una gran señal en DC

debido a las dos contribuciones de corriente. Aquí, al igual que en el DTMOS, la

unión fuente-cuerpo (UFC) se polariza directamente, para poder mantener tanto al

transistor bipolar como al transistor MOS encendidos al mismo tiempo. Pero a

diferencia del DTMOS, el voltaje de operación debe ser mayor al voltaje de

encendido de la UFC.

También en 1997 Liqiong Wei y colaboradores [19], desarrollaron el DTMOS

de doble compuerta ó DGDT (Double Gate DTMOS) que se mencionó en la sección

1.3, y el cual se fabricó con tecnología SOI de 0.5μm. Este dispositivo combinó las

ventajas del DTMOS y del FD SOI MOSFET (Fully Depleted SOI MOSFET) sin que

existiera alguna limitación en cuanto al voltaje de alimentación VDD. En la figura 1.5

se muestra la estructura del DGDT SOI MOSFET, con la cual se logró escalar el VTH

a 0.13 V. En este mismo año se siguieron reportando trabajos de DTMOS fabricados

con tecnología SOI mejorados [20].

Figura 1.5: Estructura del DTMOS de doble compuerta (DGDT) fabricado con tecnología SOI [19].

En 1998 Ru Huang y colaboradores [21], desarrollan una variante del

DTMOS llamada DGCHT (Drive-in Gate Controlled Hybrid Transistor) donde la

compuerta y el cuerpo son conectados a los extremos del dispositivo, como se puede

observar en la figura 1.6.


12

Este dispositivo se fabricó con tecnología SOI y opera con la UFC polarizada

directamente. La fuente, el drenaje y el cuerpo funcionan como el emisor, el colector

y la base del transistor bipolar simultáneamente. Como se puede ver no es más que

una variante del DTMOS. Las características en cuanto a desempeño que presenta

este dispositivo son muy similares a las del DTMOS ya mencionadas.

Aunque el DTMOS fabricado con tecnología bulk convencional (B-DTMOS)

resolvió el problema de retardo RC presentado por el DTMOS fabricado con

tecnología SOI, éste presentó grandes capacitancias de unión que degradaron la

operación a altas velocidades de las compuertas lógicas.

Figura 1.6: Sección transversal de un npn DGCHT [21].

También en 1998 H. Kotaki y colaboradores [22], presentaron una solución a

este problema, desarrollando un nuevo DTMOS llamado MOSFET con Voltaje de

Umbral Dinámico con Pared Elevada de Baja Capacitancia ó LCSED-DTMOS (Low

Capacitance Sidewall Elevated Drain Dynamic Threshold Voltaje MOSFET).

Fabricada con tecnología bulk convencional, esta estructura logró disminuir

considerablemente la capacitancia de unión.

Para el dispositivo LCSED-DTMOS lo que se hizo fue aplicar una estructura

para fuente y drenaje de pared elevada con un ancho de 2/3L (L=longitud del canal)


13

al B-DTMOS original, con el fin de reducir las capacitancias de unión, como se

muestra en la figura 1.7.

Figura 1.7: Sección transversal del LCSED-DTMOS [22].

Posteriormente Makoto Takamiya y colaboradores [23] desarrollaron un

DTMOS de Cuerpo Inducido Eléctricamente ó EIB-DTMOS (Electrically Induced

Body DTMOS). En la figura 1.8 se muestra la estructura del dispositivo, con la cual

se consigue un parámetro de efecto de cuerpo (γ) grande y un VTH pequeño al mismo

tiempo. En los trabajos anteriores sobre DTMOS se reportaban valores pequeños de

VTH y valores pequeños de γ debido a la disminución de NA (concentración en el

cuerpo), esto provocaba que no se aprovechara completamente el buen manejo de

corriente, característica inherente del DTMOS.

Como se puede observar en la figura 1.8, en la estructura del EIB-DTMOS se

induce eléctricamente cierta cantidad de carga en el cuerpo debido a la polarización

del cuerpo. Existen dos versiones de este dispositivo: modo de inversión (figura 1.8a)

y modo de acumulación (figura 1.8b). En el modo de inversión se induce una carga

(acumulación) en el cuerpo del transistor y en el modo de acumulación se induce una

carga (inversión) en el cuerpo del transistor. Todo esto con el fin de obtener un γ

grande y un VTH pequeño al mismo tiempo.


14

Figura 1.8: Sección transversal del EIB-DTMOS. (a) EIB-DTMOS en inversión. (b) EIB-DTMOS en acumulación [23].

En 1998 Masatada Horiuchi y colaboradores [24], proponen una estructura

llamada Transistor Acoplado en el Cuerpo o CBT (Coupled Body Transistor), la cual

consiste de dos transistores SOI MOSFET canal-n o dos transistores SOI MOSFET

canal-p. Uno funciona como primario y otro como secundario; el nodo BN (cuerpo)

se conecta al drenaje y a la fuente. La conexión con el drenaje es a través del

transistor secundario. Ambas compuertas de los transistores se cortocircuitan como se

muestra en la figura 1.9.

Figura 1.9: (a) Diagrama esquemático del Transistor CBT. El cuerpo del transistor primario es activado por un transistor secundario. (b) Circuito equivalente del Transistor CBT de canal-n [24].

La unión entre cuerpo y drenaje es lo que permite que el dispositivo funcione

como DTMOS ya que esto hace que el VTH sea dinámico. Ahora la conexión entre

cuerpo y fuente se realiza por medio de un resistor con el fin de controlar el potencial

del cuerpo por medio del transistor secundario, eliminando la inestabilidad de cuerpo

(a) (b)


15

flotante de los dispositivos SOI; esto se logra eliminando el exceso de carga en el

cuerpo, que a fin de cuentas es lo que provoca la inestabilidad. Esta configuración

produce un comportamiento similar al DTMOS, es decir, el VTH disminuye al

conmutar al estado de encendido e incrementa en sentido contrario.

En 1999 se reportaron trabajos sobre caracterización, aplicación en familias

lógicas digitales, y desempeño en altas y bajas frecuencias del DTMOS [25]-[31].

También se reportaron trabajos donde se sigue aprovechando en estas estructuras

(DTMOS) al transistor BJT intrínseco al MOSFET [32].

En 2000, Sun Jay Chang y colaboradores [33] reportaron un DTMOS

submicrométrico (80 nm) de tecnología bulk, usando implantación de Indio en el

canal, con el fin de obtener un γ grande y un VTH pequeño al mismo tiempo. En la

figura 1.10 se muestra los picos de la concentración de Indio en el canal que van

desde un dopado ligero en la superficie hasta un dopado alto en el sustrato. También

se reportaron algunos trabajos relacionados con el DTMOS, donde se analizan

cambios tecnológicos en cuanto a estructuras Poly-SiGe en la compuerta y la

inserción de un JFET para eliminar la inestabilidad del cuerpo en el DTMOS [34]-

[37].

Figura 1.10: (a) Diagrama esquemático del DTMOS con implantación de Indio en el canal [33].

En 2001 T. Takagi y colaboradores [38] reportaron un DTMOS de tecnología

bulk nuevamente, pero con una Heteroestructura de SiGe en el canal (HDTMOS).

Como se muestra en la figura 1.11 en este dispositivo se insertó una capa de 15 nm de


16

SiGe con la finalidad de reducir el VTH y al mismo tiempo obtener un γ grande a

través de un alto dopado de sustrato, sin afectar el VTH y mejorando la inmunidad a

los efectos de canal corto. El HDTMOS con un alto dopado de sustrato presenta dos

veces mayor transconductancia, 1.4 veces mayor corriente de saturación y mejor

inmunidad a los efectos de canal corto, con respecto a un DTMOS convencional con

menor concentración de dopado en el sustrato para alcanzar el mismo VTH que en el

HDTMOS.

Figura 1.11: (a) Diagrama esquemático de un HDTMOS canal p con una capa SiGe en el canal [38].

En ese mismo año se reportan algunos trabajos donde se proponen algunas

estructuras para eliminar completamente el efecto bipolar del DTMOS [39], se

realizaron estudios del DTMOS para altas frecuencias en tecnología bulk y SOI [40]-

[41], y se propuso la estructura de un sensor de imagen p-MOSFET, donde se

cortocircuita el pozo n con la compuerta, para obtener una alta ganancia de

fotodetector [42].

En 2003 Wenping Wang y colaboradores [43], reportaron el uso del DTMOS

para reducir el efecto de Fringing Induced Barrier-Lowing (FIBL) provocado por el

uso de dieléctricos de alta constante dieléctrica (k) en el MOSFET. Se comparó el

comportamiento del DTMOS con el MOSFET convencional, ambos con dieléctricos

de alta constante k y se concluyó que para el caso del DTMOS aparte de mejorar las

características ya conocidas (pendiente de sub-umbral, manejo de corriente etc.), se

p+-Poly Si Si02 (8nm)

SiGe channel (15nm) Si buffer (10nm)

Si cap (5nm)

(ND=2x1017cm-3, 5x1017cm-3, 1x1018cm-3)

S D

Ge: 0%, 10%, 20%, 30%


17

observó una reducción importante del efecto de FIBL con respecto al MOSFET

convencional.

En 2004, Tien Sheng Chao y colaboradores [44], proponen una estructura para

eliminar la limitante de VDD en el DTMOS (VDD≤0.7 V); a través de la estructura que

se muestra en la figura 1.12a.

Figura 1.12: (a) DTMOS canal-n con una barrera Schottky de Co en el contacto de sustrato (b) Circuito equivalente [44].

Posteriormente Bulusu Anand y colaboradores [45], presentan un trabajo

donde se discuten las consideraciones acerca del espesor de la capa de silicio en la

fabricación de dispositivos PD-SOI DTMOS. Se llega a la conclusión de que un

espesor de la capa de silicio aproximadamente igual al ancho de la región de

empobrecimiento de un dispositivo submicrométrico es la mejor opción para que la

constante RC presente en el DTMOS se reduzca de manera importante.

En este mismo año Guolian Chen y Ru Huang [46], presentan un trabajo

donde se analizan todos los puntos importantes para la fabricación del DTMOS en

escala nanométrica. Se concluye que para dispositivos con longitudes de canal por

debajo de 50 nm, el SOI-DTMOS presenta mucho mejores características en

comparación con el SOI-MOSFET, y se considera que el SOI-DTMOS se podría

escalar por debajo de los 10 nm; esta es otra gran ventaja para su uso en un futuro.

En el 2005 Ming-Shan Shieh y colaboradores [47], reportan la fabricación de

un DTMOS similar al propuesto en [38]; sin embargo, la heteroestructura ahora se


18

realiza con Carbón en lugar de Indio. Nuevamente el objetivo de esta estructura es

obtener al mismo tiempo un bajo VTH y un gran γ.

En este mismo año se realizó un estudio de la aplicación del DTMOS en la

región de sub-umbral, mejorando el comportamiento de los circuitos en esta región,

comparado con el MOSFET convencional [48].

Durante 2006 y parte del 2007 se reportaron trabajos sobre caracterización,

aplicación en familias lógicas digitales, aplicaciones en etapas de polarización de

circuitos analógicos y desempeño en altas y bajas frecuencias del DTMOS [49]-[53].

1.7 Sustrato semiconductor sobre aislante

Las primeras investigaciones de los sustratos de semiconductor sobre aislante

se remontan a los años 70’s. Al dopar el GaAs con Si se obtiene un material casi

aislante. Esto permitió la manufactura de sustratos GaAs sobre “semi-aislante”

(llamado “SI” por sus siglas en ingles) a través de un depósito epitaxial de GaAs en el

sustrato de GaAs dopado con Si. Esta tecnología se utilizó en aplicaciones que

requerían un buen desempeño a altas frecuencias; sin embargo, el costo excesivo del

GaAs limitó de manera importante su uso en otras aplicaciones.

Posteriormente surgió el zafiro (Al2O3) un aislante mono cristalino, el cual

tiene una constante de red similar a la del Si. Por lo tanto, Si heteroepitaxial puede ser

utilizado para depositar silicio sobre zafiro, al cual se le denominó silicio sobre zafiro

o Silicon On Saphire (SOS). El 15 % de los defectos se encontraban en la estructura

cristalina del Si. De esta manera, el comportamiento de los dispositivos fabricados en

sustratos SOS se degradó debido a la alta densidad de dislocaciones. Sin embargo,

SOS fue la tecnología dominante, utilizada en la fabricación de CI’s para aplicaciones

en altas radiaciones durante los años 1975-1990.


19

1.8 Tecnología silicio sobre aislante

Silicio sobre aislante o Silicon On Insulator (SOI) es una tecnología que

presenta mejores características de funcionamiento, y dispositivos con menor

consumo de potencia, en comparación con la tecnología bulk convencional. En la

tecnología SOI se introduce una capa delgada de aislante (SiO2 o vidrio), entre una

capa delgada de silicio y el sustrato de silicio, como se muestra en figura 1.13. Esta

tecnología ayuda a reducir la cantidad de carga eléctrica que el transistor tiene que

mover durante la operación de conmutación, haciendo éste más rápido y permitiendo

que en el proceso de conmutación utilice menor potencia. Los CI’s con tecnología

SOI pueden ser 15% más rápidos y consumir 20% menor potencia que los CI’s de

tecnología bulk. El costo de los CI’s con tecnología SOI se incrementa un poco en

comparación con su contraparte de tecnología bulk. Por lo tanto, la tecnología SOI se

ha utilizado principalmente en aplicaciones donde se justifique este incremento de

costo, tal es el caso de dispositivos para aplicaciones portátiles e inalámbricas. Hay

diferentes métodos para obtener obleas SOI, dicho método determina principalmente

el costo y las características de los dispositivos fabricados en dichas obleas.

Figura 1.13: Diagrama esquemático de una oblea SOI

1.8.1 Obleas unidas y grabadas SOI

En este método se obtiene la oblea SOI a través de la unión de dos obleas de

Si. La oblea que será utilizada en el sustrato (conocida como “oblea de manejo”) se

oxida, para obtener el espesor de la capa de óxido (BOX) que se desea. Una segunda

oblea en la cual se fabricará el dispositivo (conocida como “oblea donadora”) se une


20

con la oblea de manejo. El emparedado de obleas se somete a un tratamiento térmico

para fortalecer la unión. Finalmente, la oblea donadora se adelgaza, hasta que se

obtiene el espesor de Si deseado. Este adelgazamiento se puede realizar con

diferentes técnicas, y entre las más utilizadas están el grabado y el esmerilado de Si.

La unión de obleas es el método más adecuado para obtener obleas SOI gruesas,

donde la capa de óxido y la de Si son mayores a 1 μm. Con este método es posible

obtener capas de Si muy delgadas (≤150 nm), sin embargo, se tendría que eliminar

casi el 99.9 % del espesor de la oblea donadora. Las desventajas que presenta son que

no hay un buen control en el espesor de la capa de Si, durante la unión de las obleas

la superficie del óxido se contamina, se requiere de obleas ultra planas, y es necesario

un mecanismo de pulido después de la separación de las obleas.

1.8.2 Obleas ELTRAN

Para la fabricación de estas obleas se combina el método de unión de obleas

de la sección anterior con el crecimiento epitaxial de Si poroso mediante anodización.

El Si poroso tiene la capacidad de ser grabado con una alta selectividad. Se utilizan

dos valores de corriente para obtener dos capas diferentes de Si poroso. La parte con

mayor porosidad de Si es la que se utiliza para el corte y separación de las obleas.

Posteriormente el Si poroso restante de la oblea SOI se graba utilizando una solución

conteniendo una mezcla de HF/H2O2/H2O. Finalmente se utiliza un tratamiento

térmico en H2 para eliminar las imperfecciones de la superficie. La ventaja de este

método es que se tiene un mejor control del espesor de la capa de Si el cual puede

variar desde 10nm hasta 3μm.

1.8.3 Obleas SIMOX

Con este método se puede obtener al mismo tiempo una capa delgada de

óxido y una capa delgada de Si en la oblea SOI. La capa de óxido BOX se forma a

través de la implantación de oxigeno en la oblea. La energía de implantación es alta

(150-200 keV), así como las dosis (1.4x1018 cm-2 - 2x1018 cm-2). La temperatura de la


21

oblea en la implantación es aproximadamente de 600 °C. La implantación de iones de

oxígeno o nitrógeno en la oblea de Si con altas dosis, suficiente para la formación de

SiO2 o Si3N4 se reportó desde 1966 [54]. Finalmente la oblea se somete a un

tratamiento térmico (1100-1175 °C) como se muestra en la figura 1.14.

Figura 1.14: Proceso de fabricación de una oblea SIMOX

Se puede incrementar la dosis para obtener espesores mayores de óxido y

también se puede incrementar el espesor de la capa de Si mediante crecimiento

epitaxial. El espesor y la uniformidad de la capa de Si son controlables en ±5%. Para

este método sólo se requiere una oblea a diferencia de las obleas BESOI y ELTRAN,

y usando mascarillas, se pueden obtener regiones SOI y Bulk en la misma oblea.

1.9 Tecnología SOI en el DTMOS

Como se mencionó anteriormente al diseñar MOSFET’s con la tecnología

SOI se tienen dos opciones en función del espesor de la capa de Si:

• MOSFET completamente agotado (FD-SOI MOS)

• MOSFET parcialmente agotado (PD-SOI MOS)

Tratamiento Térmico (Alta Temperatura)

Implantación de iones de oxígeno

Oblea SIMOX


22

En los transistores FD-SOI MOS la capa de Si es más delgada (≤50nm) que el

ancho de la región de empobrecimiento debajo del canal, la cual se extiende hasta la

capa de óxido. Por otro lado en los transistores PD-SOI MOS la capa de Si es lo

suficientemente gruesa (100-200 nm) para que la región de empobrecimiento no

alcance la capa de óxido. De esta manera se crea una región eléctricamente neutra

debajo de la región de empobrecimiento, a la cual se le denomina “cuerpo”.

En los dispositivos FD-SOI MOS la pendiente de sub-umbral se acerca al

valor ideal, por lo tanto se puede reducir el valor de VTH sin incrementar de manera

importante la corriente de sub-umbral. Esto lo convierte en una de las mejores

opciones en aplicaciones de bajo voltaje y bajo consumo de potencia. Sin embargo,

en estos dispositivos se necesitan capas de Si muy delgadas, lo que afecta de manera

importante el proceso y costo de fabricación. También afecta algunos parámetros del

MOSFET como el VTH que es muy sensible a las variaciones de la capa de Si.

Los dispositivos PD-SOI se utilizan para explotar las principales

características de la tecnología SOI, entre las cuales se encuentra la reducción de

capacitancias parásitas, bajo consumo de potencia, mejor manejo de corriente, mejor

pendiente de sub-umbral y se elimina el efecto de lacth-up. Se puede realizar un

contacto al cuerpo para aplicarle alguna polarización (regularmente al potencial más

negativo para canal-n). Sin embargo, si no se utiliza un contacto al cuerpo el

dispositivo sufre de los efectos de cuerpo flotante1, provocando el efecto kink,

histéresis transitoria y el encendido del transistor bipolar [55]. Para contrarrestar los

efectos de cuerpo flotante, se utilizan varios contactos al cuerpo, regiones LDD, etc.).

Como ya se mencionó anteriormente en el DTMOS se cortocircuita el sustrato

(“cuerpo” en dispositivos SOI) con la compuerta. Por lo tanto, la mejor opción para la

fabricación del DTMOS es la tecnología PD-SOI con contacto al cuerpo, por las

siguientes razones:

1 Los electrones generados por el efecto de multiplicación por avalancha, en la región de pinch-off cerca del drenaje cuando el MOSFET opera en saturación son arrastrados al drenaje, mientras que los huecos generados no tienen una trayectoria directa hacia el sustrato. Esto provoca que el potencial en el cuerpo se incremente y debido al efecto de cuerpo el VTH decae, provocando un incremento en la corriente de drenaje.


23

• Se puede cortocircuitar el cuerpo con la compuerta fácilmente

• No se modifica el proceso CMOS de manera importante como ocurre en la tecnología

bulk al fabricar el DTMOS

• Proporciona áreas de unión de fuente y drenaje más pequeñas que la tecnología bulk,

por lo tanto las capacitancias y las corrientes parásitas en el cuerpo son más pequeñas.

• Las uniones p-n polarizadas en inversa ya no serían necesarias para el aislamiento

entre dispositivos; esto tiene un gran beneficio, ya que el DTMOS opera con la UFC

polarizada directamente.

1.10 Descripción del problema

En los últimos años la demanda de circuitos digitales con alto desempeño y

bajo consumo de potencia se ha incrementado. Sin embargo, la tecnología estándar

CMOS está limitada debido a que la reducción de VDD debe ser acompañada por una

reducción de VTH, debido a que cuando se reduce VDD por debajo de 3VTH la velocidad

de la compuerta se degrada, y esto deteriora la capacidad para el manejo de corriente.

Por otro lado, el escalamiento por medios tecnológicos de VTH provoca la

degradación de las características de sub-umbral del MOSFET, con un incremento en

la corriente de estado estacionario IE, en circuitos estáticos (lo que incrementa la

componente de potencia estática) y puede provocar fallas en circuitos dinámicos.

A pesar de la importancia que puede tener el MOSFET de umbral dinámico

(DTMOS) [9] en aplicaciones de ultra baja potencia, el trabajo realizado en cuanto al

desarrollo de un modelo SPICE para el diseño y simulación de CI’s digitales con

DTMOS ha sido muy poco, y éste ha sido el problema a resolver en este trabajo.

El uso de un modelo SPICE convencional con la compuerta cortocircuitada

con el cuerpo es bastante discutible, ya que dicho modelo está generalmente basado


24

en la aproximación de empobrecimiento2. Esta aproximación es válida para

polarizaciones inversas, pero definitivamente no es apropiada para polarizaciones

directas, que es la forma de operar del DTMOS.

1.11 Objetivo

Analizar y discutir el modelado del DTMOS en general, así como analizar el

efecto de no considerar la aproximación de empobrecimiento en el modelo

convencional de VTH para MOSFET’s de canal largo y canal corto. Presentar las bases

para la obtención de un modelo circuital / SPICE apropiado para el DTMOS.

1.12 Organización de los Capítulos

En el segundo capítulo se presentan todas las propuestas realizadas hasta el

momento para obtener un modelo compacto que represente las características

eléctricas del DTMOS. Aquí se analizan algunas propuestas para modelar el

comportamiento del DTMOS o algunos de los parámetros más importantes del

MOSFET como voltaje de umbral, movilidad y campo eléctrico. También se

determina el efecto de la polarización directa en el VTH, movilidad, campo eléctrico,

ancho de la región de empobrecimiento y potencial superficial de dispositivos de

canal largo (Leff=100 µm), implementados en una tecnología bulk de 10µm (INAOE),

donde la discrepancia entre el modelo de canal largo para VTH y los datos

experimentales es muy notoria. Por último se intenta extrapolar el modelo VESAT a

la unión canal-cuerpo con la finalidad de modelar la densidad de carga móvil

inyectada en la región de empobrecimiento debajo del canal cuando la UFC está

polarizada directamente para posteriormente ser considerada en el modelo de la carga

total iónica en la región de empobrecimiento (QB).

2 La aproximación de empobrecimiento asume que la concentración de carga móvil (electrones y huecos) es despreciable comparada con la concentración de impurezas ionizadas NA en toda la región definida por el ancho de la región de empobrecimiento.


25

En el capítulo 3 se analiza el modelo BSIMSOI4 bajo polarización directa a

través de simulaciones PISCES de dispositivos PD-SOI de canal corto basados en una

tecnología PD-SOI de 0.2 µm. Aquí se observará que el modelo BSIMSOI4 al igual

que el modelo del MOSFET convencional están basados en la aproximación de

empobrecimiento, la cual ya no es válida para el caso del DTMOS. Esta

aproximación puede ser válida en dispositivos de canal largo implementados en una

tecnología de canal corto, pero definitivamente el efecto de la polarización directa se

incrementa en dispositivos de canal corto. Se presenta un análisis de los modelos

BSIMSOI4 de movilidad, campo eléctrico, VTH, efectos de canal corto y corriente de

sustrato, bajo polarización directa.

En el capítulo 4 se analiza el modelo BSIMSOI4 para los efectos de canal

corto, el cual está basado en la aproximación de empobrecimiento. A través de una

mejor definición del potencial superficial que considera el efecto de la carga móvil

inyectada por la polarización directa se logran eliminar las diferencias entre el

modelo BSIMSOI4 de VTH y PISCES para dispositivos de canal corto de 0.2 y 0.4

µm. En base a este análisis se propone una posible modificación al modelo

BSIMSOI4 para los efectos de canal corto con la finalidad de que se considere la

carga móvil inyectada en el modelo de VTH.


26

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[55] J.-P Colinge, “Silicon-on-Insulator Technology Materials to VLSI,” Kluwer Academic Publishers.

Capítulo 2

2 Modelado del DTMOS

2.1 Introducción

En este capítulo se analizan diferentes propuestas que intentan modelar el

comportamiento eléctrico del DTMOS. Algunas de estas propuestas siguen utilizando

la aproximación de empobrecimiento, la cual sólo es válida en uniones p-n

polarizadas en inversa. Por otro lado, los trabajos que no consideran dicha

aproximación presentan soluciones no cerradas. Finalmente, basándonos en

simulaciones PISCES se estudia el efecto de la polarización directa de la unión

fuente-cuerpo (UFC) sobre algunos parámetros importantes del MOSFET, haciendo

énfasis en el correcto modelado del DTMOS.

2.2 Antecedentes del modelado del DTMOS

Se han reportado trabajos donde se presentan características importantes del

DTMOS, tales como mayor manejo de corriente, mejor pendiente de sub-umbral, y

reducción de los efectos de canal corto [1]-[5]. El DTMOS puede ser una de las

mejores opciones para solucionar el problema convencional entre incremento de

velocidad y reducción del consumo de potencia, ambos son puntos fundamentales

para el escalamiento de los dispositivos hoy en día. Además el DTMOS al tomar las

ventajas de la tecnología PD-SOI, lo convierte en una muy buena propuesta para

aplicaciones de ultra baja potencia. Recientemente y cada vez con mayor frecuencia,

se han reportado trabajos de circuitos basados en DTMOS para aplicaciones digitales

Capítulo 2 Modelado del DTMOS

34

[6] y analógicas [7] de baja potencia. Este dispositivo podría ser considerado como

una de las mejores alternativas en las próximas generaciones de circuitos integrados,

con longitudes de canal por debajo de los 80 nm [8].

A pesar de la importancia que puede tener el DTMOS en futuras aplicaciones

de ultra baja potencia, poco trabajo se ha realizado en cuanto al desarrollo de un

modelo analítico circuital, que represente el comportamiento eléctrico del DTMOS.

Sin embargo, en cuanto al análisis cuantitativo del DTMOS, se han propuesto

modelos para el cálculo de la corriente de colector (IC) de transistores bipolares

laterales en estructuras MOSFET de tecnología bulk [9]-[10], y tecnología SOI [11]-

[12]. Sin embargo, algunos de estos modelos se basan en la aproximación de

empobrecimiento, no incluyen efectos de canal corto y no son dirigidos estrictamente

al comportamiento del DTMOS sino al cálculo de la corriente de colector del bipolar

intrínseco del MOSFET, y esto sólo ocurre cuando la UFC se enciende y el DTMOS

se opera a un a un voltaje tal que la UFC no alcanza a encenderse.

En 1998 F. Javier De la Hidalga y colaboradores [13], analizan el modelo de

VTH bajo polarización directa y se determina que dicho modelo aún es válido bajo

polarización directa del cuerpo (VBS≤0.5 V), a pesar de la carga móvil inyectada en la

región de empobrecimiento. Cabe mencionar que los resultados presentados en [13]

fueron para dispositivos de canal largo (Leff=2µm), pero de una tecnología bulk

CMOS de 0.1µm.

En 1999 W. R. McKinnon y colaboradores [14], propusieron una

modificación al modelo de Pao-Sah con el cual se obtiene un posible modelo circuital

para el DTMOS. Esta modificación lleva a una ecuación para la corriente de drenaje

(ID) del DTMOS, que es la suma de dos términos de corriente. El primer término

corresponde al modelo de carga laminar de Brews para ID, y el segundo es la

corriente de colector de un transistor bipolar con recombinación despreciable en la

base. Éste es el mismo modelo utilizado en [15] para modelar las características en

DC del GC-LPNP y circuitos basados en éste. De esta manera, el DTMOS se puede

modelar directamente con la suma de las 2 contribuciones de corriente: la del modelo


35

de carga laminar más la correspondiente a la corriente de colector. Esto significa que,

el DTMOS podría ser simulado en SPICE usando un BJT conectado en paralelo con

un MOSFET, cada uno de ellos modelado de manera independiente, como se muestra

en la figura 2.1. Sin embargo, esta simple aproximación provocaría un archivo SPICE

con el doble de transistores en comparación con el circuito DTMOS original, lo que

provocaría un incremento importante del tiempo de cómputo.

Figura 2.1: (a) Diagrama esquemático de un DTMOS y el BJT intrínseco al MOSFET. (b) Posible circuito equivalente para poder simular el DTMOS en SPICE.

En 1999 Pin Su y colaboradores [16], reportaron el modelo SPICE

BSIMPD2.0 para un PD-SOI MOSFET con la finalidad de poder simular dispositivos

PD-SOI con contacto al cuerpo (para eliminar el efecto de cuerpo flotante) y

DTMOS. Este modelo se describe utilizando un SOI MOSFET con compuerta tipo T

como se muestra en la figura 2.2a.

Figura 2.2: (a) SOI MOSFET con compuerta tipo T utilizado para modelar el contacto al cuerpo. (b) Circuito equivalente utilizado en BSIMPD.

(a) (b)

(a) (b)


36

El modelo BSIMPD2.0 se basa en el circuito equivalente de la figura 2.2b. La

resistencia entre el cuerpo (B) y el nodo (BC) consta de dos componentes: la

resistencia intrínseca del cuerpo (Rb) y la resistencia extrínseca del cuerpo (Rext). La

finalidad de este método es obtener un valor más adecuado del potencial en el cuerpo,

el cual es crucial para la simulación de circuitos basados en DTMOS. Sin embargo, y

como se observará en el siguiente capítulo el modelo BSIMPD como parte del

modelo BSIMSOI4 también está basado en la aproximación de empobrecimiento, la

cual ya no es válida bajo polarización directa.

En 2001 Mamoru Terauchi [17], analiza las fluctuaciones de VTH provocadas

por variaciones en el espesor del óxido y la concentración de dopado en el sustrato de

dispositivos PD-SOI DTMOS y PD-SOI MOSFETs, donde el VTH para un DTMOS

canal-n está definido por:

ox

pASFBDTMOSTH C

xqNVV 0

_ ++= φ (2.1)

donde VFB es el voltaje de banda plana, φS=2φF es el valor convencional del potencial

superficial en inversión fuerte (para VBS=0), q es la carga del electrón, NA es la

concentración de dopado en el sustrato, Cox es la capacitancia del óxido y xp0 es el

modelo propuesto para el ancho de región de empobrecimiento debajo del canal del

DTMOS, definido por:

⎟⎟⎠

⎞⎜⎜⎝

⎛−⎟⎟

⎠

⎞⎜⎜⎝

⎛+−=

A

FBS

ox

S

ox

Sp qN

VCC

x εεε 22

0 (2.2)

donde εS es la permitividad del Si.

En [17] el VTH para el PD-SOI MOSFET fue modelado a través de la misma

ecuación (2.1) pero sustituyendo xp0 por xp, que es el modelo convencional para el

ancho de región de empobrecimiento debajo del canal para un MOSFET canal-n,

definido por:


37

( )A

BSSSp qN

Vx −=

φε2 (2.3)

El modelo para xp0 surge de un modelo de “charge sharing” para representar

geométricamente la disminución de xp en el DTMOS en comparación con el

MOSFET en condiciones normales de operación. Sin embargo, el modelo de xp0 está

basado en la aproximación de empobrecimiento, y no presenta ninguna dependencia

con VBS.

El trabajo más interesante de ese año fue de James B. Kuo y colaboradores

[18], donde se propuso un modelo analítico para el VTH de dispositivos SOI-DTMOS

de canal corto. El modelo se basa en la solución cuasi-bidimensional de la ecuación

de Poisson. Como se observa en la figura 2.3 el dispositivo se dividió en tres

diferentes regiones, sin considerar la región neutra del cuerpo.

Considerando un dispositivo canal-n se resolvió la ecuación de Poisson utilizando la

aproximación de empobrecimiento en cada una de las tres regiones,

( ) ( )

s

AqNy

yxx

yxε

ϕϕ=

∂∂

+∂

∂2

2

2

2 ,, (2.4)

y se utilizó el siguiente polinomio:

( ) 331

2211101 )()()()(, xyaxyaxyayayx +++=∂ϕ (2.5)

como una aproximación del potencial electrostático en cada región. Una vez

encontrada la distribución del potencial superficial (ϕs) en cada región, el VTH se

definió como el voltaje de compuerta (VGS) necesario para que el potencial superficial

mínimo (ϕsmin) sea igual a 2φF. El modelo para VTH propuesto en [18] concuerda

satisfactoriamente con datos experimentales y simulaciones 2D, de un PD-SOI

DTMOS con Leff=0.2 µm. Sin embargo, el modelo no considera la carga móvil

inyectada, y contiene cerca de 20 términos exponenciales, resultando complicada la

implementación del modelo en un simulador circuital como SPICE, tomando en


38

cuenta que el modelo SPICE actual (BSIMSOI4) para VTH contiene sólo cuatro

términos exponenciales.

Figura 2.3: Estructura PD-SOI DTMOS utilizada para el desarrollo del modelo propuesto en [18].

En 2003 J. P. Colinge y J. T. Park [19], usaron el modelo EKV para realizar

simulaciones de un PD-SOI DTMOS de canal largo. El modelo EKV concuerda

satisfactoriamente con los datos experimentales, sin embargo el modelo EKV al igual

que el propuesto en [18] está basado en la aproximación de empobrecimiento. El

modelo se adaptó al PD-SOI DTMOS, únicamente definiendo VB=VG; no se considera

la carga móvil inyectada y solo se implementó en dispositivos de canal largo. Como

se verá más adelante el modelo convencional de VTH puede ser aún válido en

dispositivos de canal largo implementados con tecnologías de canal corto.

La contribución más importante en 2003 fue de Ru Huang y colaboradores

[20], donde proponen un modelo físico bidimensional de la corriente de drenaje para

dispositivos PD-SOI DTMOS de canal corto. A diferencia de todas las propuestas

anteriores, en [20] se obtiene un modelo físico para el DTMOS que no está basado en

la aproximación de empobrecimiento. El modelo se basa en la estructura de la figura

2.4 y considera la existencia de electrones, huecos y aceptores en la región de


39

empobrecimiento, de tal manera que la ecuación bidimensional de Poisson se define

como:

( ) ( ) ( ) ( ) ( )⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛−−+⎟⎟

⎠

⎞⎜⎜⎝

⎛ +−=

∂∂

+∂

∂

tt

S

s

A yxyVyxqNy

yxx

yxφ

ϕφφϕ

εϕϕ ,exp1,exp,,

2

2

2

2

(2.6)

donde φt=kT/q es el voltaje térmico y V(y) es el potencial en el canal, definido como

la diferencia de potencial a lo largo del canal (dirección y) entre el cuasi-nivel de

Fermi de los electrones en la superficie (φn) y el nivel de Fermi en el sustrato (EF). De

esta manera se obtiene un modelo de la distribución ϕS que depende simultáneamente

de VGS y de VBS y de esta manera se llega a los modelos de VTH (incluyendo efectos de

canal corto) y corriente de drenaje para el PD-SOI DTMOS. Sin embargo, la ecuación

de ϕS no es una solución cerrada (solución numérica), presentándose nuevamente el

problema de la implementación del modelo en un simulador circuital como SPICE.

Figura 2.4: Diagrama esquemático del PD-SOI DTMOS utilizado en [20].

En 2005 Morin Dehan and Jean-Pierre Raskin [21], analizaron la dependencia

en frecuencia (desde DC hasta 4 GHz) de la transconductancia (Gm) y la conductancia

de salida (Gd) para una tecnología PD-SOI DTMOS de 0.25µm. En este análisis se

propone un circuito equivalente de pequeña señal para explicar los fenómenos


40

observados, los cuales consistieron en una degradación de Gd y Gm en DTMOS

submicrométricos en función de la frecuencia, y esto se debe principalmente al valor

no cero de la resistencia del cuerpo. Sin embargo, PD-SOI DTMOS sigue ofreciendo

mejores características en DC y RF a menor VGS en comparación con el MOSFET

convencional, gracias a la reducción efectiva de VTH.

Queda claro que hasta el momento no se ha reportado ningún modelo SPICE

con el fin de poder diseñar y simular circuitos digitales con DTMOS. Hay una

tendencia a utilizar el modelo circuital del MOSFET convencional, con la compuerta

y el cuerpo cortocircuitados, para predecir el comportamiento del DTMOS [1]. Dicho

modelo está basado en la aproximación de empobrecimiento, la cual ya no es válida

en el caso del DTMOS.

Algunos autores reportan simulaciones SPICE de compuertas lógicas

implementadas con PD-SOI DTMOS [22]-[23], utilizando el modelo BSIMSOI4, el

cual se basa en una modificación del modelo BSIM3v3 utilizado en MOSFETs de

tecnología bulk. El modelo BSIMSOI4 comparte las mismas ecuaciones básicas del

modelo BSIM3v3, de esta manera se mantiene la naturaleza física del modelo. Sin

embargo, el modelo BSIM3v3 está definido en base a las aproximaciones de

empobrecimiento y canal gradual.

Las ecuaciones (2.7) y (2.8) son utilizadas en el modelo BSIM3v3 para definir

la densidad de carga iónica (QB) y la densidad de electrones en el canal (Qn),

respectivamente, las cuales no consideran la existencia de carga móvil en la región de

empobrecimiento (RE).

pAB xqNQ = (2.7)

( )[ ]yVAVVCQ bulkTHGSoxn −−−= (2.8)

donde VGS es el voltaje de compuerta con respecto a la fuente, Abulk es un coeficiente

del efecto de carga en el sustrato para cuando se supone que la RE a lo largo del canal


41

no es uniforme, es decir, la ecuación (2.8) considera la dependencia del voltaje de

drenaje (VDS) aplicado.

2.3 Efecto de la polarización directa en MOSFETs para

una tecnología de 10 μm (INAOE).

De aquí en adelante siempre se considerará el caso de un MOSFET canal-n.

El efecto de cuerpo en un MOSFET normalmente se estudia en polarización inversa,

donde el VTH se incrementa conforme la polarización inversa del cuerpo se

incrementa. En el DTMOS la UFC se polariza ligeramente en directa para reducir el

VTH. En la figura 2.5 se muestra el dispositivo simulado en PISCES, basado en uno de

los dispositivos de canal largo caracterizados del proceso INAOE. En la figura 2.6 se

muestra el efecto de la polarización directa para un MOSFET canal-n con una

longitud de canal efectiva Leff=100μm, donde se muestran las curvas de transferencia

simuladas (PISCES) y experimentales.

Figura 2.5: Dispositivo MOSFET de canal largo simulado en PISCES basado en unos de los dispositivos caracterizados del proceso de INAOE.


42

Figura 2.6: Corriente de drenaje en función de la polarización directa, VBS. Se realizó un barrido de

VBS de 0 a 0.6 V, en pasos de 0.2 V.

Estas simulaciones y mediciones se realizaron con un MOSFET de canal largo para

evitar los efectos de segundo orden, y todos los efectos o variaciones en los

parámetros se relacionen sólo a la polarización directa del cuerpo. En este caso la

fuente fue usada como la terminal de referencia mientras que la polarización directa

de la UFC se barrió de 0 a 0.6 V, con pasos de 0.2 V. VDS se mantuvo constante a 50

mV para asegurar la operación en la región lineal, mientras que VGS se barrió de 0 a 5

V. Como se puede ver en la figura 2.6, ambas curvas se desplazan hacia la izquierda

(reducción de VTH) conforme la polarización directa del cuerpo VBS se incrementa.

2.3.1 Voltaje de umbral (VTH)

El correcto modelado del voltaje de umbral es importante para predecir el

correcto comportamiento circuital del DTMOS. En [24] el voltaje de umbral para

dispositivos de canal largo y dopado uniforme está definido por:

( )SBSSTH

ox

BSFBTH

VV

CQVV

φφγ

φ

−−+=

−+=

0

(2.9)


43

donde VTH0 está definido como el VTH evaluado en VBS=0 y

ox

As

CqNεγ 2

= (2.10)

es el parámetro del efecto de cuerpo. Obsérvese que la ecuación (2.9) es equivalente a

la ecuación (2.1), si se utiliza el modelo convencional para xp de la ecuación (2.3).

Este modelo está basado en la aproximación de empobrecimiento a través de la

ecuación (2.7) para QB. Este modelo de VTH es utilizado en el nivel 1 de SPICE, y

como se verá en el próximo capítulo, los modelos BSIM usan una ecuación

modificada de este modelo que considera además los efectos de canal corto y

angosto, así como el dopado no uniforme del canal, y cuya validez está probada sólo

bajo polarización inversa.

El parámetro γ se define principalmente por la densidad total de carga en la

RE, la cual puede ser alterada por la inyección de carga móvil. Entonces se debe

considerar una dependencia de γ sobre VBS suponiendo que el mismo modelo será

válido para el DTMOS.

Se extrajo el VTH de las curvas de la figura 2.6 mediante el método de

extrapolación lineal (LE) en el punto de máxima transconductancia. Los resultados se

muestran en la figura 2.7, donde los datos experimentales son comparados con los

obtenidos en las simulaciones (PISCES) y con el modelo de canal largo de la

ecuación (2.9). El modelo convencional muestra el comportamiento de raíz cuadrada

conforme se incrementa la polarización directa del cuerpo. Por otro lado, los datos

experimentales y las simulaciones sólo coinciden entre ellos, y difieren del modelo

del canal largo en dos formas: el VTH no decrece siguiendo el comportamiento de la

raíz cuadrada y éste se satura por arriba de los 0.4 V. Este efecto se relaciona con el

hecho de que la densidad de carga móvil se incrementa en la RE y la aproximación de

empobrecimiento ya no es válida para este caso.


44

Figura 2.7: VTH experimental, simulado (PISCES) y VTH modelo convencional en función de la

polarización directa, VBS

Sin embargo, existen algunos reportes donde el VTH evaluado con el modelo

convencional y el calculado con los datos experimentales mediante el método LE

coinciden satisfactoriamente [13]. Esto se debe a la diferencia de tecnologías

utilizadas en ambos experimentos; para el presente caso los resultados son de una

tecnología de 10μm, mientras que los resultados de [13], se obtuvieron para una

tecnología de canal corto de 0.1μm y la polarización directa máxima fue de 0.5 V.

Para la tecnología de 10 μm, el nivel de dopado del sustrato es un orden de

magnitud menor al caso de canal corto, de esta manera el voltaje de encendido de la

UFC es menor, lo que provoca un mayor efecto de la carga móvil a menores voltajes

de polarización directa.

2.3.2 Campo Eléctrico y Movilidad

La polarización directa también mejora la operación del transistor en otras

formas, ya que el campo eléctrico transversal efectivo (Eeff) disminuye, reduciendo de

esta manera la degradación de la movilidad. Evidentemente una mayor movilidad se

traduce en un mayor manejo de corriente lo cual mejora la velocidad de operación. En


45

el modelo BSIM se calcula el campo eléctrico efectivo a través de la ecuación (2.11),

la cual utiliza las ecuaciones (2.7) y (2.8) para QB y Qn, respectivamente, otra vez en

base a la aproximación de empobrecimiento.

S

nBeff

QQEε

5.0+= (2.11)

Para un MOSFET con compuerta de polisilicio tipo n la ecuación (2.11) se puede

rescribir en una forma más sencilla, y que explícitamente relaciona a Eeff con el

espesor del óxido Tox, el cual es un parámetro tecnológico muy importante.

ox

THGSeff T

VVE6

+= (2.12)

Esta ecuación de campo eléctrico efectivo se introduce en el modelo de

movilidad efectiva definido por:

( )ν

μμ0

0

1 EEeffeff +

= (2.13)

donde μ0 es la movilidad de campo eléctrico bajo, E0 es el valor del campo eléctrico

crítico y v es un parámetro empírico de ajuste. De esta manera, podemos observar en

la figura 2.8 el impacto del uso de la aproximación de empobrecimiento en la

determinación del campo eléctrico efectivo y el efecto de éste sobre el cálculo de la

movilidad. En la figura 2.8 se muestra el campo eléctrico transversal en función de

VGS para diferentes valores de VBS calculado con la ecuación (2.12) y el simulado en

PISCES para el mismo transistor de canal largo simulado en la figura 2.6.

Como se observa las curvas del campo eléctrico y movilidad tienen el

comportamiento esperado, el campo eléctrico se reduce conforme la polarización

directa VBS se incrementa. Mientras la degradación de la movilidad con VGS se reduce

por la polarización directa debido a la reducción del campo eléctrico transversal.


46

Figura 2.8: a) Campo eléctrico en función de VGS simulado en PISCES y el evaluado con la ecuación (2.12) del modelo BSIM. b) Movilidad efectiva en función de VGS, ecuación (2.13) del modelo BSIM evaluada con el campo eléctrico del modelo BSIM.

El cálculo de la movilidad se realizó con el modelo BSIM definido por la

ecuación (2.13), y las diferencias en las curvas de la figura 2.8b, se deben

principalmente al modelo aproximado de campo eléctrico utilizado en SPICE. El

campo eléctrico calculado en PISCES no utiliza la aproximación de

empobrecimiento, ya que resuelve la ecuación de Poisson considerando la existencia

de electrones y huecos en la región de empobrecimiento. El punto importante que se

observa aquí es el efecto de la aproximación de empobrecimiento sobre la movilidad,

a través del cálculo del campo eléctrico.

La movilidad PISCES y el modelo BSIM presentan cualitativamente el

comportamiento esperado. La degradación de la movilidad con el voltaje de

compuerta (VGS) se reduce conforme VBS aumenta en directa debido a que Eeff también

se reduce. Las diferencias cuantitativas se atribuyen al modelo empírico para el

cálculo del campo eléctrico en BSIM a diferencia del campo eléctrico calculado en

PISCES (solución de la ecuación de Poisson).

De esta manera podemos observar el impacto del uso de la aproximación de

empobrecimiento en la determinación de la movilidad. Por lo tanto, se debe

(a)

(b)


47

considerar el efecto de la polarización directa en el modelo BSIM de campo eléctrico

efectivo.

2.3.3 Carga móvil en el DTMOS

De las secciones anteriores, queda claro que la aproximación de

empobrecimiento ya no es válida para el DTMOS, debido a la carga móvil inyectada

por la polarización directa de la UFC en el DTMOS.

De aquí surge la necesidad de considerar la densidad de carga móvil en RE e

incluirla en la carga total de la RE (QRE), ya que dicha carga indudablemente afecta

parámetros importantes del MOSFET. Se consideró el modelo VESAT [25], el cual

representa satisfactoriamente la concentración de carga móvil inyectada en la RE de

una unión p-n abrupta polarizada directamente. Este modelo considera que existen

tres contribuciones para la densidad de electrones dentro de la RE, y éstas se

describen a continuación.

Considerando el caso de la región p de una unión p-n abrupta polarizada

directamente, la ecuación (2.14) proporciona la contribución de electrones debido a

difusión térmica en la RE. Esta ecuación se obtuvo con la estadística de Boltzman y

se supuso que la recombinación es pequeña con respecto a los tiempos de difusión, y

que la RE es pequeña comparada con la longitud de difusión.

( ) ( )20 exp exp 2

2 2D A

p n n pt t

qN qNn x n x x x xV Vε ε

⎛ ⎞ ⎡ ⎤= − − −⎜ ⎟ ⎢ ⎥

⎝ ⎠ ⎣ ⎦ (2.14)

para 0 px x≤ ≤ , donde nno=ND, xn es el ancho de la RE en la región n y xp el ancho de

la RE en la región p.

La segunda contribución de electrones en la RE, se debe a la polarización

aplicada. Simplemente se supone que los portadores inyectados viajan a través de las

regiones de campo eléctrico alto a la velocidad de saturación (vsat). El número de


48

portadores inyectados por polarización puede ser determinado a partir de la ecuación

del diodo ideal de Shockley.

⎟⎟⎠

⎞⎜⎜⎝

⎛−⎟⎟

⎠

⎞⎜⎜⎝

⎛= 1exp0

t

a

nsat

pninj V

VLV

nDn (2.15)

para n px x x− ≤ ≤ , donde Dn es la constante de difusión para electrones, np0 es la

concentración de electrones en equilibrio térmico en la región p, Ln es la longitud de

difusión y Va es el voltaje aplicado a la unión.

La corriente de generación es una contribución más de electrones en la RE; la

razón de generación térmica se considera uniforme a través de la RE. Los electrones

son generados en ese promedio a través de la RE y después son barridos al lado n de

la RE debido al campo eléctrico. Por lo tanto, se supone que todos los electrones se

mueven a la velocidad de saturación, y de esta manera, la densidad de electrones

dentro de la RE está dada por:

( ) ( ) ( )iGT p

sat n p

nn x x xv τ τ

= −+

(2.16)

para n px x x− ≤ ≤

En el modelo VESAT [25] la densidad total de electrones en la RE está dada

por la suma de estas tres contribuciones. Las conclusiones del trabajo [24] se

comprobaron mediante simulaciones PISCES de varias uniones p-n y uniones fuente-

cuerpo (UFC) de MOSFETs canal-n. Lo que se observó fue que en todos los casos la

contribución de concentración de electrones dominante fue la debida a difusión

térmica definida en (2.14). Por lo tanto, sólo tomamos esta contribución y de aquí en

adelante cada vez que nos refiramos al modelo VESAT, nos estaremos refiriendo a la

ecuación (2.14).

Mohammadi [26], consideró sólo dos de las contribuciones de densidad de

electrones dentro de la RE del modelo VESAT: la contribución debida a difusión


49

térmica y la contribución debida a inyección por polarización. Incluyó estas

expresiones en la ecuación de Poisson para encontrar una ecuación analítica para

determinar el ancho de la RE de una unión p-n abrupta de un solo lado, considerando

el efecto de la carga móvil inyectada. Las expresiones (2.17) y (2.18) son las

correspondientes al modelo de Mohammadi y convencional para xp, respectivamente,

para una unión p-n abrupta de un solo lado.

( )( ) 0

2

a bi t a t

bi ap

V V V n p V VA D

sat n

V Vx

D nq N N e e

v L

ε

−

−=

⎡ ⎤+ +⎢ ⎥

⎣ ⎦

(2.17)

( )2 bi a

pA

V Vx

qNε −

= (2.18)

Obsérvese que el modelo convencional de xp para una unión p-n abrupta, ecuación

(2.18) y el modelo convencional de xp debajo del canal para un MOSFET, ecuación

(2.3) son diferentes. En esta sección nos enfocaremos al modelo de la ecuación

(2.18). En la figura 2.9 se comparan las ecuaciones (2.17) y (2.18), para la unión p-n

abrupta polarizada directamente. Como se observa en la gráfica, a mayor voltaje de

polarización directa el ancho de la RE del modelo Mohammadi (2.17) decae más

rápido con respecto al modelo convencional debido al incremento de la carga neta en

la RE.

Para corroborar los resultados de [26] fue necesario definir un criterio para

determinar xp en PISCES y de esta manera poder comparar el modelo VESAT con

PISCES. El criterio se definió en función del valor de campo eléctrico en la frontera

entre la RE y las zonas cuasi-neutras, con respecto al campo eléctrico máximo (Emax)

en la unión metalúrgica.

De esta manera se encontró que para un cierto rango de concentraciones de

sustrato (1x1016 cm-3 ≤ NA ≤ 5x1017 cm-3) y ND = 1x1020 cm-3 para la región de fuente,

en todas las uniones p-n simuladas, el porcentaje de campo eléctrico con respecto a


50

Emax, que coincide con las ecuaciones (2.17) y (2.18), es aproximadamente del 3%

como se muestra en la figura 2.9.

Figura 2.9: Evaluación del modelo Moohammadi (2.17) y el convencional (2.18) para la UFC, los resultados se comparan con simulaciones PISCES.

Para polarizaciones directas altas, el ancho de la región de empobrecimiento

decae más rápido comparado con el modelo convencional. Es importante considerar

este comportamiento ya que la carga total en la región de empobrecimiento

comúnmente se calcula como xp veces el dopado del sustrato.

Teniendo ya un criterio para delimitar la RE en las simulaciones PISCES se

realizó entonces una comparación entre el modelo VESAT y PISCES de la densidad

de carga móvil inyectada en la RE de las uniones. El resultado fue que el modelo

VESAT predice satisfactoriamente la densidad de carga móvil inyectada en la RE de

todas las uniones simuladas. En la figura 2.10 se muestra el resultado para una unión

p-n abrupta de un solo lado con concentraciones NA = 2x1016 cm-3 y ND =1x1020 cm-3.


51

Figura 2.10: Densidad de electrones en la RE de la UFC del MOSFET simulado en la figura 2.6, NA=2x1016 cm-3, ND=1x1020 cm-3.

Lo anterior se realizó con la finalidad de validar el modelo VESAT en uniones p-n

abruptas de un solo lado y para implementarlo en uniones fuente-cuerpo de

MOSFETs.

Posteriormente se extrapoló el modelo VESAT para poder modelar la

densidad de carga móvil inyectada en la RE debajo del canal de inversión de un

MOSFET, es decir, se realizó un análisis de la polarización directa de la UFC del

MOSFET de canal largo usando el modelo VESAT y el MOSFET simulado en las

curvas de la figura 2.6. Se realizaron 3 cortes en la estructura del MOSFET de canal

largo como se muestra en la figura 2.11, para analizar en esos puntos la distribución

de carga móvil inyectada y la distribución de campo eléctrico transversal y

longitudinal en función de la polarización directa de la UFC.

El primer corte, indicado con el número 1 en la figura 2.11, se realizó

exactamente en la interface óxido-semiconductor. El segundo, indicado con el

número 2, se realizó en la RE de la UFC, el tercer corte, indicado con el número 3, se

realizó a través de la RE debajo del canal de inversión.


52

Figura 2.11: Estructura del MOSFET de canal largo simulada en PISCES, con los cortes realizados para el análisis del efecto de la polarización directa.

Nuevamente, se utilizó un MOSFET de canal largo para evitar los efectos de

segundo orden. La fuente nuevamente fue la terminal de referencia mientras que la

polarización directa de la UFC VBS se barrió de 0 a 0.6 V, en pasos de 0.2 V. El

voltaje de drenaje VDS se mantuvo constante a 50 mV, mientras que el voltaje de

compuerta VGS se barrió de 0 a 1.5 V solamente.

Primero se discutirá el corte 1 de la figura 2.11. Con las condiciones bajo las

que se simuló el dispositivo se asegura que el MOSFET apenas entra en la región de

inversión fuerte, por lo tanto, se forma el canal de inversión (concentración de

electrones en la superficie), el cual conecta a la fuente y el drenaje del transistor. De

esta manera se induce una unión p-n entre la concentración de electrones en el canal y

el cuerpo debido a VGS, pero no existe ninguna relación de la densidad de electrones

en el canal y la RE con las concentraciones de fuente y drenaje. Por lo tanto, VGS

controla absolutamente la concentración superficial de electrones independientemente

de las concentraciones de fuente y drenaje; esto se muestra en la figura 2.12, donde se

observa que el campo eléctrico transversal producido por VGS predomina sobre el

Región de Empobrecimiento


53

campo eléctrico longitudinal (El) producido por la UFC en la superficie del transistor

(corte 1).

Figura 2.12: Campo eléctrico longitudinal y transversal en función de la distancia desde la fuente en la superficie del transistor (corte 1 de la figura 2.11), para diferentes valores de VBS en directa.

Una vez que la unión canal-cuerpo fue inducida el barrido de VBS funcionará

como la polarización directa de la unión; esto fue lo que se observó en el corte 3 de la

figura 2.11. En la figura 2.13, se muestra la distribución de la carga móvil inyectada y

el campo eléctrico de la unión canal-cuerpo polarizada directamente desde 0 a 0.6 V.

En base a este resultado la unión canal-cuerpo se podría considerar una unión abrupta

de un solo lado y modelar la concentración de carga móvil en la RE a través del

modelo VESAT.

Obviamente desde el punto de vista físico la región del corte 3 de la figura

2.11 no es una unión abrupta de un solo lado. El problema de extrapolar el modelo

VESAT a la unión canal-cuerpo es que el valor de la densidad de electrones

superficial no está bien definido. Por lo tanto, habrá diferencias entre el modelo

VESAT y las simulaciones PISCES dependiendo de cómo se defina el valor de la


54

concentración de electrones en la superficie; este resultado se muestra en la figura

2.14.

Figura 2.13: Carga móvil inyectada por la unión canal-cuerpo y campo eléctrico transversal, para varios valores de VBS en directa en la región de empobrecimiento debajo del canal y en función de la profundidad del canal (corte 3 de la figura 2.11).

Por ejemplo, en este caso se tomó el valor máximo de la concentración

superficial de electrones de las simulaciones PISCES mostradas en la figura 2.13 y

dicho valor se sustituyó por el valor de nn0 en la ecuación (2.14) del modelo VESAT.

Como se observa en la figura 2.14 la concentración superficial en el canal no

funcionará directamente para usar VESAT y calcular la carga móvil en RE.

El análisis del corte 2 es exactamente el mismo a los realizados anteriormente

para las diversas uniones p-n abruptas de un solo lado excepto que en el presente caso

la UFC no es totalmente una unión abrupta de un solo lado. Aún y cuando el modelo

VESAT predice satisfactoriamente la densidad de carga móvil en la RE de la UFC, el

problema es que no es la misma distribución de carga que existe en la RE debajo del

canal, donde predomina el campo eléctrico provocado por VGS y no el de la unión

como ocurre en la región del corte 1. Por lo tanto, es claro que la carga móvil

inyectada por la polarización directa de la UFC en la RE debajo del canal no es la


55

misma que la presente en la UFC, y el modelo VESAT no se puede aplicar en la

unión inducida canal-cuerpo.

Figura 2.14: Carga móvil inyectada (electrones y huecos) por la unión canal-cuerpo en función de VBS en la región de empobrecimiento debajo del canal.

Todo el análisis anterior se realizó para un MOSFET de canal largo por las

razones ya mencionadas. También se analizó el efecto de la polarización directa del

cuerpo en dispositivos de canal corto como una primera aproximación; para ello se

realizaron simulaciones en PISCES de un MOSFET canal-n basadas en una

tecnología BiCMOS IMEC de 0.18 µm.

La simulación eléctrica usando la fuente como la terminal de referencia

mientras que la polarización directa de la UFC se barrió de 0 a 0.7 V, con pasos de

0.1 V. El voltaje de drenaje VDS se mantuvo constante a 50 mV para asegurar la

operación en la región lineal, mientras que el voltaje de compuerta VGS se barrió de 0

a 1.8 V; las curvas de transferencia y el voltaje de umbral en función de VBS en directa

obtenidas, se muestran en la figura 2.15.


56

Figura 2.15: Curvas de transferencia y VTH en función de VBS para un MOSFET canal-n con Leff=0.18 µm simuladas con PISCES. Se realizó un barrido de VBS de 0 a 0.7 V en pasos de 0.1 V.

Como se observa en las figura 2.15, las curvas se desplazan hacia la izquierda

(reducción de VTH) conforme VBS se incrementa, es decir el mismo comportamiento

que se observó en los dispositivos de canal largo. A diferencia de estos últimos, en

los dispositivos de canal corto se puede aplicar una polarización directa mayor

VBS≤0.7 V sin que la UFC se encienda y que esto provoque un incremento importante

en la corriente de sustrato (ISUB), lo cual como ya se mencionó se relaciona con el

voltaje de encendido de la UFC (Vbi), que en dispositivos de tecnologías de canal

corto es mayor, lo que provoca un menor efecto de la carga móvil inyectada.

2.3.4 Ancho de la región de empobrecimiento y potencial superficial

El análisis del modelo de Mohammadi [26], presentado en la sección anterior

se tomó como el punto de partida para estudiar el efecto de la polarización directa en

la región de empobrecimiento debajo del canal; sin embargo, la región canal-

n/sustrato-p es una unión inducida y no metalúrgica.


57

El efecto de la polarización directa del cuerpo en la RE debajo del canal para

un MOSFET de canal largo (tecnología bulk de 10μm) se realizó a través del análisis

del modelo convencional para xp, el cual utiliza la ecuación de QB basada en la

aproximación de empobrecimiento. Dicha ecuación se evaluó para dos diferentes

valores de potencial superficial ϕS y se comparó con simulaciones PISCES. El primer

valor de ϕS fue la aproximación convencional en inversión fuerte mencionada

anteriormente, ϕS=φS=2φF (modelo convencional); la segunda evaluación se realizó

sustituyendo el ϕS calculado directamente en PISCES, el cual se muestra en la figura

2.16.

Figura 2.16: Potencial superficial ϕS, calculado por PISCES, y el doblamiento total de bandas convencional 2φF-VBS, en función de la polarización directa VBS.

Cabe mencionar que en PISCES se calculó xp en el punto donde Eeff tenía el

valor Eeff = 3%Emax. Ambos cálculos se compararon con el xp obtenido directamente

de PISCES y los resultados se muestran en la figura 2.17. El comportamiento de xp en

esta región es un poco diferente al mostrado en la figura 2.9 para la UFC. El modelo

convencional muestra el comportamiento esperado de raíz cuadrada conforme VBS

aumenta, mientras que la simulación y el modelo modificado difieren del modelo

convencional en dos formas: xp no decrece siguiendo el comportamiento de raíz


58

cuadrada y éste se satura para valores de VBS mayores a 0.4 V. Con el valor de ϕS

calculado en PISCES se obtiene el valor correcto de xp. Esto es consistente con el

comportamiento de VTH mostrado en la figura 2.7.

Figura 2.17: xp debajo del canal en función de la polarización directa, VBS, usando el modelo convencional, modelo modificado, y xp obtenido de las simulaciones PISCES.

2.4 Conclusiones

La carga móvil inyectada en la región de empobrecimiento por la polarización

directa de la UFC no es despreciable. Esta carga móvil altera la carga neta en esta

región, lo que provoca efectos importantes en VTH, µeff, Eeff, xp, y ϕS. Esto provoca que

los modelos de dichos parámetros tengan que ser modificados para el caso del

DTMOS. Las diferencias del modelo convencional de VTH con los datos

experimentales y las simulaciones PISCES se eliminaron al tomar el valor del

potencial superficial de PISCES y sustituirlo en el modelo convencional del ancho de

región de empobrecimiento. Esto quiere decir que es importante una mejor definición

de ϕS que considere el efecto de la carga móvil inyectada.

La implementación del modelo VESAT en la unión canal-cuerpo no fue

posible, esto se debió principalmente a que la unión canal-cuerpo no es exactamente


59

una unión p-n abrupta de un solo lado. Por otro lado, los efectos de la polarización

directa en los modelos para campo eléctrico y movilidad, son importantes y se

podrían solucionar con una mejor definición del campo eléctrico bajo polarización

directa.

Finalmente, existen algunos resultados experimentales de MOSFET’s de

canal largo implementados en una tecnología bulk de canal corto, operando con el

cuerpo polarizado directamente, (como en el DTMOS [13]) donde no existe gran

diferencia entre el VTH experimental y el VTH calculado con la ecuación convencional.

Esto quiere decir que tal vez la aplicabilidad de la aproximación de empobrecimiento

dependa de la tecnología y longitud del canal.


60

Referencias [1] F. Assaderaghi, D. Sinitsky, S. Parke, J. Bokor, Ping K. Ko, and Ch. Hu, “Dynamic

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Capítulo 3

3 Aplicación del modelo BSIMSOI4

en el DTMOS

3.1 Introducción

En este capítulo se presenta el análisis del modelo BSIMSOI4 con la finalidad

de determinar su validez bajo polarización directa. Se presentan resultados de la

evaluación del modelo BSIMSOI4 y se comparan con simulaciones PISCES de

dispositivos PD-SOI (basada en una tecnología PD-SOI de 0.2 µm) con la unión

fuente-cuerpo polarizada directamente. Finalmente se presentan los resultados del

análisis realizado en los parámetros de voltaje de umbral, movilidad, campo eléctrico

y corriente de sustrato bajo polarización directa.

3.2 Modelo BSIMSOI4 bajo polarización directa

Hasta el momento se ha demostrado que la tecnología SOI es la mejor opción

para la fabricación del DTMOS debido a sus características de aislamiento. Algunos

autores han reportado simulaciones SPICE de compuertas lógicas implementadas con

PD-SOI DTMOS [1]-[2], donde han utilizando el modelo BSIMSOI4 [3], el cual se

basa en una modificación del modelo BSIM3v3 [4], utilizado en MOSFETs de

tecnología bulk. El modelo BSIMSOI4 comparte las mismas ecuaciones básicas del

modelo BSIM3v3 de tal manera que se mantiene la naturaleza física y validez en

todas las regiones de operación del dispositivo. Al modelo BSIMSOI4 sólo se le

Capítulo 3 Aplicación del modelo BSIMSOI4 en el DTMOS

64

agregaron los efectos propios de la tecnología SOI, la mayoría de los cuales son

resultado del efecto de cuerpo flotante. Sin embargo, el modelo BSIM3v3 está

definido en base a la aproximación de empobrecimiento, ya que utiliza las ecuaciones

(2.7) y (2.8), para modelar QB y Qn, es decir, no se considera la existencia de carga

móvil en la RE. Por lo tanto, el uso de estas expresiones en el DTMOS es

cuestionable debido a la presencia de carga móvil inyectada por la polarización

directa de la UFC. El modelo para los efectos de canal corto también se basa en la

aproximación de empobrecimiento, y como se verá más adelante, el efecto de la carga

móvil inyectada se incrementa en dispositivos de canal corto.

3.3 Cálculo del potencial en el cuerpo

En la figura 3.1 se muestra la estructura típica de un PD-SOI MOSFET. El

dispositivo se fabrica sobre una capa delgada (mayor al xp debajo del canal) SOI de

espesor Tsi, con una capa de óxido enterrada de espesor Tbox.

Figura 3.1: Diagrama esquemático de un PD-SOI MOSFET típico.

En la tecnología de cuerpo flotante se pueden aplicar cuatro polarizaciones externas,

las cuales son voltaje de compuerta (VG), voltaje de drenaje (VD), voltaje de fuente

(VS) y voltaje de sustrato (VE). El modelo BSIMSOI4 considera el efecto de cuerpo

VE

VB


65

flotante, de esta manera el modelo soporta la polarización directa del cuerpo a través

de un nodo interno (VB en figura 3.1), el cuál está flotando en la mayoría de las

aplicaciones SOI. Como se mencionó en el Capítulo 1, esta polarización directa del

cuerpo se debe a un efecto BJT como resultado de la multiplicación por avalancha en

la región de pinch-off cerca del drenaje cuando el MOSFET opera en saturación. El

potencial en el nodo VB se calcula a través de un método iterativo realizando un

análisis nodal de todas las corrientes que entran y salen de dicho nodo.

Para implementar el DTMOS se utiliza la tecnología SOI con contacto al

cuerpo, y para ese caso el modelo considera un nodo externo conectado al cuerpo, (VP

en figura 3.1) a través de una resistencia. En aplicaciones normales, el nodo externo

se conecta a la fuente (VBS=0) ó a un potencial tal que UFC se polariza en inversa con

la finalidad de eliminar el efecto de cuerpo flotante. Para asegurar un buen

comportamiento del modelo durante las simulaciones la iteración para obtener el

potencial del cuerpo VBS (usando la terminal de fuente como referencia), es acotado

con las siguientes funciones:

( ) ⎥⎦⎤

⎢⎣⎡ −−−+−−+= BSbscBSbscBSbsc VVVVVVT δδδ 45.0 2

1 (3.1)

( ) ⎥⎦⎤

⎢⎣⎡ −−−+−−−= 1

211111 45.0 TTTV SSSbsh δδφδφφ (3.2)

donde Vbsc=-5V y φs1=1.5 V, aquí el potencial Vbsh es igual a VBS acotado entre Vbsc y

φs1. Esta definición de VBS se utiliza para el cálculo de VTH. Para validar el término

bshS V−φ en el modelo de VTH, Vbsh es acotado a 0.95φS obteniéndose un potencial

efectivo del cuerpo

( ) ⎥⎦⎤

⎢⎣⎡ −−−+−−−= bshbshSbshSSBSEFF VVVV δδφδφφ 45.0 2

000 (3.3)

Al utilizar VBSEFF, el cual está sujeto al valor φS, se asegura un buen comportamiento

de la dependencia de raíz cuadrada BSEFFS V−φ de VTH durante las simulaciones. Sin


66

embargo, el potencial en el cuerpo puede llegar a ser mayor que φS en algunas

tecnologías SOI. Para esos casos el término de raíz cuadrada se amplía para que se

puedan tener valores de VBSEFF>φS, mediante

( )BSEFFbshBSEFFS VVsVtsqrtPhisEx −+−= φ (3.4)

donde 01 SSs φφ −= . Obsérvese que BSEFFS VtsqrtPhisEx −= φ para valores de

Vbsh≤0.95φS. Queda claro que el modelo BSIMSOI4 soporta la polarización directa

del cuerpo a través del nodo VP. Sin embargo, la finalidad de este nodo no es la de

poder aplicar una polarización directa de manera externa (DTMOS), ya que en la

mayoría de los dispositivos SOI el nodo VP se conecta a la fuente o al potencial más

negativo.

3.4 Parámetros BSIMSOI4 que tendrían que cambiar de

valor en polarización directa

El modelo BSIMSOI4 cuenta con 7 parámetros de proceso, 90 parámetros de

DC, 30 parámetros de AC y 21 parámetros de temperatura. Nuestro trabajo sólo se

enfocó al análisis del modelo en DC bajo polarización directa. Por lo tanto, se realizó

un análisis de los 90 parámetros de DC y se determinó qué parámetros tendrían que

cambiar de valor, de tal manera que fueran válidos bajo polarización directa. Cabe

mencionar que el origen de la mayoría de los parámetros de DC es empírico, sin

embargo, algunos parámetros están asociados con VBS en el modelo o, desde el punto

de vista físico, son afectados por la carga móvil inyectada en la región de

empobrecimiento cuando la UFC se polariza directamente.

Del análisis presentado en el capítulo anterior para MOSFETs de canal largo

queda claro que la polarización directa afecta parámetros importantes del MOSFET,

tales como voltaje de umbral, campo eléctrico y movilidad. Por lo tanto, los

parámetros BSIMSOI4 de DC que tendrían que cambiar de valor para que sean

válidos en polarización directa, son aquellos relacionados con los parámetros de los


67

modelos de voltaje de umbral, campo eléctrico y movilidad como se verá a

continuación.

El modelo de voltaje de umbral BSIMSOI4 está definido por:

( )

( )

( )

( )

( ) DSBSt

eff

t

eff

Sbit

eff

t

eff

Sbitw

effeff

tw

effeff

Seff

OXBS

Seff

BSSBSSTH

VVLL

LL

VL

LL

L

VL

LWLLW

WT

V

L

VVV

ETABETA0DSUBDSUB

DVT1DVT1DVT0

DVT1WDVT1WDVT0W

W0K3BK3

NLX1K1

K2K1TH0V

+⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

−⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

−⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

+++

⎟⎟⎠

⎞⎜⎜⎝

⎛−++

−−−+=

00

exp22

exp

exp22

exp

exp22

exp

1

φ

φ

φ

φ

φφ

(3.5)

donde VTH0 es el VTH para VBS=0, φS=2φF y todos los parámetros de ajuste aparecen

en negrita. El primer término de la ecuación (3.5) representa el efecto del dopado

vertical no uniforme, el segundo término considera el efecto del dopado lateral no

uniforme, el tercero y cuarto representan los efectos de canal angosto y, el quinto y

sexto representan los efectos de canal corto, Charge Sharing (CS) y Drain Induced

Barrier Lowering (DIBL), respectivamente.

Los parámetros K1 y K2 de la ecuación (3.5), son los coeficientes de efecto

de cuerpo de primer y segundo orden respectivamente, los cuales están determinados

por la carga total en la RE, y bajo polarización directa se debe considerar la carga

móvil inyectada. De esta manera su valor puede cambiar para que sean válidos para el

DTMOS.

Del modelo de los efectos de canal angosto (tercer término en (3.5)) se

observa que el parámetro K3B, definido como el coeficiente de efecto de cuerpo de

K3, está asociado con VBS. En este análisis únicamente se consideraron dispositivos

de canal ancho (Weff=2µm). Pero si este no fuera el caso, el valor de K3B tendría que

ajustarse a un valor adecuado para ser válido en polarización directa.


68

En el sexto término, el correspondiente al efecto DIBL se observa que el valor

del parámetro ETAB, definido como el coeficiente de VBS para el efecto DIBL tendría

que ser ajustado para que sea válido bajo polarización directa.

Tomando solamente los dos últimos términos de la ecuación (3.5),

correspondientes a los efectos de canal corto tenemos:

( )

( ) DSBSt

eff

t

eff

Sbit

eff

t

eff

VVlL

lL

Vl

Ll

L

ETABETA0DSUBDSUB

DVT1DVT1DVT0

+⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

−⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

00

exp22

exp

exp22

exp φ (3.6)

donde ( )BSoxpSt VCxl DVT2+= 1ε , es definida como la longitud característica y lt0

es la longitud característica para VBS=0. Como se puede observar, el parámetro DVT2

definido como el coeficiente de VBS para efectos de canal corto, depende de VBS y su

valor debe ser muy bien definido bajo polarización directa, ya que un valor incorrecto

de DVT2 provocaría un cambio de signo en la longitud característica, y el término

exponencial de la ecuación (3.6) se incrementaría exponencialmente generando una

inconsistencia en el modelo de los efectos de canal corto bajo polarización directa.

Cuando VDS es muy grande y/o cuando la longitud del canal es grande, el

ancho de la región de empobrecimiento no es uniforme a lo largo del canal. Debido a

la variación de QB se produce una variación de VTH a lo largo del canal, y a este efecto

se le conoce como “bulk charge effect”.

En el modelo BSIM3v3 se utiliza el parámetro Abulk para considerar el efecto

de la variación de la carga QB a lo largo del canal, el cual incluye efectos de canal

corto y angosto a través de varios parámetros de ajuste en la ecuación (3.7)

( ) ⎪⎪⎭

⎪⎪⎬

⎫

⎪⎪⎩

⎪⎪⎨

⎧

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡

++

⎟⎟⎟

⎠

⎞

⎜⎜⎜

⎝

⎛

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+−

++

−+=

B1B0AGS

A0

KETAV-

K1

BSEFFeffpjeff

effGS

pjeff

eff

bshS

bulk WxxLL

VxxL

L

V

A2

21

21

121

φ

(3.7)


69

donde xj es la profundidad de unión y todos los parámetros de ajuste están en negritas.

El parámetro Abulk es modificado en el modelo BSIMSOI4, para ampliar el término

de raíz cuadrada a una mayor polarización de cuerpo. Esto se realiza a través de un

incremento efectivo en φS con el parámetro KETAS. Como se puede observar en la

ecuación (3.8), los valores de los parámetros KETAS y KETA están asociados a VBS

y su valor se puede ver alterado para el caso del DTMOS.

( ) ⎪⎪⎭

⎪⎪⎬

⎫

⎪⎪⎩

⎪⎪⎨

⎧

⎥⎥⎥

⎦

⎤

⎢⎢⎢

⎣

⎡

++

⎟⎟⎟

⎠

⎞

⎜⎜⎜

⎝

⎛

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+−

++

−++=

B1B0AGS

A0

KETAKETAS

K1

effpsieff

effGS

psieff

eff

bsh

bshS

bulk WxTLL

VxTL

L

VV

A2

21

21

21

φ

(3.8)

Se ha demostrado que el modelo de movilidad definido por la ecuación (2.13)

se ajusta satisfactoriamente a datos experimentales. Sin embargo, involucra una

función elevada a la potencia ν, lo que genera un incremento en el tiempo de

simulación SPICE. En su lugar, los modelos BSIM3v3 y BSIMSOI4 utilizan la

expansión en serie de Taylor de dicha función, donde sólo se consideran los tres

primeros términos con sus respectivos parámetros de ajuste. De esta manera el

modelo BSIMSOI4 para la movilidad efectiva está definido por:

( )2

0

221 ⎟⎟

⎠

⎞⎜⎜⎝

⎛ ++⎟⎟

⎠

⎞⎜⎜⎝

⎛ +++

=

OX

THGST

OX

THGSTBS

eff

TVV

TVV

V UBUCUA

μμ

(3.9)

donde VGST=VGS-VTH, µ0 es la movilidad de campo eléctrico bajo y los parámetros de

ajuste están en negritas. Como se verá en la próxima sección, el cálculo correcto del

campo eléctrico efectivo bajo polarización directa es el punto más importante para el

cálculo de la movilidad efectiva. Además, de la ecuación (3.9) se observa que el

parámetro UC está asociado con VBS y, por lo tanto, su valor podría cambiar en el

caso de polarización directa.


70

3.5 Efecto de la polarización directa en MOSFETs de

tecnología PD-SOI de 0.2 μm

En este caso se realizaron simulaciones PISCES y HSPICE de dispositivos

PD-SOI de canal corto (Leff = 0.2 y 0.4 μm) y canal largo (Leff = 10 μm), basadas en

una tecnología PD-SOI de 0.2 µm, ya que es una tecnología estándar utilizada en

dispositivos PD-SOI actuales. Los parámetros BSIMSOI4 de dicha tecnología fueron

proporcionados por el Dr. Pin Su de la universidad nacional de Chiao Tung, los

cuales se muestran en la tabla 3.1.

Similar al estudio realizado en los dispositivos de canal largo del capítulo

anterior, la fuente fue usada como la terminal de referencia mientras que la

polarización inversa y directa de la UFC se barrió de 0 a -1.0 V y de 0 a 0.8 V

respectivamente. VDS se mantuvo constante a 50 mV para asegurar la operación en la

región lineal, mientras que VGS se barrió de 0 a 2 V. El objetivo de realizar las

simulaciones fue investigar la validez del modelo BSIMSOI4 para cuando el cuerpo

está polarizado directamente. En las figuras 3.2 y 3.3 se pueden observar las curvas

de transferencia simuladas (PISCES y HSPICE) para el dispositivo de 0.2 µm.

Como se puede ver en la figura 3.2, ambas curvas se desplazan hacia la derecha

(incremento de VTH) conforme la polarización inversa del cuerpo se incrementa y

HSPICE predice satisfactoriamente los resultados de PISCES.

Por otro lado, en la figura 3.3 se observa que ambas curvas se desplazan hacia

la izquierda (reducción de VTH) conforme la polarización directa del cuerpo se

incrementa. Aquí se observa que HSPICE no predice satisfactoriamente el VTH para

VBS lo suficientemente alto en directa.


71

Parámetros BSIMSOI Leff=0.2 µm

Parámetro U. Parámetro U. Parámetro U. Parámetro U.

TNOM = 27 ºC TOX = 4.5E-9 m TSI = 100E-9 m TBOX=400E-09 m

MOBMOD = 0 - CAPMOD = 2 - SHMOD =0 - PARAMCHK=0 -

WINT = 0 m LINT = -2E-8 m VTH0 = .42 V K1 = .49 V1/2

K2 = .1 - K3 = 0 - K3B = 2.2 V-1 NLX = 2E-7 m

DVT0 = 10 - DVT1 = .55 - DVT2 = -1.4 V-1 DVT0W = 0 -

DVT1W = 0 m-1 DVT2W = 0 V-1 NCH= .7E17 cm-3 NSUB = -1E15 cm-3

NGATE=1E20 cm-3 AGIDL=1e-15 mho BGIDL=1e9 V/m NGIDL=1.1 V

NDIODE=1.13 - NTUN = 14.0 - NRECF0=2.5 - NRECR0=4 -

VREC0=1.2 V NTRECF=.1 - NTRECR=.2 - ISBJT = 1e-4 A/m2

ISDIF = 1e-5 A/m2 ISTUN = 2e-5 A/m2 ISREC = 4e-2 A/m2 XBJT = .9 -

XDIF = .9 - XREC = .9 - XTUN = 0.01 - AHLI=1e-9 -

LBJT0=0.2e-6 m LN=2e-6 m NBJT=.8 - NDIF=-1 -

AELY=1e8 - VABJT=0 V U0 = 352 cm2/V-s UA = 1.3E-11 m/V

UB = 1.7E-18 (m/V)2 UC = -4E-10 V-1 W0= 1.16E-06 m AGS = .25 V-1

A1 = 0 V-1 A2 = 1 - B0 = .01 m B1 = 10 m

PRWG = 0 V-1/2 PRWB = -.2 V-1 WR = 1 - RBODY = 1e0 Ω/

RBSH = 0.0 Ω/ A0 = 1.4 - KETA = 0.1 V-1 KETAS = 0.2 V

VSAT= 1.35E5 m/s DWG = 0 m/V DWB = 0 V1/2 ALPHA0 = 1e-8 m/V

BETA0 = 0 V-1 BETA1 = 0.05 - BETA2 = 0.07 V VDSATII0 = .8 V

ESATII = 1e7 V/m VOFF = -.14 V NFACTOR=.7 - CDSC = .00002 F/m2

CDSCB = 0 F/V-m2 CDSCD = 0 F/V-m2 CIT = 0 F/m2 PCLM = 2.9 -

DROUT = .2 - DELTA = .01 V ETA0 = .05 - ETAB = 0 V-1

DSUB = .2 - RTH0 = .005 mºC/W KT1 = -.3 V CLE = .6 -

UA1=4.31E-09 m/V UB1=-7.61E-18 (m/V)2 UC1=-5.6E-11 V-1 UTE = -1.5 -

RDSW = 0 Ωm TT=3e-10 - CF = 1E-20 F/m PDIBLC2 = .004 -

PBSWG=1 V AT = 22400 CKAPPA = .6 F/m PDIBLCB=-.234 -

MJSWG=.5 V CGSO = 1e-10 F/m CGDL= 1E-20 F/m CLC = .0000001 m

TCJSWG=1e-4 1/K CGDO = 1e-10 F/m CGSL= 1E-20 F/m KT1L = 0 -

CSDESW=1e-12 F/m CJSWG =1e-12 F/m PVAG = 12 - KT2 = .022 -

ASD = 0.3 - PRT = 760 Ω-µm PDIBLC1=.18 -

Tabla 3.1: Parámetros BSIMSOI4 para una tecnología de 0.2 µm


72

Figura 3.2: Corriente de drenaje en función de la polarización inversa, VBS. Se realizó un barrido de VBS de 0 a -1.2 V, en pasos de 0.3 V.

Figura 3.3: Corriente de drenaje en función de la polarización directa, VBS. Se realizó un barrido de VBS de 0 a 0.8 V, en pasos de 0.2 V.


73

3.5.1 Voltaje de umbral

De las curvas de transferencia PISCES de cada dispositivo simulado bajo

polarización inversa (VBS<0) se extrajo el VTH mediante el método LE en el punto de

máxima transconductancia. El modelo BSIMSOI4 (3.5) se ajustó al VTH extraído con

la finalidad de sintonizar el modelo BSIMSOI4 con PISCES en polarización inversa

(donde el modelo es válido). Los parámetros del modelo BSIMSOI4 obtenidos a

través del ajuste se muestran en la tabla 3.2 (no se consideraron los parámetros del

efecto de canal angosto, ya que Weff=2µm), los cuales son válidos en polarización

inversa para todas las longitudes de canal consideradas. Posteriormente, la ecuación

(3.5) fue evaluada bajo polarización inversa (VBS) con los parámetros de la tabla 3.2,

y como se puede ver en la figura 3.4, se corrobora la validez del modelo BSIMSOI4

en polarización inversa.

Parámetro Unidad Parámetro Unidad VTH0 = 0.4626 V DVT1 = 0.53 - K1 = 0.445 V1/2 DVT2 = -0.030 1/V K2 = 0.023 - ETA0 = 0.05 - NLX = 2.0E-7 m ETAB = 0 1/V DVT0 = 9.58 - DSUB = 0.2 -

Tabla 3.2: Parámetros BSIMSOI4 obtenidos en el ajuste de la ecuación (3.5) con el VTH extraído de PISCES, en polarización inversa, válido para todas las longitudes de canal consideradas.

En la figura 3.5 se compara el modelo BSIMSOI4 y el VTH de PISCES bajo

polarización directa. En la evaluación del modelo BSIMSOI4 se usaron los

parámetros de la tabla 3.2, con la finalidad de observar el efecto de la polarización

directa. Como se observa el modelo BSIMSOI4 concuerda satisfactoriamente con las

simulaciones PISCES en dispositivos de canal largo implementados en una

tecnología de canal corto.


74

Figura 3.4: Voltaje de umbral BSIMSOI4 y PISCES en función de la polarización inversa del cuerpo, para PD-SOI MOSFETs con longitudes de canal de 0.2, 0.4 y 10 μm.

Figura 3.5: Voltaje de umbral BSIMSOI4 y PISCES en función de la polarización directa del cuerpo, para un PD-SOI MOSFET con longitud de canal de 10μm.

En la figura 3.6 se compara el modelo BSIMSOI4 y el VTH de PISCES bajo

polarización directa para los dispositivos de canal corto, y se observa que el modelo

BSIMSOI4 sobrestima el VTH en los dispositivos de canal corto.


75

Figura 3.6: Voltaje de umbral BSIMSOI4 y PISCES en función de la polarización directa del cuerpo, para PD-SOI MOSFETs con longitudes de canal de 0.2 y 0.4μm.

Las diferencias entre HSPICE y PISCES en la figura 3.6 se deben a que el

modelo BSIMSOI4 (incluyendo el modelo para los efectos de canal corto) está

basado en la aproximación de empobrecimiento. Esta aproximación puede ser válida

en dispositivos de canal largo de una tecnología de canal corto (corroborando los

resultados de [5]) debido a las altas concentraciones del sustrato, pero definitivamente

el efecto de la polarización directa se incrementa en dispositivos de canal corto y el

modelo BSIMSOI4 debe considerar estos efectos a través de un análisis físico del

modelo para los efectos de canal corto.

Por otro lado se realizó un ajuste del modelo BSIMSOI4 (3.5) con el VTH

extraído de PISCES pero bajo polarización directa. Algunos parámetros del modelo

BSIMSOI4 obtenidos variaron un cierto porcentaje con respecto a sus valores en

polarización inversa y se muestran en la tabla 3.3. Aunque el ajuste fue satisfactorio

en polarización directa, y todas las longitudes de canal consideradas, el propósito es

obtener un modelo válido en polarización directa pero sin modificar el valor de los

parámetros en polarización inversa (tabla 3.2).


76

Parámetro Unidad Variación Parámetro Unidad Variación

VTH0=0.4626 - 0% DVT1 = 0.55 - 3.7%

K1 = 0.49 V1/2 10% DVT2 = -0.074 1/V 142%

K2 = 0.012 - 50% ETA0 = 0.01 - 20%

NLX = 2.0E-7 m 0% ETAB = 0.05 1/V 5%

DVT0 =9.99 - 4.2% DSUB = 0.2 - 0% Tabla 3.3: Parámetros BSIMSOI4 obtenidos en el ajuste de la ecuación (3.5) con el VTH extraído de

PISCES, en polarización directa.

Los parámetros que variaron en polarización directa son algunos de los

parámetros que ya se habían mencionado en la sección anterior, los cuales se

encuentran asociados a VBS. El parámetro DVT2 del modelo para los efectos de canal

corto es afectado de manera importante en polarización directa, y esto es lógico ya

que se involucra con el término que define a la longitud característica en la ecuación

(3.6).

En el modelo BSIMSOI4 la reducción de VTH con la reducción de la longitud

del canal y el incremento de VDS es modelado a través de los dos efectos de canal

corto mencionados en la sección anterior, Charge Sharing y Drain Induced Barrier

Lowering. Ambos efectos son modelados a través de una solución cuasi-

bidimensional de la ecuación de Poisson en la RE considerando la aproximación de

empobrecimiento [6]. El modelo para la variación de VTH (∆VTH) debido a los efectos

de CS y DIBL está definido por la ecuación (3.6), y reescrita nuevamente en la

ecuación (3.10) como:

( )

( ) DSBSt

eff

t

eff

Sbit

eff

t

eff

THDIBLTHSCTH

VVlL

lL

Vl

Ll

L

VVV

ETABETA0DSUBDSUB

DVT1DVT1DVT0

+⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−

−⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−−=

−−=Δ−

00

exp22

exp

exp22

exp φ

(3.10)

El primer término de la ecuación (3.10) es debido al efecto de CS y el segundo

término es debido al efecto DIBL.


77

En dispositivos de canal corto las regiones de empobrecimiento de la UFC y

la unión drenaje-cuerpo (UDC) se traslapan con la RE creada por VGS debajo de la

compuerta. De esta manera la carga iónica QB, controlada por VGS, decrece conforme

VBS se incrementa en polarización inversa. Por ello, el efecto CS debe reducirse

conforme VBS se incrementa en polarización directa debido a la reducción de la RE de

la UFC.

Por otra parte, el efecto DIBL se presenta en dispositivos de canal corto

cuando VDS afecta la distribución del potencial en el canal, reduciendo la barrera de

potencial entre el potencial superficial mínimo1 (ϕsmin) en el canal y el potencial en la

fuente, permitiendo que los portadores alcancen el canal a un valor de VGS más

pequeño. Para un valor dado de VDS, la reducción en la barrera de potencial se

incrementa conforme VBS se incrementa en polarización directa, como se muestra en

la figura 3.7.

Figura 3.7: Distribución del potencial superficial en el canal simulado en PISCES en función de la distancia a partir de la fuente, para un PD-SOI MOSFET con longitud de canal de 0.2 μm

1 ϕsmin se define como el valor del potencial superficial, cuando la derivada del potencial superficial con respecto a y (distancia a lo largo del canal) es igual a cero.


78

En la figura 3.7 se observa que para un valor dado de VBS la reducción de la

barrera debido a VDS es un poco mayor comparada con el caso de VBS=0V;

considerando que un pequeño cambio en el potencial resulta en un cambio

considerable de Qn, este efecto debe ser considerado en el modelo de DIBL. Los

parámetros más importantes en el modelo para los efectos de canal corto (3.10) donde

el efecto de la polarización directa debe ser considerado son el modelo para xp y ϕS.

El modelo para xp y/o la definición de ϕS deben considerar la existencia de la carga

móvil en la RE para el DTMOS.

3.5.2 Campo Eléctrico

En el modelo BSIMSOI4 el campo eléctrico efectivo (Eeff) se modela a través de la

ecuación (2.12), la cual es la misma que se utiliza para el cálculo de Eeff en el modelo

BSIM3v3 y se utilizó en el capítulo anterior para el cálculo de Eeff en los dispositivos

de canal largo. En la figura 3.8 se muestra el campo eléctrico simulado (PISCES y

HSPICE) para el dispositivo PD-SOI con Leff=0.2 µm, y se puede observar que Eeff

decrece conforme la polarización directa se incrementa.

Figura 3.8: a) Campo eléctrico en función de VGS simulado en PISCES y el evaluado con la ecuación (2.12) del modelo BSIMSOI4.


79

Las diferencias entre PISCES y HSPICE se relacionan con la forma en como se

modela Eeff en cada caso. PISCES resuelve numéricamente la ecuación de Poisson

considerando la carga móvil inyectada por la polarización directa, mientras que el

modelo BSIMSOI4 utilizado en HSPICE utiliza una expresión muy simple basada en

la aproximación de empobrecimiento.

3.5.3 Movilidad

Al no contar con datos experimentales de movilidad para le tecnología PD-

SOI de 0.2 μm se tomó como referencia la movilidad simulada en PISCES bajo

polarización inversa. Posteriormente se ajustó el modelo BSIMSOI4 (ecuación (3.9))

a la movilidad simulada en PISCES para obtener los parámetros UA, UB y UC

válidos en polarización inversa. Finalmente se evaluó la ecuación (3.9) con los

parámetros UA, UB y UC extraídos y se comparó con la movilidad simulada en

PISCES en función de la polarización directa del cuerpo; los resultados se muestran

en la figura 3.9.

Figura 3.9: Movilidad simulada en PISCES y evaluada con el modelo de movilidad BSIMSOI4 en función de VGS y VBS.


80

Los resultados de la figura 3.9 son similares a los obtenidos con el modelo

BSIM3v3 para un dispositivo de canal largo (tecnología bulk de 10μm). Nuevamente,

la degradación de la movilidad con VGS se reduce conforme VBS aumenta en directa

debido a que Eeff también se reduce. Las diferencias cuantitativas se relacionan a la

aproximación de empobrecimiento utilizada en el cálculo de Eeff.

Al igual que los parámetros del modelo de VTH los parámetros del modelo de

movilidad se pueden ajustar en polarización directa obteniendo los siguientes valores:

Parámetro Unidad Directa VariaciónUA m/V 4E-11 307% UB (m/V)2 1.7E18 0% UC 1/V -3.5E10 12.5%

Tabla 3.4: Parámetros BSIMSOI4 obtenidos en el ajuste de la ecuación (3.9) con la movilidad simulada en PISCES, en polarización directa.

El valor de los parámetros UA y UC del modelo de movilidad BSIMSOI4

cambian si el cuerpo está polarizado directamente, lo que indica que el modelo

BSIMSOI4 puede ser válido en polarización directa sólo si se propone una mejor

definición de Eeff.

3.5.4 Corriente de sustrato

Un gran problema en la implementación del DTMOS es el incremento de la

corriente de sustrato (ISUB) conforme la polarización directa del cuerpo se incrementa.

Como se mencionó en la sección 3.2, las corrientes que entran y salen del cuerpo son

las que determinan el potencial en el cuerpo y por lo tanto el efecto de cuerpo en la

corriente de drenaje.

Además, de la corriente de ionización por impacto (Iii,), considerada en el

modelo BSIM3v3, en el modelo BSIMSOI4 se consideran las corrientes de difusión

(ISSJ) y recombinación (Irec) en las uniones, la corriente gate induced drain leakage

(Igidl), la corriente de tuneleo a través del óxido (Igb) y la corriente del transistor


81

bipolar intrínseco. En la figura 3.10 se muestran todas las corrientes consideradas en

el modelo BSIMSOI4 para el cálculo de ISUB, y como se puede observar, bajo

polarización directa la principal componente será la corriente de difusión de la UFC

(ISSJ). El efecto de la polarización directa del cuerpo en ISUB se analizó a través de

simulaciones en PISCES y HSPICE del mismo dispositivo PD-SOI de canal corto

(Leff=0.2μm) con la UFC polarizada directamente.

Figura 3.10: Corrientes consideradas en el modelo de la corriente de sustrato del modelo BSIMSOI4.

En la figura 3.11 se muestran la corriente de sustrato y drenaje en función de

la polarización directa simulada en PISCES. Ahí se puede observar que para valores

de VBS mayores a 0.6 V la ISUB no presenta el comportamiento convencional, se

incrementa exponencialmente y ésta no es afectada por VGS debido a que el

mecanismo de ionización por impacto ya no es importante.

En la figura 3.12 se muestra la corriente de sustrato simulada en HSPICE y

PISCES en función de la polarización directa y como se observa el modelo

BSIMSOI4 no concuerda con las simulaciones PISCES.

Para valores pequeños de VBS en la región de saturación la componente Iii es

calculada con una mejor definición del campo eléctrico longitudinal El comparada

con la utilizada en el modelo BSIMSOI4. En la región lineal predomina el Eeff y los

resultados del modelo BSIMSOI4 y PISCES son similares. Sin embargo, para valores

altos de VBS el modelo BSIMSOI4 sobrestima el valor de ISUB debido al efecto de la

Compuerta

Sustrato

BOX BOX

Drenaje

Iii

Igidl Igb ISSJ

IC

Irec Fuente


82

polarización directa en el valor numérico de algunos de los parámetros del modelo de

ISUB que dependen directamente de VBS.

Figura 3.11: Corriente de drenaje y sustrato simuladas en PISCES en función de la polarización directa.

Figura 3.12: Corriente de sustrato simulada en PISCES y HSPICE en función de la polarización directa VBS, VDS=1.5 V.


83

El BJT intrínseco asociado a un MOSFET bajo condiciones de operación

normal, se encuentra apagado. Sin embargo, cuando la UFC está polarizada

directamente (equivalente a la unión emisor-base) a voltajes mayores a 0.6V, el

efecto bipolar aparece, como se observa en la figura 3.13, y por lo tanto, esta

corriente bipolar se suma a la corriente de canal del MOSFET (corriente IC en la

figura 3.10).

Figura 3.13: Corriente de colector (característica de salida del BJT intrínseco) en función de VDS, para VBS=0, 0.3, y 0.8 V.

3.6 Conclusiones

El modelo BSIMSOI4 está definido en base a la aproximación de

empobrecimiento, ya que utiliza las ecuaciones (2.7) y (2.8), para modelar QB y Qn,

es decir, no se considera la existencia de carga móvil en la RE.

Los parámetros BSIMSOI4 de DC relacionados con los modelos de voltaje de

umbral, campo eléctrico y movilidad tendrían que cambiar de valor para que sean

válidos en polarización directa.


84

Las diferencias que se presentan entre BSIMSOI4 y PISCES se deben a que el

modelo BSIMSOI4 utilizado en HSPICE está basado en la aproximación de

empobrecimiento. Esta aproximación puede ser válida en dispositivos de canal largo

de una tecnología de canal corto debido a las altas concentraciones del sustrato, pero

definitivamente el efecto de la polarización directa se incrementa en dispositivos de

canal corto y el modelo BSIMSOI4 debe considerar estos efectos a través de un

análisis físico del modelo para los efectos de canal corto.


85

Referencias [1] M.R. Casu et al. “Comparative Analysis for PD-SOI Active-Biasing Circuits”, IEEE

SOI Conference, pp. 94-95, 2000.

[2] G. Rae and T. Chen, “Comparative Assessment of Adaptive Body-Bias SOI Pass-Transistor Logic,” Proceedings Fourth International Symposium on Quality Electronic Design (ISQED), pp. 55-60, 2003.

[3] BSIM Group, BSIMSOI4.0 MOSFET Model Users’ Manual, November 2005.

[4] BSIM Group, BSIM3v3.3 MOSFET Model Users’ Manual, 2005.

[5] A. Jiménez, F. J. De la Hidalga, M. J. Deen, “Modeling of the dynamic threshold MOSFET”, IEE Proc.-Circuits Devices Syst., 2005, pp. 502-508.

[6] Z. H. Liu, C. Hu, J. H. Huang, T. Y. Chan, M. C. Jeng, P. K. Ko and Y. C. Cheng, “Threshold voltage model for deep-submicrometer MOSFET’s”, IEEE Trans. Electron Devices, 1993, Vol. 40, No. 1, pp. 86-95.

Capítulo 4

4 Hacia un modelo SPICE válido

para el DTMOS

4.1 Introducción

En este capítulo se presenta una mejor definición del potencial superficial

(extraída de PISCES) bajo polarización directa, y se utiliza en el modelo BSIMSOI4

de los efectos de canal corto. La ubicación del potencial superficial mínimo (y0) no es

constante como se aproxima en BSIMSOI4 sino que depende de la polarización

directa de la unión fuente-cuerpo. Se presentan las bases para una posible

modificación del modelo de y0 bajo polarización directa, con la finalidad de tener una

mejor representación de los efectos de canal corto para el DTMOS. Finalmente se

presenta una discusión a cerca de una mejor definición del campo eléctrico bajo

polarización directa para corregir las diferencias entre PISCES y BSIMSOI4 en los

modelos de movilidad y campo eléctrico.

4.2 Definición correcta de ϕS en el modelo para los efectos

de canal corto

Del los capítulos anteriores queda claro que la aproximación de

empobrecimiento utilizada en el modelo BSIMSOI4, puede seguir siendo válida para

el cálculo de VTH en dispositivos de canal largo de una tecnología de canal corto. Si a

estos dispositivos se les aplica una polarización directa VBS≤0.6 V, la UFC no alcanza

Capítulo 4 Hacia un modelo SPICE válido para el DTMOS

88

a encenderse totalmente, provocando que ISUB no se incremente de manera

importante, lo cual como ya se mencionó, se relaciona con el voltaje de encendido de

la UFC (Vbi), que en dispositivos de tecnologías de canal corto es mayor, lo que

provoca un menor efecto de la carga móvil inyectada.

Si aplicamos la ley de Gauss en una caja rectangular de altura xp y longitud ∆y

en la región de empobreciendo, como se muestra en la figura 4.1, y considerando la

aproximación de empobrecimiento, se obtiene la siguiente expresión cuasi-

bidimensional:

( ) ( )( )PA

OX

SFBGSoxlSps xqNT

yVVdy

ydEx=

−−+

ϕεη

ε (4.1)

donde ElS(y) es el campo eléctrico longitudinal en la superficie, ϕS(y) es el potencial

superficial, η es un parámetro de ajuste que representa la no uniformidad de xp a lo

largo del canal y VFB es el voltaje de banda plana, los demás parámetros ya fueron

definidos en secciones anteriores. El modelo para xp es el modelo convencional

definido en la sección 2.2 con la ecuación (2.3).

Figura 4.1: Diagrama esquemático de (a) caja Gaussiana utilizada en el análisis cuasi-bidimensional, (b) condiciones de frontera para resolver la ecuación (4.1).

Vbi Vbi+VDS

( ) 0,=

px

s

dxyxdϕ

Leff xp

(b)

ElS(y)

Compuerta

xp Leff

Δy

0 y

x (a)

Fuente Drenaje


89

El primer término de la ecuación (4.1) representa el flujo de campo eléctrico

neto entrando a la caja Gaussiana en la dirección y. El segundo término representa el

flujo de campo eléctrico neto entrando por la parte superior de la caja Gaussiana en

dirección x, y se considera que no existe ningún flujo de campo eléctrico en la parte

inferior de la caja.

La solución de la ecuación (4.1) bajo las siguientes condiciones de frontera:

ϕS(0)=Vbi, ϕS(L)=Vbi+VDS, tomando al potencial en el sustrato (cuerpo en la

tecnología PD-SOI) como referencia, es:

( ) ( )[ ]( ) ( ) ( )

( )t

tTGbiDS

t

tTGbiTGS lL

lyVVVlL

lyLVVVsenhsenh

senhsenh

−++−

−+=ϕ (4.2)

donde STHLGSTG VVV φ+−= y oxpAoxSFBTHL xqNTVV εφ ++= es el voltaje de umbral

para dispositivos de canal largo, que es la misma definición para VTH utilizada en la

sección 2.3.1 con la ecuación (2.9), y lt es la longitud característica definida como:

ηεε

ox

pSoxt

xTl =

(4.3)

La distribución del potencial superficial definida en (4.2) se puede entender como el

potencial superficial de canal largo modificado por el campo eléctrico longitudinal.

En la figura 4.2 se muestra la evaluación de (4.2) para PD-SOI MOSFETs con

VBS=0 V, VGS=VTH, VDS=0.05 V, y diferentes longitudes de canal, los resultados se

compararon con simulaciones PISCES de PD-SOI MOSFETs basadas en una

tecnología PD-SOI de 0.2 µm.

Como puede observarse, las simulaciones PISCES difieren de la ecuación

(4.2) en dos formas: el valor de Vbi (la condición de frontera ϕS(0)=Vbi) calculado en

PISCES considera la concentración total de dopado en el extremo de la fuente del

canal a diferencia de la concentración de dopado promedio (NA y ND) utilizada en


90

(4.2), y se presenta una importante variación de ϕS.a lo largo del canal incluso en

dispositivos de canal largo.

Figura 4.2: Potencial superficial a lo largo del canal evaluado con (4.2) y simulado en PISCES para diferentes longitudes de canal.

En la figura 4.2 también se observa que el potencial superficial tiene un

mínimo en y0, el cual, como se mencionó en la sección 3.5.1, se puede encontrar

solucionando dϕS(y)/dy=0. La ubicación de y0 y el potencial superficial mínimo

(ϕSmin) deben ser obtenidos numéricamente. Sin embargo, en [1] el valor de y0 es

aproximado a Leff/2 (ver figura 4.2), y ϕSmin se puede obtener analíticamente de

ϕSmin=ϕS(y0).

( )[ ] [ ]( )teff

teffDSTGbiTGsmin lL

lLVVVV

senh2senh

2 +−+=ϕ (4.4)

Si VDS es lo suficientemente pequeño, en [1] se concluye que la aproximación

de y0=Leff/2 es válida para dispositivos de canal largo y canal corto. Sin embargo, de

las simulaciones PISCES podemos observar que la aproximación y0=Leff/2 es

cuestionable aún para dispositivos de canal largo.


91

En la figura 4.3 se presentan las simulaciones PISCES del potencial

superficial a lo largo del canal para un PD-SOI MOSFET (VBS=0) y para un PD-SOI

DTMOS (VBS=VGS) con Leff=0.2 µm para diferentes valores de VBS, VGS y VDS=1.5 V

para acentuar los efectos de canal corto.

De las figuras 4.2 y 4.3 queda claro que conforme la longitud del canal se

reduce y VDS se incrementa, la reducción de la barrera de potencial entre la fuente y

ϕSmin (y0) se incrementa, provocando que el efecto de DIBL se incremente. Sin

embargo, en la figura 4.3 se observa que para el caso del DTMOS (VBS=VGS) el efecto

de DIBL se reduce en comparación con el MOSFET (VBS=0). Conforme VDS y VBS se

incrementan, la ubicación de ϕSmin (y0) se acerca al extremo de la fuente en el canal.

Si comparamos la ubicación de y0 en el DTMOS para VGS(VBS) = 0.2 y 0.4 V con la

correspondiente para el caso del MOSFET (VBS=0), podemos observar que y0 se

encuentra más lejos del extremo de la fuente, mientras que éste esta más cercano de la

fuente para el caso del MOSFET. Por lo tanto, el efecto de DIBL se reduce para el

caso del DTMOS.

Figura 4.3: potencial superficial a lo largo del canal simulado en PISCES para un PD-SOI MOSFET y un PD-SOI DTMOS con Leff=0.2 μm.


92

Enfocándonos en el caso del DTMOS y como se mencionó en la sección

3.5.1, conforme la polarización directa de la UFC se incrementa, el efecto CS decrece

debido a la reducción del ancho de la región de empobrecimiento de la UFC. Por lo

tanto, ambos efectos CS y DIBL se reducen por la polarización directa en el DTMOS.

Los modelos para los efectos CS y DIBL del modelo BSIMSOI4 están

basados en la ecuación (4.4). Para determinar el VTH, en (4.4) se supone que

ϕSmin=2φF cuando VGS=VTH, obteniéndose la siguiente expresión para el voltaje de

umbral:

( )[ ]

( )THTHLTH

t

DSSbiTHLTH

VVVl

VVVV

Δ−=−

+−−=

2cosh22 φ

(4.5)

donde ΔVTH representa la reducción del voltaje de umbral para cuando la longitud del

canal se reduce y VDS se incrementa. Cuando lt<<Leff la variación del voltaje de

umbral se puede aproximar por:

( )[ ] ( ) ( )[ ]teffteffDSSbiTH lLlLVVV −+−+−=Δ exp2exp2 φ (4.6)

Con la finalidad de que el modelo sea válido para diferentes tecnologías y

condiciones de operación, se introducen varios parámetros de ajuste en (4.6), y las

siguientes expresiones son utilizadas en el modelo BSIMSOI4 para tomar en cuenta

los efectos de CS y DIBL de manera separada:

( )

( ) DSBSt

eff

t

eff

Sbit

eff

t

eff

THDIBLTHSCTH

VVlL

lL

Vl

Ll

L

VVV

ETABETA0DSUBDSUB

DVT1DVT1DVT0

+⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−

−⎟⎟⎠

⎞⎜⎜⎝

⎛⎟⎟⎠

⎞⎜⎜⎝

⎛−+⎟⎟

⎠

⎞⎜⎜⎝

⎛−=

+=Δ

00

exp22

exp

exp22

exp φ (4.7)

donde ( )BSoxpoxst Vxtl DVT2−= 1εε es la longitud característica y lt0 es la longitud

característica para VBS=0, y los parámetros de ajuste están en negrita. Cabe señalar

que la ecuación (4.7) es diferente a la ecuación (4.6), ya que se eliminan algunos


93

términos y se introducen otros, además de la inserción de los parámetros de ajuste.

Sin embargo, en [2] se argumenta que en esencia la ecuación (4.7) es igual a (4.6) ya

que se mantienen los términos exponenciales y lo que se busca es que funcionalmente

se representen los efectos de canal corto.

Así, en (4.7) se observa que en el término correspondiente al efecto SC

(VTHSC) se eliminó la dependencia con VDS, esto se debe a que para VDS pequeños

predomina el efecto SC y para VDS altos predomina el efecto de DIBL (como se puede

observar en la figura 4.3).

Del análisis anterior está claro que la solución de (4.1) se realizó sin

considerar la carga móvil inyectada en la región de empobrecimiento, la cual ya no es

despreciable para el caso del DTMOS, y que se demostró en el Capítulo 2. Por lo

tanto, es necesario utilizar un valor más real para y0, y de esta manera obtener una

mejor definición de ϕSmin que considere la carga móvil inyectada por la polarización

directa de la UFC. En [3] se pretende resolver este problema; sin embargo, la

solución para la distribución del potencial superficial no es cerrada y tiene que

resolverse numéricamente, lo que impide su implementación en un simulador

circuital como SPICE.

En la figura 4.4 se muestra el valor de y0 en función de la polarización directa

para el caso del DTMOS y del MOSFET con Leff=0.2 µm, ambos simulados en

PISCES. Con esta figura se puede entender de mejor manera lo mencionado en la

figura 4.3.

De la figura 4.4 tomamos el valor de y0 para el caso del DTMOS, y lo

sustituimos en (4.2) para obtener ϕSmin, y posteriormente se siguió el mismo

procedimiento para obtener un ΔVTH correcto. El ΔVTH (y0=Leff/2) definido en (4.6) se

restó del nuevo valor de ΔVTH (y0≠ Leff/2), y la diferencia se agregó a (4.7),

eliminándose las diferencias entre el modelo BSIMSOI4 y las simulaciones PISCES

(como se muestra en la figura 4.5).


94

Figura 4.4: Ubicación de y0 en función de la polarización directa, obtenido de las simulaciones PISCES para un PD-SOI MOSFET y un PD-SOI DTMOS con Leff=0.2 μm.

Figura 4.5: VTH BSIMSOI4 y PISCES en función de la polarización directa, para PD-SOI MOSFETs con Leff =0.2 y 0.4 μm.

De acuerdo con estos resultados, se podría pensar que el incremento en el

término de ΔVTH en (4.7) se debe a un incremento de los efectos de canal corto

conforme crece la polarización directa. Sin embargo, el incremento de ΔVTH en (4.7)


95

se debe a una mejor definición del potencial superficial bajo polarización directa, que

considera la carga móvil inyectada (y0 calculado de simulaciones PISCES).

4.2.1 Modelo válido para y0 bajo polarización directa

Es evidente que la posición de y0 se acerca al extremo de la fuente conforme

VDS y VBS se incrementan. Sin embargo, el modelo BSIMSOI4 utiliza y0=Leff/2 bajo

cualquier condición; a pesar de que en [1] se menciona que dicho valor sólo es válido

para VDS pequeños. Los errores generados por esta aproximación de alguna manera se

solucionan con los parámetros de ajuste DVT0, DVT1, DVT2, DSUB, ETA0 y

ETAB, en la ecuación (4.7) del modelo BSIMSOI4 para los efectos de canal corto.

La dependencia de y0 con VDS está considerada en la solución de la ecuación

(4.1) a través de las condiciones de frontera de la figura 4.1b. Sin embargo, no se

considera el efecto de VBS en dichas condiciones de frontera, y la única dependencia

de VBS en (4.7) es a través del modelo de lt con xp y el parámetro DVT2 para el efecto

de SC, y ETAB para el efecto de DIBL.

A diferencia de la condición de frontera ϕS(0)=Vbi (figura 4.1) utilizada en la

solución de la ecuación (4.1) [1], en la sección 2.2 se analizó el modelo para la

corriente de drenaje de un PD-SOI DTMOS [3], en el cual se utiliza la condición de

frontera ϕS(0)=Vbi-VBS para el cálculo de ϕS. Esta condición de frontera no es

totalmente cierta justo en el extremo de la fuente del canal. Sin embargo, como

primer aproximación se utilizó la condición de frontera ϕS(0)=Vbi-VBS y el efecto de

un VDS alto [1], en la solución de (4.1) obteniendo la siguiente expresión para y0:

( )⎟⎟⎠

⎞⎜⎜⎝

⎛+−−+

−=TGBSbi

TGbiDSteff

VVVVVVlL

y ln220 (4.8)

Podemos observar que la ecuación (4.8) se comporta de manera adecuada con

respecto a los resultados de la figura 4.4, ya que mientras VDS se incrementa, el

término del logaritmo natural se incrementa y, por lo tanto, y0 se aleja de la mitad del


96

canal acercándose al extremo de la fuente del canal. Si VBS se incrementa en directa el

resultado es el mismo; el término del logaritmo natural se incrementa nuevamente, y

y0 se acerca a la fuente. Sin embargo, se presenta una inconsistencia en el modelo

cuando el término VBS+VTG es mayor a Vbi, produciendo el logaritmo natural de un

número negativo. Aquí se intentó obtener un modelo para y0 que presentara una

dependencia correcta con VBS. Sin embargo, la ecuación (4.8) sigue basada en la

aproximación de empobrecimiento.

La ecuación (4.1) se podría reescribir de la siguiente manera:

ox

B

ox

pAoxSFBGS

S

ox

psox

CQxqNT

VVdy

dxT==−−+

εϕϕ

ηεε 2

(4.9)

y en la ecuación (4.9) se podría considerar la carga móvil inyectada de la siguiente

manera:

ox

m

ox

BSFBGS

S

ox

psox

CQ

CQVV

dydxT

+=−−+ ϕϕηε

ε 2

(4.10)

donde Qm representa el término de la carga móvil inyectada por la polarización

directa de la UFC. Sin embargo, aquí regresamos al problema planteado en la sección

2.3.3, que consiste en cómo representar la carga móvil inyectada en la región de

empobrecimiento, ya que ésta depende exponencialmente de ϕS. Si se utilizaran las

expresiones correctas para representar la concentración de electrones y huecos en la

región de empobrecimiento, no se podría obtener una solución analítica de (4.9)

(como ya se realizó en [3]).

La solución de la ecuación diferencial (4.10), es exactamente la misma a la

obtenida en (4.2) pero con un término adicional en VTG, donde se incluye el efecto de

la carga móvil en el potencial superficial:

ox

mSTHLGSTG C

QVVV ++−= φ (4.11)


97

En lugar de manejar el término completo Qm/Cox, se decidió utilizar un parámetro de

ajuste asociado a VBS. En la figura 4.6 se observa el comportamiento del potencial

superficial y la concentración de electrones en el canal, en función de la polarización

directa. Como el potencial superficial presenta un comportamiento de raíz cuadrada

conforme VBS se incrementa en directa, se propuso la siguiente expresión para VTG:

BSSTHLGSTG VVVV M++−= φ (4.12)

Figura 4.6: Concentración superficial de electrones y potencial superficial en función de la polarización directa, simulado en PISCES para un PD-SOI MOSFET con Leff=0.2 µm.

La ecuación (4.12) se sustituyó en (4.8) para y0 y posteriormente se ajustó a

los datos de la figura 4.4 para el caso del MOSFET y de esta manera obtener el valor

del parámetro de ajuste M. Posteriormente se siguió el mismo procedimiento para

obtener un ΔVTH que considere el efecto de la polarización directa:

( ) ( )[ ] ( )

( )( )[ ] ( )teffBSDSSbiBSBSSbi

teffDSBSBSSbiBSBSTH

lLVVVVVV

lLVVVVVVV

2exp2

exp3

−++−+−−+

−++−−+=Δ

MM

MM

φφ

φ (4.13)

Al utilizar la ecuación (4.12) (en lugar de la ecuación (4.7)) en (3.5) del modelo

BSIMSOI4 para VTH, se obtiene un modelo modificado de VTH que considera el efecto


98

de la polarización directa. Sin embargo, esto no se podría realizar tan fácilmente, ya

que el criterio para insertar los parámetros de ajuste en (4.7) es un tanto arbitrario y

además de la discriminación de algunos de los términos de la ecuación 4.6. Este

modelo sería válido únicamente para el caso del dispositivo PD-SOI de 0.2 µm y bajo

polarización directa debido al parámetro de ajuste M y el término BSV . Aunque éste

se podría ampliar al caso de polarización inversa con una técnica similar a la utilizada

en la ecuación (3.4).

4.3 Correcto modelado de Eeff bajo polarización directa

En el modelo BSIM el campo eléctrico efectivo Eeff se define cómo el campo

eléctrico promedio que experimentan los portadores en la capa de inversión. En la

ecuación (4.14) se presenta nuevamente el modelo de Eeff definido en la sección

2.3.2.

S

nBeff

QQEε

5.0+= (4.14)

Como sabemos, si se sustituye QB=qNAxp y Qn=Cox(VGS-VTH) se obtiene el modelo

BSIM para Eeff

ox

THGSeff T

VVE6

+= (4.15)

Al utilizar la aproximación de empobrecimiento en la ecuación (4.14) y, por

lo tanto en el modelo BSIM, se genera un error considerable en el cálculo de Eeff

como se pudo observar en las secciones 2.3.2 y 3.4.2. En la figura 4.7 se muestran las

gráficas del campo eléctrico para un MOSFET con tecnología bulk de canal largo,

evaluado con la ecuación (4.14) y el modelo BSIM bajo polarización inversa y

polarización directa; los resultados se comparan con simulaciones PISCES.


99

Figura 4.7: Campo eléctrico evaluado con (4.14) y el modelo BSIM, los resultados se comparan con simulaciones PISCES, para un MOSFET de tecnología bulk de canal largo. (a)Polarización inversa, VBS se barrió de 0 a -1 V en pasos de 0.2 V. (b) Polarización directa, VBS se barrió de 0 a 0.6 V en pasos de 0.2 V.

Se puede observar que las curvas evaluadas con (4.14) y el modelo BSIM coinciden

en polarización inversa y directa, y además presentan el comportamiento esperado, el

campo eléctrico se incrementa conforme la polarización inversa se incrementa, y éste

se reduce conforme la polarización directa se incrementa.

Las diferencias que se presentan entre PISCES y las ecuaciones (4.14) y

(4.15) parecen más evidentes en polarización directa y en general se atribuyen a la

naturaleza empírica del modelo (además de la aproximación de empobrecimiento

utilizada en su definición).

En la figura 4.8 se muestra la misma comparación anterior pero ahora para el

dispositivo con tecnología PD-SOI de 0.2µm. En este caso se puede observar que la

ecuación (4.14) y el modelo BSIM ya no coinciden, como se observó en la figura 4.7.

Sin embargo, se siguen presentando diferencias importantes entre PISCES y los

modelos aproximados de (4.14) y (4.15).

(a) (b)


100

Figura 4.8: Campo eléctrico evaluado con (4.14) y el modelo BSIM, los resultados se comparan con simulaciones PISCES, para un MOSFET de tecnología PD-SOI de 0.2µm. (a) Polarización inversa VBS se barrió de 0 a -1 V en pasos de 0.2 V. (b) Polarización directa VBS se barrió de 0 a 0.8 V en pasos de 0.2 V.

En comparación con el modelo BSIM, el campo eléctrico de PISCES se puede

considerar lo más cercano a lo real, ya que éste proviene de la solución numérica de

la ecuación de Poisson considerando la presencia de electrones y huecos en la región

de empobrecimiento. Por lo tanto, sería importante considerar una definición menos

empírica para el cálculo del campo eléctrico en BSIM, incluso bajo polarización

inversa. Esto se podría realizar a través de una mejor definición de Qn y QB, ésta

última considerando la carga móvil inyectada por la polarización directa.

El modelo BSIM para Eeff sigue vigente a pesar de las inconsistencias físicas

presentadas en esta sección. Esto se debe principalmente a la gran cantidad de

parámetros de ajuste con los que cuenta el modelo BSIM, que a final de cuentas

absorben dichos errores en el proceso de ajuste con los datos experimentales. Es claro

que para dispositivos más pequeños, en los próximos dispositivos nanométricos y/o

bajo condiciones de polarización directa de la UFC, este modelo producirá mayores

inconsistencias para la obtención de Eeff.

(a) (b)


101

4.4 Correcto modelado de µeff bajo polarización directa

Indudablemente, es necesario un modelo de movilidad aceptable para

representar satisfactoriamente las características del DTMOS. Los mecanismos de

dispersión responsables de la movilidad superficial, básicamente incluyen dispersión

por fonones, dispersión coulómbica y dispersión por rugosidad superficial. En

interfaces Si/SiO2 de alta calidad la dispersión por fonones, es el principal mecanismo

de dispersión a temperatura ambiente. En general, la movilidad depende del espesor

del óxido, la concentración de dopado, el voltaje de umbral, el voltaje de compuerta y

el voltaje en el sustrato (cuerpo en SOI). El modelo empírico utilizado en BSIM está

basado en el concepto de campo eléctrico efectivo de la sección anterior. Aquí se

presenta nuevamente el modelo de µeff definido por la ecuación (2.13) de la sección

2.3.2.

( )ν

μμ0

0

1 EEeffeff +

= (4.16)

En la sección 3.3 se mencionó que en lugar de (4.16), los modelos BSIM

utilizan una expresión donde sólo se consideran los tres primeros términos de la

expansión en serie de Taylor del término ( )ν0EEeff , con sus respectivos parámetros

de ajuste; de esta manera el modelo para la movilidad efectiva se define como

( )2

0

221 ⎟⎟

⎠

⎞⎜⎜⎝

⎛ ++⎟⎟

⎠

⎞⎜⎜⎝

⎛ +++

=

OX

THGST

OX

THGSTBS

eff

TVV

TVV

V UBUCUA

μμ

(4.17)

Cabe recordar que VGST=VGS-VTH, de esta manera es fácil identificar en (4.17) la

definición de BSIM para Eeff de la ecuación (4.15). El modelo BSIMSOI4 cuenta con

tres opciones en cuanto a la selección del modelo de movilidad. La primera conocida

como Mobmod=1 es la definida por la ecuación (4.17), la segunda se identifica como

Mobmod=2 (recomendada para dispositivos en modo de agotamiento) está definida

por:


102

( )2

0

1 ⎟⎟⎠

⎞⎜⎜⎝

⎛+⎟⎟

⎠

⎞⎜⎜⎝

⎛++

=

OX

GST

OX

GSTBS

eff

TV

TV

V UBUCUA

μμ

(4.18)

y la última identificada como Mobmod=3 que se recomienda aplicar en casos donde

se requiere representar una mayor dependencia con VBS.

( )BSOX

THGST

OX

THGST

eff

VT

VVT

VVUCUBUA +

⎥⎥⎦

⎤

⎢⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛ ++⎟⎟

⎠

⎞⎜⎜⎝

⎛ ++

=

122

12

0μμ

(4.19)

Indudablemente para el caso del DTMOS, la mejor opción sería Mobmod=3, por

presentar una mayor dependencia con VBS.

En la figura 4.9 se muestra la evaluación del modelo de movilidad de la

ecuación (4.16) para el dispositivo con tecnología bulk de canal largo, bajo

polarización inversa y directa.

Figura 4.9: Movilidad efectiva evaluada con (4.16), y movilidad efectiva simulada en PISCES, para un MOSFET de tecnología bulk de canal largo. (a) La polarización inversa se barrió de 0 a -1 V en pasos de 0.2 V (b) La polarización directa se barrió de 0 a 0.6 V en pasos de 0.2 V.

Los resultados se comparan con la movilidad simulada en PISCES. Como se puede

observar la ecuación (4.16) no reproduce satisfactoriamente los resultados de PISCES

(a) (b)


103

para ambas polarizaciones. Esto se debe principalmente a la definición empírica de

Eeff en (4.15), utilizada en (4.16) y también por la naturaleza empírica del modelo de

movilidad efectiva.

En la figura 4.10 se muestra la misma comparación, pero ahora para el

dispositivo de tecnología PD-SOI de 0.2 µm. En este caso se evaluó el modelo

BSIMSOI4 de la ecuación (4.19), que es el más adecuado para el DTMOS por su

mayor dependencia con VBS. Los parámetros UA, UB y UC, son los proporcionados

para la tecnología PD-SOI de 0.2 µm y se supone son válidos bajo polarización

inversa. En la figura 4.10 podemos corroborar las diferencias entre los modelos

PISCES y BSIMSOI4, las cuales parecen acentuarse bajo polarización directa.

Figura 4.10: Movilidad efectiva evaluada con el modelo BSIMSOI4, y movilidad efectiva simulada en PISCES, para un PD-SOI MOSFET de 0.2µm. (a) La polarización inversa se barrió de 0 a -1 V en pasos de 0.2 V (b) La polarización directa se barrió de 0 a 0.8 V en pasos de 0.2 V.

Como se demostró en la sección 3.3 el modelo BSIMSOI4 se podría ajustar

satisfactoriamente bajo polarización directa cambiando los valores de los parámetros

UA, UB y UC. De esta manera el modelo BSIMSOI4 de movilidad podría ser válido

para el DTMOS.

(a) (b)


104

Por otro lado, lo ideal sería mejorar el modelo BSIM para el campo eléctrico

efectivo bajo polarización directa a través de una mejor definición de QB que

considere el efecto de la carga móvil inyectada. En la sección 2.3.3 se intentó

extrapolar el modelo VESAT a la región de empobrecimiento debajo del canal para

calcular la densidad de carga móvil inyectada por la polarización directa de la UFC.

Sin embargo, se observó que el comportamiento de la región de empobrecimiento

debajo del canal es diferente al correspondiente en una unión p-n (donde el modelo

VESAT funciona correctamente). Otra opción podría ser utilizar el mismo

procedimiento para el modelado de los efectos de canal corto de la sección 4.1, es

decir, tratar de modificar el modelo de la ecuación (4.19) a través de expresiones más

físicas que funcionalmente representen el efecto de la polarización directa en la

movilidad efectiva.

4.5 Correcto modelado de ISUB bajo polarización directa

En la sección 3.2 se mencionó que en el modelo BSIMSOI4 las corrientes que

entran y salen del cuerpo son las que determinan el potencial en el cuerpo (sólo en

dispositivos de cuerpo flotante), y por lo tanto, el efecto de cuerpo en la corriente de

drenaje.

También se mencionó que además de la corriente de ionización por impacto

(Iii,), considerada en el modelo BSIM3v3 para el cálculo de ISUB, en el modelo

BSIMSOI4 se consideran las corrientes de difusión (ISSJ) y recombinación (Irec) de las

uniones, la corriente Gate Induced Drain Leakage (Igidl), la corriente de tuneleo a

través del óxido (Igb) y la corriente del transistor bipolar intrínseco.

En estado estacionario la corriente de sustrato ISUB estará determinada

principalmente por el balance entre la corriente de ionización por impacto y la

corriente de difusión de la UFC. El modelo BSIMSOI4 para la corriente de ionización

por impacto está definida por:


105

( ) ⎟⎟⎠

⎞⎜⎜⎝

⎛

+++=

diffdiff

diffCMOSFETDSii VV

VIII

012, exp

βββFα bjtii0 (4.20)

donde Vdiff=VDS-VDSAT y los parámetros de ajuste están en negrita. El modelo

BSIMSOI4 para la corriente de difusión de la UFC está definido por:

⎥⎦

⎤⎢⎣

⎡−⎟⎟

⎠

⎞⎜⎜⎝

⎛= 1exp

t

BSsdifsidiosSSJ V

VJTWIdion

(4.21)

Aquí ndio, jsdif, Wdios, Tsi, son el factor de no idealidad, la corriente de saturación, el

ancho efectivo de la UFC y el espesor de la capa de Si.

En la sección 3.4.4 se llegó a la conclusión que bajo polarización directa la

principal contribución de ISUB es la corriente de difusión de la UFC (ISSJ). La validez

del modelo para ISSJ es bien conocida bajo polarización directa. Sin embargo, se

presentaron algunas diferencias cuando se comparó la evaluación del modelo

BSIMSOI4 para ISUB y PISCES en la sección 3.4.4.

Estas diferencias se deben principalmente a que PISCES realiza un mejor

cálculo del potencial Vbi, considerando la concentración total de dopado en el extremo

de la fuente del canal (considerando regiones LDD y Halo) a diferencia de la

concentración de dopado promedio (NA y ND) utilizadas en el modelo BSIMSOI4. En

[4] se comprueba que una pequeña reducción de Vbi causada por la polarización

directa genera un cambio exponencial en ISUB. Por otro lado, PISCES utiliza una

mejor definición del campo eléctrico longitudinal para el modelo de Iii comparada

con la utilizada en el modelo BSIMSOI4. Por último las diferencias también se deben

al efecto de la polarización directa en el valor numérico de algunos de los parámetros

BSIMSOI4 para ISUB que dependen directamente de VBS y, a que los modelos PISCES

y BSIMSOI4 para ISUB son diferentes en sí.

De esta manera se obtendría un modelo más adecuado de ISUB para el

DTMOS, considerando una mejor definición de la barrera de potencial Vbi y


106

considerando la reducción de dicha barrera conforme la polarización directa aumenta.

También se podría considerar una mejor definición del campo eléctrico longitudinal.

4.6 Conclusiones

Queda claro que conforme la longitud del canal se reduce y VDS se

incrementa, la reducción de la barrera de potencial entre la fuente y ϕSmin (y0) se

incrementa, provocando que el efecto de DIBL se incremente. Sin embargo, para el

caso del DTMOS (VBS=VGS) el efecto de DIBL se reduce en comparación con el

MOSFET (VBS=0).

Conforme VDS y VBS se incrementan, la ubicación de y0 se acerca al extremo

de la fuente en el canal. Sin embargo, y0 en el DTMOS se encuentra más lejos del

extremo de la fuente, mientras que éste esta más cerca de la fuente para el caso del

MOSFET.

Es importante considerar una definición menos empírica para el cálculo del

campo eléctrico efectivo y movilidad efectiva en BSIM bajo polarización directa.

Esto se podría realizar a través de una mejor definición de Qn y QB, ésta última

considerando la carga móvil inyectada por la polarización directa.


107

Referencias [1] Liu ZH, et al., “Threshold voltage model for deep-submicrometer MOSFET’s,” IEEE

Trans Electron Devices, Vol. 40, No. 1, pp. 86-94, 1993.

[2] Yuhua Cheng and Chenming Hu, MOSFET Modeling & BSIM3 User’s Guide, Kluwer Academic Publishers, 1999.

[3] Ru Huang, Xing Zhang, RuQi Han, and YangYuan Wang, “A two-dimensional physically-based current model for deep-submicrometer SOI dynamic threshold-voltage MOSFET,” Solid-State Electronics, Vol. 47, No. 8, pp. 1275-1282, 2003.

[4] Pin Su, Samuel K. H. Fung, Peter W. Wyatt, Hui Wan, Ali M. Niknejad, Mansun Chan, and Chenming Hu, “On the Body–Source Built-In Potential Lowering of SOI MOSFETs”, IEEE Electron Device Letters, Vol. 24, No. 2, 2003.

Capítulo 5

5 Conclusiones Generales

5.1 Conclusiones

Esta claro que existen diferentes técnicas para reducir, el consumo de potencia

total en un circuito, sin afectar el buen desempeño del mismo. La industria no se ha

inclinado por alguna técnica en particular, sin embargo la mayoría ha cambiado su

proceso de fabricación de la tecnología bulk convencional a la tecnología SOI, por

sus características de bajo consumo de potencia y buen desempeño. Sin duda, el PD-

SOI DTMOS y el DGDT-SOI MOS son los dispositivos más importantes de la

tecnología SOI para aplicaciones de ultra baja potencia. Aunque el DGDT-SOI MOS

ha presentado mejores características, su principal desventaja es el costo excesivo de

fabricación. El PD-SOI DTMOS es una muy buena alternativa, donde el proceso de

fabricación es más sencillo y más barato.

Queda claro que el DTMOS opera con la unión fuente-cuerpo polarizada

directamente, por lo tanto, el objetivo de este trabajo fue el estudio del efecto de la

polarización directa de la unión fuente-cuerpo en los modelos de los parámetros más

importantes del MOSFET tales como, voltaje de umbral, campo eléctrico efectivo,

movilidad efectiva, transconductancia y corriente de sustrato. Así, como el estudio

del modelado del PD-SOI DTMOS a través de un análisis físico del modelo

BSIMSOI4 bajo polarización directa, con la finalidad de obtener un modelo circuital

SPICE válido para el DTMOS. Las principales conclusiones de este trabajo se

presentan a continuación.

Capítulo 5 Conclusiones generales

110

En cuanto al modelado y simulación del PD-SOI DTMOS, la tendencia es a

utilizar el modelo convencional del MOSFET (BSIMSOI4) con la compuerta y el

cuerpo cortocircuitados, para tratar de predecir el comportamiento eléctrico del

dispositivo. Sin embargo, el modelo convencional del MOSFET está basado en la

aproximación de empobrecimiento, la cual ya no es válida para el DTMOS, ya que al

polarizar directamente la unión fuente-cuerpo, indudablemente existe inyección de

carga móvil en la región de empobrecimiento y, dicha carga no es despreciable. Por

lo tanto, al utilizar la aproximación de empobrecimiento en el DTMOS se provocan

errores significativos en el cálculo del campo eléctrico efectivo y el potencial

superficial, principalmente.

Existen ya una propuesta para modelar de mejor manera el VTH en el DTMOS,

este modelo se basa en una solución cuasi-bidimensional de la ecuación de Poisson

[1]. Sin embargo, el modelo es muy complejo para un simulador circuital como

SPICE, y además sigue basado en la aproximación de empobrecimiento. También

existe ya un modelo para la corriente de drenaje en el DTMOS, este modelo se basa

también en una solución cuasi-bidimensional de la ecuación de Poisson pero sin

considerar la aproximación de empobrecimiento y como se sabe, si se introducen

expresiones para huecos y electrones en la ecuación de Poisson, se obtienen

soluciones analíticas para la densidad de carga móvil en la región de

empobrecimiento y la distribución del potencial, pero dichas expresiones no tiene una

solución cerrada, lo que hace difícil su implementación en un simulador circuital

como SPICE. Por lo tanto, se buscaron otras alternativas para incluir el efecto de la

carga móvil en el modelo convencional del MOSFET.

Al utilizar el modelo VESAT para el cálculo de la densidad de carga móvil en

la región de empobrecimiento inyectada por la polarización directa de la una unión

fuente-cuerpo, se observa que el modelo predice satisfactoriamente la densidad de

carga móvil en uniones p-n bajo polarización directa. Sin embargo, al intentar

extrapolar el modelo VESAT para calcular la densidad de carga móvil en la región de

empobrecimiento debajo del canal (unión canal-cuerpo), se observa que el modelo no


111

predice satisfactoriamente la carga móvil. Por lo tanto, no es posible la

implementación del modelo VESAT en esta zona, ya que, no es exactamente una

unión p-n.

En dispositivos de una tecnología bulk de canal largo con la unión fuente-

cuerpo polarizada directamente, la densidad de carga móvil inyectada en la región de

empobrecimiento, provoca efectos importantes en el VTH y xp por arriba de 0.4 V.

Dichos efectos no los predicen satisfactoriamente los modelos convencionales de VTH

y xp. Sin embargo, al utilizar una mejor definición del potencial superficial (calculado

directamente en PISCES, el cual considera la existencia de carga móvil) en el modelo

convencional de xp, se obtiene el valor correcto para xp en función de la polarización

directa. Esto es consistente con el comportamiento de VTH bajo polarización directa

en el dispositivo bulk de canal largo.

Definitivamente xp es afectado de manera importante por la carga móvil

inyectada. Sin embargo, a diferencia de lo observado en el dispositivo bulk de canal

largo; para concentraciones de dopado de tecnologías de canal corto (NA>1017), el xp

es afectado, pero sólo a polarizaciones directas muy altas mayores a 0.6 V. El

DTMOS opera con un máximo de 0.6 V, por lo tanto, el modelo para xp puede seguir

siendo definido por la expresión del modelo convencional en tecnologías de canal

corto.

Los modelos BSIM para el campo eléctrico efectivo y movilidad efectiva,

presentan el comportamiento esperado, el campo eléctrico se reduce conforme la

polarización directa VBS se incrementa. Mientras la degradación de la movilidad con

VGS se reduce por la polarización directa debido a la reducción del campo eléctrico

transversal. Sin embargo, existen diferencias entre PICES y los modelos BSIM, las

cuales se deben principalmente al modelo aproximado de campo eléctrico efectivo

utilizado en SPICE.

Aunque el modelo BSIMSOI4 soporta la polarización directa del cuerpo

debido al efecto de cuerpo flotante, el objetivo del nodo externo del cuerpo en el


112

modelo BSIMSOI4, no es el de aplicar una polarización directa de manera externa.

Por lo tanto, no se considera el efecto de la carga móvil inyectada por polarización

directa de la unión fuente-cuerpo y de esta manera el modelo BSIMSOI4 está basado

en la aproximación de empobrecimiento al igual que el modelo BSIM3v3. Sin

embargo, el modelo BSIMSOI4 predice satisfactoriamente el valor de VTH bajo

polarización directa en dispositivos de canal largo implementados en una tecnología

de canal corto y esto se debe principalmente a las altas concentraciones del sustrato y,

por lo tanto, al alto valor de Vbi; sin embargo, cuando Leff se reduce el efecto de la

polarización directa se incrementa y el modelo BSIMSOI4 no predice

satisfactoriamente el valor de VTH. El modelo para los efectos de canal corto debe

considerar el efecto de la carga móvil inyectada por la polarización directa en el

DTMOS.

Al igual que en el dispositivo de tecnología bulk de canal largo en el

dispositivo PD-SOI de canal corto, el modelo BSIMSOI4 de movilidad efectiva no

predice satisfactoriamente el comportamiento de la movilidad bajo polarización

directa. El principal problema se encuentra en el cálculo del campo eléctrico efectivo,

el cual está basado en la aproximación de empobrecimiento, por lo tanto, es necesario

una mejor definición del campo eléctrico para el modelo de movilidad bajo

polarización directa.

Para valores de VBS pequeños en directa la corriente de sustrato se debe

principalmente a la corriente de ionización por impacto, mientras que para valores de

VBS altos en directa la corriente de sustrato se debe a la corriente de difusión de la

unión fuente-cuerpo y no al mecanismo de ionización por impacto como ocurre en

polarización inversa. La magnitud de la corriente de sustrato debe ser considerada en

la simulación y diseño de circuitos digitales basados en DTMOS. El BJT intrínseco se

enciende para valores de VBS~0.7V por lo tanto, se suma una corriente de colector IC,

considerable a la corriente del MOSFET.

Al analizar el modelo para los efectos de canal corto bajo polarización directa,

se encontró una mejor definición del potencial superficial que considera el efecto de


113

la carga móvil inyectada en la región de empobrecimiento para el DTMOS. De esta

manera se lograron eliminar las diferencias entre el modelo BSIMSOI4 y las

simulaciones PISCES.

5.2 Trabajo Futuro

De los estudios realizados en este trabajo de investigación surgen las

siguientes opciones para desarrollar trabajos futuros:

Caracterizar dispositivos PD-SOI con contacto al cuerpo de canal largo y

canal corto, con la unión fuente-cuerpo polarizada directamente y en modo DTMOS

(compuerta y cuerpo cortocircuitados). Con la finalidad de corroborar los resultados

de este trabajo y sobre todo para extraer de manera adecuada los parámetros de DC

del modelo BSIMSOI4.

Verificar, mediante simulaciones, si efectivamente para simular un DTMOS

en SPICE basta con conectar en paralelo un MOSFET y un BJT. Para ello será

necesario caracterizar por separado el BJT parásito y el MOSFET.

Buscar alternativas para modelar correctamente el efecto de la carga móvil

dentro de la región de empobrecimiento debajo del canal. Esto permitirá una mejor

predicción del campo eléctrico y el potencial superficial bajo polarización directa.

Verificar los resultados obtenidos en este trabajo para la tecnología PD-SOI

de 0.2 µm mediante simulaciones PISCES de dispositivos PD-SOI basados en otras

tecnologías PD-SOI de canal corto.

Instituto Nacional de Astrofísica, Optica y Electrónica. · Figura 2.4: Diagrama esquemático del...

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