INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR …

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INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR

CONMUTACIÓN

Andrés Sebastián Ramírez Prieto

Andrés Felipe Zúñiga Rivera

Pontificia Universidad Javeriana

Facultad De Ingeniería

Ingeniería Electrónica

Bogotá D.C

2014

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INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR

CONMUTACIÓN

Andrés Sebastián Ramírez Prieto

Andrés Felipe Zúñiga Rivera

Director: Ing. Abdel Karim Hay Harb M.sC

Pontificia Universidad Javeriana

Facultad De Ingeniería

Ingeniería Electrónica

Bogotá D.C

2014

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PONTIFICIA UNIVERSIDAD JAVERIANA

FACULTAD DE INGENIERÍA

CARRERA DE INGENIERÍA ELECTRONCA

RECTOR MAGNIFICO: P. Joaquín Emilio Sánchez García, S.J

DECANO ACADÉMICO: Ing. Jorge Luis Sánchez, M Sc

DECANO DEL MEDIO UNIVERSITARIO: P. Sergio Bernal Restrepo, S.J.

DIRECTOR DE CARRERA: Ing. Jairo Alberto Hurtado Londoño PhD.

DIRECTOR DEL PROYECTO: Ing. Abdel Karim Hay Harb.

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AGRADECIMIENTOS

De ante mano agradecemos a nuestras familias por estar siempre a nuestro lado, por darnos fuerza y

compañía durante la elaboración de este trabajo de grado y durante todo el transcurso de nuestra carrera.

También agradecemos a todos nuestros compañeros de trabajo que nos ayudaron e hicieron parte activa en

este proyecto siendo nuestros pares académicos para la construcción de conocimiento conjunto, sin olvidar

a todos nuestros amigos como acompañantes en este proceso. A nuestro director y nuestros asesores que

nos guiaron hacia la consecución de nuestras metas planteándonos nuevos retos de los cuales obtuvimos

nuevos conocimientos. Por último, a la Pontificia Universidad Javeriana por brindarnos una formación

integral basada en valores y principios para ser ciudadanos activos de nuestra sociedad y del mundo.

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INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR CONMUTACIÓN

Tabla de Contenido

Introducción __________________________________________________________________ 9

1.1 Antecedentes ________________________________________________________________ 9

1.2 Objetivos __________________________________________________________________ 10 1.2.1 Objetivo General ____________________________________________________________________ 10 1.2.2 Objetivos Específicos _________________________________________________________________ 10

2. Marco Teórico. _____________________________________________________________ 11

2.1 Inversores. ____________________________________________________________________ 11

2.2 Inversores Multinivel. __________________________________________________________ 11

2.3 Inversor con modulación de PWM ________________________________________________ 14

2.4 Filtro LC. ____________________________________________________________________ 15

2.5 Técnicas de control. ____________________________________________________________ 16

3. Especificaciones. ___________________________________________________________ 18

3.1 Puentes H. ____________________________________________________________________ 18

3.2 Filtro LC. ____________________________________________________________________ 18

3.3 Atenuador. ___________________________________________________________________ 18

3.4 Esquemas de modulación. _______________________________________________________ 18

3.5 Micro controlador _____________________________________________________________ 18

4. Desarrollos. _______________________________________________________________ 19

4.1 Diseño de etapa de Potencia. _____________________________________________________ 19

4.2 Adquisición de señal de entrada al DSP. ___________________________________________ 26

4.3 Esquemas de modulación. _______________________________________________________ 28 4.3.1 Esquema sin eliminar armónicos. ______________________________________________________ 28 4.3.2 Esquema eliminando tercer armónico. __________________________________________________ 30 4.3.3 Esquema eliminando tercer y quinto armónico. __________________________________________ 32

4.4 Diseño controlador PI. __________________________________________________________ 35

4.5 Simulaciones. _________________________________________________________________ 38 4.5.1 Simulación de sistema sin eliminar armónicos. ___________________________________________ 40 4.5.2 Simulación de sistema eliminando tercer armónico por suma. ______________________________ 42 4.5.3 Simulación de sistema eliminando tercer y quinto armónico por suma. ______________________ 44

4.6 Software. _____________________________________________________________________ 45

4.7 Diseño Impresos _______________________________________________________________ 48 4.7.1 Diseño impresos de puentes H. _________________________________________________________ 48 4.7.2 Diseño impreso de filtro y adquisición de señal de salida. __________________________________ 50

6

4.8 Montaje de circuito ____________________________________________________________ 51

5. Análisis de resultados. _______________________________________________________ 53

6. Conclusiones. ______________________________________________________________ 63

7. Bibliografía _______________________________________________________________ 64

8. Anexos. ___________________________________________________________________ 65

ANEXO 1 _______________________________________________________________________ 65

ANEXO 2 _______________________________________________________________________ 69

ANEXO 3 _______________________________________________________________________ 73

ANEXO 4 _______________________________________________________________________ 78

ANEXO 5 _______________________________________________________________________ 78

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Listas Especiales

Listas Especiales

Figura 1 Esquema básico inversor multinivel Tomada (Brogeras, 2011) __________________________________ 11 Figura 2 Señales Sinusoidales de diferentes Inversores (WordPress, 2010)________________________________ 12 Figura 3 Dos Puentes H conectados en cascada. _____________________________________________________ 13 Figura 4 Simulación sumatoria de las señales desfasadas _____________________________________________ 13 Figura 5 Esquema de Modulación Tomada (Brogeras, 2011) ___________________________________________ 14 Figura 6. Filtro pasa bajos RLC __________________________________________________________________ 15 Figura 7. Filtro pasa bajos con Resistencia serie de bobina. ___________________________________________ 16 Figura 8. Diagrama de Bloques Inversor ___________________________________________________________ 19 Figura 9. Circuito Etapa de Potencia ______________________________________________________________ 20 Figura 10 Circuito de adquisición de señales de control del DSP. _______________________________________ 23 Figura 11 Circuito Completo Inversor _____________________________________________________________ 24 Figura 12. Circuitos de alimentación y entrada de señales de control ____________________________________ 24 Figura 13. Circuito de desacople de señales provenientes del DSP. ______________________________________ 25 Figura 14 Circuito Puente H completo. ____________________________________________________________ 26 Figura 15 Circuito de adquisición de señal de salida para DSP _________________________________________ 27 Figura 16 Esquema de Modulación para el Caso1 ___________________________________________________ 28 Figura 17 Suma de los puentes de Baja frecuencia del caso 1 __________________________________________ 29 Figura 18 Salida del PWM para el caso 1 __________________________________________________________ 29 Figura 19 Salida de los 2 puentes de baja frecuencia del caso 2 ________________________________________ 30 Figura 20 Sumatoria de la salida de los puentes de baja frecuencia del caso 2 _____________________________ 31 Figura 21 Señales de control de un puente de baja frecuencia y su salida. ________________________________ 32 Figura 22. Señales de salida de puentes de baja frecuencia, independientes y en cascada. ___________________ 33 Figura 23. Modulación primer medio puente. _______________________________________________________ 34 Figura 24. Modulación segundo medio puente. ______________________________________________________ 35 Figura 25. Implementación de Sisotool para determinar el control. ______________________________________ 37 Figura 26 Diagrama de Bloques para el Desarrollo del Sistema de Control _______________________________ 37 Figura 27. Respuesta paso de sistema con control. ___________________________________________________ 38 Figura 28 Modelo de Simulink para Simulaciones ____________________________________________________ 39 Figura 29 Modelo Simulink de Puente H ___________________________________________________________ 40 Figura 30. Respuesta de circuito sin eliminar armónicos ______________________________________________ 41 Figura 31. Respuesta del circuito eliminando tercer armónico __________________________________________ 43 Figura 32. Resultados de simulación en la que se elimina tercer y quinto armónico. _________________________ 44 Figura 33 Diagrama de Flujo del Programa _________________________________________________________ 45 Figura 34 Diagrama de Flujo del Programa Principal __________________________________________________ 47 Figura 35 Layout TOP del circuito Impreso _________________________________________________________ 48 Figura 36 Layout BOTTOM del circuito Impreso ____________________________________________________ 49 Figura 37 Layout circuito Impreso Filtro ___________________________________________________________ 50 Figura 38 Circuito Impreso Final _________________________________________________________________ 51 Figura 39 Circuito Filtro y Adquisición de señal para el DSP __________________________________________ 52 Figura 40 Montaje Final ________________________________________________________________________ 52 Figura 41 Señales de Cntrol de entrada para cada medio puente ________________________________________ 53 Figura 42. Señales de salida, para el caso en el que no se elimina ninguna armónica. _______________________ 54 Figura 43 Señales de Salida de los Puentes baja frecuencia del Caso 2___________________________________ 55 Figura 44 Suma de las salidas de los puentes de baja frecuencia del caso 2 _______________________________ 56 Figura 45 Señales resultantes del caso en el se elimina el tercer armónico ________________________________ 57

8

Figura 46 Señales de control para los PWM de baja frecuencia del caso 3 ________________________________ 58 Figura 47 Salidas de los PWM de baja frecuencia del caso 3 ___________________________________________ 59 Figura 48 Sumatoria de las señales de los PWM de baja Frecuencia para el Caso 3 ________________________ 60 Figura 49. Señales resultantes del caso en el que se elimina tercer y quinto armónico. ______________________ 61

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Introducción

Introducción

Actualmente en la industria son utilizados dos tipos de inversores, unos con conmutación en baja frecuencia

y otros con conmutación en alta frecuencia por medio de PWM. Aquellos que manejan conmutación en baja

frecuencia se caracterizan por que eliminan los armónicos más bajos por suma, así mismo eliminan

contenido de frecuencia baja por medio de un filtro en la salida que se caracteriza por ser de impedancia

alta. Debido a la baja frecuencia que manejan estos inversores en la conmutación, las perdidas asociadas a

esta son bajas. Mientras que aquellos inversores que manejan alta frecuencia, eliminan contenido armónico

por conmutación, permitiendo que el filtro a la salida sea de menor impedancia, pero generando mayores

pérdidas en el inversor, reduciendo su eficiencia.

Conociendo los dos tipos de inversores mencionados previamente surge la necesidad de encontrar un

equilibrio entre estos, razón por la cual el Ingeniero Abdel Karim Hay nos propuso diseñar e implementar

una nueva topología de un inversor el cual eliminara cierta cantidad de armónicos por conmutación en baja

frecuencia utilizando dos puentes H, y utilizar un tercer puente H el cual al ser conmutado en alta frecuencia

eliminaría los armónicos restantes obteniendo a la salida de los tres puentes una señal seno modulada, de la

cual obtendríamos el promedio movil tras ser pasada por un filtro pasa bajos, resultando de este modo la

señal sinusoidal deseada.

Es decir que para llevar a cabo la propuesta se requiere de tres puentes H ubicados en cascada, de los cuales

dos conmutaran en baja frecuencia y el tercero conmutara en alta frecuencia.

1.1 Antecedentes

Los inversores representan un gran parte de la industria energética, es una rama joven de estudio la cual se

han venido estudiando e implementando diferentes topologías cada una con sus ventajas y desventajas por

lo tanto la necesidad de aprovechar mejor la energía teniendo mejor eficiencia buscando nuevas topologías

o combinarlas es el origen de este trabajo.

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Objetivos

1.2 Objetivos

1.2.1 Objetivo General

Diseñar e implementar un inversor entre 2 y 7 niveles, el cual disminuya las pérdidas por conmutación por

medio de tres puentes H, dos conmutados en baja frecuencia y uno en alta frecuencia, demandando de este

modo un filtro de baja impedancia a la salida. Cada puente H será alimentado por una fuente DC con

magnitud entre 12 V y 24 V. La potencia de salida del inversor estará entre los 30 W y 40 W.

1.2.2 Objetivos Específicos

Implementar tres puentes H y diseñar sus respectivos esquemas de modulación para conectarlos en

cascada. Dos de los puentes conmutarán en baja frecuencia y el otro en alta frecuencia (PWM). Los tres

puentes en conjunto con el filtro de salida conformarán la etapa de potencia de un inversor.

Implementar tres esquemas de modulación, en todos ellos uno de los puentes se manejará por PWM y

los otros dos producirán salidas que eliminen armónicas de baja frecuencia así:

1. No se elimina ninguna armónica.

2. Se elimina la tercera armónica.

3. Se eliminan la tercera y la quinta armónicas.

Analizar los resultados obtenidos con énfasis en eficiencia y contenido armónico.

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Marco Teórico

2. Marco Teórico.

2.1 Inversores.

Los inversores de voltaje son equipos que son capaces de transformar la energía de corriente continua en

corriente alterna, dependiendo de la aplicación deseada pueden ser monofásicos, trifásicos o polifásicos.

Los denominados inversores multinivel, se llaman así debido a que su tensión, antes del filtro de salida, está

compuesta por varios niveles de tensión. Los inversores multinivel se han consolidado en los últimos años

como una opción competitiva para la conversión de energía en el rango de media y alta potencia, tanto desde

el punto de vista técnico como económico. Se puede evidenciar un incremento significativo en el número

de aplicaciones donde la conversión de energía se realiza con convertidores multinivel. Los inversores

multinivel pueden considerarse una área joven en el entorno de la conversión de energía, presentando unas

expectativas que hacen pensar en un gran potencial para una más amplia aplicación en el futuro.

2.2 Inversores Multinivel.

Un inversor multinivel tiene la función de generar un voltaje AC mediante diferentes niveles de voltaje DC,

un inversor multinivel se caracteriza por generar cierto número de niveles de tensión en la salida. Un

inversor de dos niveles genera dos niveles de voltaje de salida, uno de tres niveles generará tres niveles de

tensión y así sucesivamente. En la figura 1 se muestra un esquema básico de inversores con (a) dos (b) tres

y (c) m niveles, donde los semiconductores de potencia están representados por interruptores ideales de

varias posiciones.

Figura 1 Esquema básico inversor multinivel Tomada (Brogeras, 2011)

Para poder tener una visión más general de los inversores multinivel, para obtener un número total de

niveles, m, se necesitan n fuentes + 1, como lo muestra la siguiente ecuación.

𝑚 = 𝑛 + 1

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Marco Teórico

Teniendo un mayor número de niveles, mayor será el número de componentes teniendo de esta manera un

control más complicado de realizar, pero la gran ventaja de tener un mayor número de niveles es que la

señal de salida tendrá un mayor número de pasos mejorando considerablemente una señal con una menor

distorsión armónica. En la Figura 2 podemos ver cuatro ejemplos de la muestra de una señal sinusoidal

escalonada por diferente número de niveles y con sus respectivas distorsiones armónicas.

Figura 2 Señales Sinusoidales de diferentes Inversores (WordPress, 2010)

Las principales ventajas de los inversores multinivel que podemos destacar son:

Salidas de voltaje y corriente con una distorsión armónica muy pequeña.

Frecuencias de conmutación bajas.

Mayor número de niveles en la tensión de salida reduce el esfuerzo que realizan los semiconductores.

Se reduce el nivel de interferencia magnética debido a que la variación de voltaje en el tiempo (𝑑𝑣/𝑑𝑡)

en el instante de la conmutación se divide por el número de niveles.

En cuanto a las topologías de este tipo de inversores en la actualidad se encuentran los:

Inversores de puente completo con conexión en cascada.

Inversores Multinivel por fijación de diodos NPC.

Inversores multinivel con capacidades flotantes.

El presente trabajo se realizara como se mencionó anteriormente con tres puentes completos, los cuales

serán conectados en cascada tal como lo ilustra la Figura 3.

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Marco Teórico

Figura 3 Dos Puentes H conectados en cascada.

Como vemos en la Figura 3, los dos puentes están conectados entre sí pero ambos a diferentes referencias,

de tal manera que se asegura que los voltajes de las fuentes se sumen al colocarlos en cascada. Sin embargo

para asegurar que la señal sobre la carga tenga menos distorsión, se requiere desfasar entre si las señales

producidas por cada puente.

Para lograr una salida con menos distorsión se utiliza una señal cuadrada en el primer puente y para el

segundo puente utilizamos la misma señal cuadrada desfasada, tal como lo muestra la Figura 4.

Figura 4 Simulación sumatoria de las señales desfasadas

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Marco Teórico

En donde encontramos tres señales las cuales corresponden al voltaje de salida del puente 1, al voltaje de

salida del puente 2 y el voltaje de salida de la cascada de los dos puentes, respectivamente. También se

encuentra que al tomar ambas fuentes de voltaje con valor de 1 V, la salida sobre la carga tendrá valores de

2 V, -2 V y 0 V. Es decir que contaríamos en este caso con un inversor de 3 niveles.

Hay que resaltar que para lograr las formas de onda mostradas en la Figura 4 se controlan los mosfets M1,

M4 con una señal cuadrada de frecuencia 60 Hz, y los mosfets M2, M3 con la señal complementaria. E

igualmente sucede en el segundo puente en donde se controlan los mosfets M5, M8 con una señal cuadrada

de frecuencia 60 Hz desfasada algunos grados con respecto a la que controla los mosfets M1, M4, y los

mosfets M6, M7 con la señal complementaria.

De esta forma encontramos que se pueden eliminar ciertos componentes armónicos de una señal cuadrada

al colocar dos puentes en cascada como los mostrados en la figura 3, debido a que si se requiere, por

ejemplo, una señal cuadrada carente del tercer armónico, podemos desfasar las señales que controlan al

segundo puente π/3, o en caso de desear eliminar el séptimo armónico de una señal cuadrada se podría

desfasar las señales que controlan el segundo puente π/7.

2.3 Inversor con modulación de PWM

Teniendo en cuenta que dos de los puentes conmutaran en baja frecuencia y uno de ellos en alta frecuencia

modulado por PWM, se hace necesario comprender el funcionamiento de este último, el cual se describe en

las siguientes figuras.

Figura 5 Esquema de Modulación Tomada (Brogeras, 2011)

En donde encontramos que al colocar la referencia del PWM, llamada “V triangulo” en la Figura 5, y

compararla con una señal de control, en este caso una señal seno, el resultado es una señal de pulsos los

cuales cuando la señal seno se encuentra en Vpico toman un ciclo útil alto y cuando la señal seno se

encuentra con un voltaje Vpico negativo, toma un ciclo útil bajo, modulando de esta manera una señal

sinusoidal.

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Marco Teórico

Teniendo esta señal modulada la aplicamos a los “gate” de un puente de mosfet y lo único que falta es pasar

la señal de salida del puente por un filtro LC, el cual nos dará a la salida el valor promedio de la señal

modulada, obteniendo de esta manera la señal sinusoidal deseada.

2.4 Filtro LC.

Este tipo de filtro consiste en una bobina en serie y un condensador paralelo a la carga, obteniendo de este

modo en un filtro pasa bajos como el que se muestra en la figura 6.

Figura 6. Filtro pasa bajos RLC

Para determinar los valores del condensador y de la bobina se utiliza la siguiente ecuación.

𝑓𝑠 =1

2 ∗ 𝜋 ∗ √𝐿𝑜 ∗ 𝐶𝑜 < 1 >

En donde fs es la frecuencia de corte deseada, en Hz. Utilizando soló está ecuación se podría dar un valor a

la bobina y hallar el condensador o viceversa, pero al hacer esto no garantiza que el comportamiento del

circuito sea el deseado, ya que al tener un condensador demasiado grande el consumo de corriente del

inversor se incrementa y si optamos por tomar un condensador de menor valor la fidelidad de la onda seno

se puede ver afectada, de modo que para determinar exactamente los valores de L y C se tiene en cuenta la

impedancia de filtro, la cual está dada por la siguiente ecuación.

𝑍𝑜 = √𝐿𝑜

𝐶𝑜 < 2 >

En donde Zo es la impedancia característica del filtro, de modo que a partir de las ecuaciones <1> y <2> se

determinara el valor de la inductancia y del condensador.

Una vez hallados los valores de L y C, es necesario conocer el comportamiento del filtro en frecuencia,

debido a que este nos permite visualizar la sintonización del filtro y verificar que el comportamiento es el

deseado, para esto se obtiene la función de transferencia del filtro, sin embargo debido a que la inductancia

implícitamente cuenta con una resistencia asociada, esta debe ser tenida en cuenta en el momento de obtener

la función de transferencia, dado a que el valor de la resistencia puede variar la ganancia del filtro. De modo

que para obtener la función de transferencia se tendrá en cuenta el siguiente esquemático.

ViLo

Co

PGND

Vo

Rload

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Marco Teórico

Figura 7. Filtro pasa bajos con Resistencia serie de bobina.

Tras observar la figura 7. Se tiene que la función de transferencia esta dad por la siguiente ecuación.

𝑉𝑜

𝑉𝑖=

(𝑍𝑐||𝑅𝑙𝑜𝑎𝑑)

(𝑍𝑐||𝑅𝑙𝑜𝑎𝑑) + 𝑍𝑙 < 3 >

En donde las impedancias del condensador y la bobina están dadas por.

𝑍𝑐 =1

𝑗 ∗ 𝜔 ∗ 𝐶 < 4 > 𝑍𝑙 = 𝑗 ∗ 𝜔 ∗ 𝐿 + 𝑅𝑠 < 5 >

Obteniendo finalmente que la función de transferencia del filtro es.

𝑉𝑜

𝑉𝑖=

(1

𝑗 ∗ 𝜔 ∗ 𝐶) ∗ 𝑅𝑙𝑜𝑎𝑑

(1

𝑗 ∗ 𝜔 ∗ 𝐶) + 𝑅𝑙𝑜𝑎𝑑

(1

𝑗 ∗ 𝜔 ∗ 𝐶) ∗ 𝑅𝑙𝑜𝑎𝑑

(1

𝑗 ∗ 𝜔 ∗ 𝐶) + 𝑅𝑙𝑜𝑎𝑑

+ (𝑗 ∗ 𝜔 ∗ 𝐿 + 𝑅𝑠)

< 6 >

Simplificando y pasando al dominio S se obtiene la siguiente expresión.

𝑉𝑜

𝑉𝑖=

𝑅

𝑅 ∗ (𝐶 ∗ 𝐿 ∗ 𝑆2 + 𝐶 ∗ 𝑅𝑠 ∗ 𝑆 + 1) + 𝐿 ∗ 𝑆 + 𝑅𝑠 < 7 >

2.5 Técnicas de control.

En cuanto al control diseñado, este controlará directamente el PWM que maneja los “gate” del puente de

alta frecuencia, ya que el control debe garantizar que este complete la señal seno faltante al sumar las señales

de los dos puentes de baja frecuencia.

Ahora, conociendo lo que nuestro control debe hacer, se debe obtener la función de transferencia de planta

para diseñar nuestro control, la cual está constituida por el puente de alta frecuencia, filtro y el atenuador de

señal el cual se diseña con el fin de adecuar la señal de salida y entregarla al micro controlador.

ViLo

Co

PGND

VoRs

Rload

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Marco Teórico

Teniendo en cuenta la planta debemos asegurar que el control elimine el error de estado estacionario, y

también se debe considerar el tiempo de establecimiento del circuito ya que el control debe ser lo

suficientemente rápido ante variaciones en la carga, así mismo se debe tener en cuenta el sobre pico en la

salida que pueda generar ante un cambio en la carga, ya que este se verá reflejado directamente en la

fidelidad de la onda seno.

La característica que puede responder a estos criterios es un controlador proporcional integral (PI), este hace

que el tiempo integral se ajuste a la acción dependiendo de su función de transferencia: 𝐶𝑝𝑖(𝑠) = 𝐾𝑝 ∗

(1 + 1

𝑇𝑖∗𝑠). Para su funcionamiento es indispensable que la señal de error sea diferente a la señal del estado

deseado, y por lo tanto, esta acción anulará el error de offset.

18


Especificaciones

3. Especificaciones.

3.1 Puentes H.

Los puentes H como se ha mencionado estarán conectados cada uno a una fuente DC independiente, estás

fuentes deberán tener valores de 12 V de modo que la señal resultante a la salida debería ser una onda seno

con voltaje pico de 36 V idealmente, sin embargo debido a caídas en los dispositivos que componen el

circuito y debido a la modulación de los puente se debe esperar que la señal de salida sea de

aproximadamente 30 Vpico. La potencia de salida del inversor es de 30 W, de modo que la corriente que se

tendrán que soportar los puentes será de 2.5 A, aproximadamente, este cálculo será explicado en el área de

desarrollo. También hay que tener en cuenta que los mosfets de los puentes H deben tener una resistencia

Drain – Source menor a 50 mΩ en conducción ya que de no ser así se verá reflejado en la eficiencia del

inversor.

3.2 Filtro LC.

En cuanto al filtro LC, la frecuencia de corte de este, se ubicara a los 5000 Hz, escogido en este punto debido

se ubica una década antes de la frecuencia de conmutación del puente de alta frecuencia garantizando que

la atenuación de esta señal sea adecuada, así mismo se ubica aproximadamente dos décadas después de la

frecuencia fundamental, ya que al ser un filtro LC, amplifica las señales con frecuencia igual a la de

frecuencia de corte, de modo que si se ubica el filtro un poco más cercano a la frecuencia fundamental, se

puede amplificar algún armónico, produciendo distorsión en la señal de salida del inversor.

Por otro lado como se mencionó previamente la impedancia del filtro debe permitir que la señal sinusoidal

no contenga una distorsión apreciable y que el inversor no incurra en un consumo excesivo de corriente.

3.3 Atenuador.

Al mencionar Atenuador se refiere a la adecuación de la señal de salida para que esta sea tomada por el DSP

e implementar el control diseñado, teniendo en cuenta esto, el DSP requiere un señal que varíe entre los

valores de 0 a 3 V, es decir se necesita una etapa la cual permita atenuar la señal y agregar un voltaje DC a

esta, de modo que la señal de entrada al DSP tendrá una amplitud de 1,5 V y tendrá un voltaje offset de 1,5

V.

3.4 Esquemas de modulación.

Con los objetivos trazados al inicio del presente trabajo, se debe diseñar los esquemas de modulación que

permitan inicialmente generar una señal netamente cuadrada con dos puentes H, también se requiere obtener

una señal cuadrada la cual no contenga el tercer armónico con dos puentes conmutados en baja frecuencia,

y por último se requiere obtener una señal cuadrada carente del tercer y quinto armónico con dos puentes

conmutados en baja frecuencia.

3.5 Micro controlador

Teniendo en cuenta que se van a tener tres puentes conmutando constantemente, se necesita de un micro

controlador el cual contenga mínimo 3 PWM, para realizar la conmutación de puentes se requiere de una

tarjeta que contenga un ADC, ya que de esta manera se puede digitalizar la señal seno y aplicar el control

correspondiente, por último para realizar el control se debe contar con una señal sinusoidal digitalizada, de

modo que el micro controlador debe tener una tabla seno con la cual se puede comparar el voltaje de salida

del inversor o se debe contar con un micro que cuente con dos ADC, uno como ya se mencionó para adquirir

la señal de salida del circuito y otro para adquirir la señal seno que se utilizara como referencia.

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Desarrollo

4. Desarrollos.

Para llevar a cabo el desarrollo del presente trabajo se requiere inicialmente del diagrama de bloques del

presente proyecto el cual se muestra a continuación.

Figura 8. Diagrama de Bloques Inversor

En este diagrama de bloques encontramos tres bloques correspondientes a los tres puentes H, los puentes 2

y 3, son aquellos que realizan la conmutación en baja frecuencia, y el Puente 1 es el que realiza la

conmutación en alta frecuencia, tal como se observa estos tres se encuentran conectados en cascada.

También encontramos el bloque llamado atenuador el cual adecua la señal para que el DSP pueda

manipularla. De allí ubicamos en la parte superior el bloque del micro controlador el cual contiene el manejo

que se le dará a la señal realimentada, pasando inicialmente por un ADC, para ser restada posteriormente

con la referencia (una tabla de una señal seno la cual trae el DSP utilizado). La señal resultante es pasada

por un controlador PI el cual entregara la señal de modulación al PWM de alta frecuencia, obteniendo de

esta forma la señal de control del PWM de alta frecuencia.

4.1 Diseño de etapa de Potencia.

Teniendo en cuenta el diagrama de bloques mostrado previamente, se denomina etapa de potencia a los

bloques llamados Puente 1, Puente 2, Puente 3 y Filtro.

Conociendo esto se presenta el diagrama completo de los puentes y filtro con el fin conocer las

características principales del circuito y el comportamiento del PWM para los diferentes puentes.

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Desarrollo

Figura 9. Circuito Etapa de Potencia

Teniendo en cuenta que el inversor es de 30 W determinaremos la corriente que circulara a través de los

Mosfets ya que con esta podemos escoger los componentes a utilizar como puentes. También se realizara el

cálculo de pérdidas en los Mosfets cuando estos se encuentran en región resistiva ya que este será vital para

la eficiencia del inversor, permitiendo igualmente la mejor selección de los componentes que formaran el

puente.

Partiendo con que el inversor es de 30 W y al sumar las fuentes de 12 V se obtendría un valor de 36 V

idealmente, se debe tomar un voltaje de salida menor, pensando precisamente en que habrá perdidas en los

en los Mosfets, para ellos supusimos que habría una pérdida de aproximadamente 1 V por Mosfets, de modo

que la señal de salida tendría un valor pico de 30 V, es decir 20 Vrms aproximadamente.

Una vez conocido el voltaje de salida se determina la corriente máxima de salida del inversor la cual se halla

de la siguiente ecuación.

𝑃𝑜 =𝑉𝑝 ∗ 𝐼𝑝

2 < 9 >

Es decir que la máxima corriente de salida será.

𝐼𝑝 =2 ∗ 𝑃𝑜

𝑉𝑝 < 10 > 𝐼𝑝 =

2 ∗ 30

30= 2 𝐴 < 11 >

M1

M2

M3

M4

V1VDC

Lo

Co

LOADM5

M6

M7

M8

V2VDC

M9

M10

M11

M12

V3VDC

21


Desarrollo

De modo que la corriente de salida será:

𝐼𝑜 = 2 ∗ 𝑠𝑒𝑛 (Ɵ) < 12 >

Sin embargo esta corriente no es la que circula por lo mosfets ya que si vamos al modelo encontramos que

la corriente que circula por los mosfets es la suma de la corriente de salida y la corriente del condensador,

de modo que para conocer la corriente a circular por el condensador se necesita conocer previamente el

filtro.

Para esto se debe tener claro previamente el comportamiento dinámico del filtro, el cual dependerá de la

impedancia característica del mismo, y teniendo en cuenta que:

𝑆𝑖 (𝑍𝑜 = 2 ∗ 𝑅𝑙𝑜𝑎𝑑) tendremos una respuesta de amortiguamiento crítico ante variaciones en la

carga.

𝑆𝑖 (𝑍𝑜 > 2 ∗ 𝑅𝑙𝑜𝑎𝑑) tendremos una respuesta sobre amortiguada ante variaciones en la carga.

𝑆𝑖 (𝑍𝑜 < 2 ∗ 𝑅𝑙𝑜𝑎𝑑) tendremos una respuesta sub amortiguada ante variaciones en la carga.

Elegiremos que la impedancia del filtro sea menor a dos veces la resistencia de carga, ya que la respuesta

dinámica para este caso es la más rápida, comparándola con los otros dos casos, esto siempre y cuando el

control responda a la velocidad deseada.

Conociendo el tipo de respuesta del filtro y la frecuencia de corte, 5000 Hz, se debe tener en cuenta que la

impedancia del filtro no afecte directamente la eficiencia del inversor, debido a que al tomar una impedancia

cercana a dos veces la resistencia de carga, el condensador tendría un valor elevado haciendo que el consumo

de corriente del inversor sea alto, por otro lado si se toma una impedancia muy pequeña el condensador

resultaría de un valor no tan grande, haciendo que el consumo disminuya, sin embargo se debe tener en

cuenta que de tener un condensador muy pequeño la respuesta del filtro se puede ver afectada ante

variaciones en la carga.

Teniendo esto en cuenta hemos decidido hacer que la impedancia del filtro sea un quinto de la resistencia

de carga, ya que con esta impedancia aseguramos que la corriente del condensador no afecte la eficiencia

del inversor, e igualmente que la respuesta del circuito sea la esperada.

Conocido esto, las ecuaciones para determinar los valores del condensador y la inductancia del filtro son:

𝑍𝑜 = √𝐿𝑜

𝐶𝑜=1

5∗ 𝑅𝑙𝑜𝑎𝑑

𝑓𝑐 =1

2 ∗ 𝜋 ∗ √𝐿𝑜 ∗ 𝐶𝑜= 5000 𝐻𝑧

< 13 >

Como vemos es necesario hallar la resistencia de carga mínima, la cual determinaremos de la siguiente

manera.

𝑅𝑙𝑜𝑎𝑑 =𝑉𝑜𝑟𝑚𝑠2

𝑃𝑜=

(30

√2)2

30= 15Ω < 14 >

22


Desarrollo

Conocida la resistencia de carga determinamos los valor Co y Lo resolviendo el sistema <13>.

𝐶𝑜 = 11,061 µ𝐹 𝐿𝑜 = 95,493 µ𝐻

Dado que no existen condensadores de 11 µF se toma un condensador de 10 µF y una bobina de 100 µH.

Teniendo en cuenta que la bobina es de 100 µH. Se tiene que para la construcción de la misma se debe

considerar que por ella circulara una corriente máxima de 2,5 A es decir que requiere para su construcción

alambre de calibre 18. Ahora bien teniendo esto en cuenta y la longitud de cable utilizada para la elaboración

de la bobina la resistencia asociada a esta es de 0,5 Ω.

Conocidos los componentes del filtro, se determinará la corriente del condensador con el fin de conocer la

corriente que circulará por lo mosfets.

𝐼𝑐 = 𝐶 ∗𝑑 𝑉(𝑡)

𝑑𝑡

𝐼𝑐 = 𝐶 ∗𝑑 (𝑉𝑝 ∗ 𝑠𝑒𝑛(𝜔 ∗ 𝑡))

𝑑𝑡

𝐼𝑐 = 10 µ𝐹 𝑑(30 ∗ 𝑠𝑒𝑛(2 ∗ 𝜋 ∗ 60 ∗ 𝑡))

𝑑𝑡

𝐼𝑐 = 10𝑥10−6 ∗ 30 ∗ 2 ∗ 𝜋 ∗ 60 ∗ cos (2 ∗ 𝜋 ∗ 60 ∗ 𝑡)

𝐼𝑐 = 0.1130 ∗ cos (𝜔𝑡)

Como vemos la corriente que circulará por el condensador no afecta el consumo de corriente del inversor,

de modo que a partir de esta corriente y la corriente que circulara sobre la carga, podemos obtener la

corriente que circula por la inductancia de la siguiente manera.

𝐼𝑙𝑝𝑖𝑐𝑜 = √𝐼𝑜𝑝2 + 𝐼𝑐𝑝2 = √22 + 0.11302 = 2,003 𝐴𝑝𝑖𝑐𝑜

Debido a que la corriente que circula por la bobina es la misma que circula por los mosfets, tenemos que la

corriente a circular por los mosfets es:

𝐼𝑚𝑜𝑠𝑓𝑒𝑡𝑠 = 2,23 𝑠𝑒𝑛(Ɵ + 𝜙)𝐴

Conocida esta corriente, se desea que las pérdidas por conducción en un mosfet no sean mayores a 1 % de

la potencia del inversor. Es decir 0,5 W aproximadamente, por lo tanto debemos buscar componentes con

Rds menor a:

𝑅𝑑𝑠 =0,3

(𝐼𝑖𝑟𝑚𝑠)2=

0,3

(2,003

√2)2 = 0,120 Ω

Entendiendo esto al tener una resistencia Rds menor las perdidas asociadas a la conducción de los mosfets

serán menores.

23


Desarrollo

Teniendo en cuenta lo anterior se escoge el componente FDMF6704A de Fairchild Semiconductors, el cual

por sus características se adecua para el diseño.

Dicho componente cuenta con medio puente, sin embargo cada mosfet tiene una resistencia de

aproximadamente 8 mΩ, con lo cual al realizar los cálculos disipa 0,019 W por mosfet, es decir que al

multiplicar esta potencia por 6 mosfets que se encontraran en conducción en todo momento, tenemos una

disipación de potencia en estos de 0,119 W.

Conociendo un poco más el componente mencionado para construir los puentes, encontramos que este

componente trae incluido el driver para sumistrarle corriente a los gate de los mosfets, simplificando en este

sentido el montaje. Así mismo incluye el circuito bootstrap con el cual aseguramos que se necesiten 12 V

para encender los mosfets superiores, ya que de lo contrario se necesitarían 24 V para encender los mosfets

superiores de la rama.

También encontramos que este componente soporta un voltaje Drain Source de 27 V lo cual cumple los

requerimientos de nuestro diseño, debido a que utilizaremos nuestro puente con 12 VDC. Por otro lado la

corriente que soporta este componente es de 36 A superando por mucho la corriente a que circulara a través

de los mosfets.

Como vemos en el esquemático mostrado al inicio de este inciso y como se ha mencionado previamente las

fuentes se conectarán a diferentes referencias, haciendo que los voltajes de control entre un puente y otro

estén aislados. Y por tal motivo se añade al circuito la siguiente etapa se puede llamar de adquisición de

señales de control del DSP.

Figura 10 Circuito de adquisición de señales de control del DSP.

Lo que se ve en la figura 8 que tiene por nombre VCG1 y VCG2 son los voltajes de control de dos medios

puentes es decir serían las señales de control de un puente completo, que provienen directamente del micro

controlador, y debido a que estos están referidos a la tierra del DSP debemos aislarlos de los otros puente

H. Por tal motivo se utilizara el componente HCPL 2630 el cual trae dos opto acopladores que responden

muy bien a una frecuencia de 50 kHz. Ya que el tiempo de subida y de bajada esta en los 50 ns. Como se

puede ver en la figura previa las entradas de estos opto acopladores se encuentran conectadas a dos mosfets,

esto se debe a que el opto acoplador requiere una corriente de 6 mA mínimo para su correcto funcionamiento

y la corriente máxima que entrega el DSP es de 4 mA, de modo que implementamos unos mosfets con bajo

Voltaje Control Medio Puente 1

Voltaje Control Medio Puente 2

U20

HCPL-2630

+VF11

-VF12

-VF23

+VF24

GND5

VO26

VO17

VCC8

Rop271k

Rop281kCop7

0.1u

M5

DSH105

VCG1

V(3V)

DGND

M6

DSH105

DGND

Rop29300

Rop30300

VCG2

Va(5V)

SGND_1

24


Desarrollo

voltaje Threshold (BSH 105), con el fin de que la corriente que requiere el opto acoplador sea tomada de

una fuente de 3 V que posee el DSP. Para lograr ello calculamos la resistencia de valor 300 Ω para que

entre al opto acoplador aproximadamente 10 mA.

Al continuar con el análisis del circuito encontramos que en la parte del receptor del opto acoplador, hay

una fuente de 5 V, la cual alimenta el opto acoplador y permite que llegue el voltaje deseado las entradas de

control de cada medio puente. Para obtener esta fuente tomamos la fuente de 12 VDC que alimenta los dos

medios puente y añadimos al circuito el componente LM 7805 el cual nos permite obtener una fuente de 5

V regulada. Para entender mejor el circuito de la parte de potencia, se ilustra a continuación su esquemático.

Figura 11 Circuito Completo Inversor

Para su mejor entendimiento en las siguientes ilustraciones se encuentra divido por partes.

Figura 12. Circuitos de alimentación y entrada de señales de control

U2

FMDF6704A

PGND

VSWH

SMOD#

VCIN

VDRVBOOT

PHASE

VIN

DISB#

PWM

CGND

U4

HCPL-2630

+VF11

-VF12

-VF23

+VF24

GND5

VO26

VO17

VCC8

ROP5300

ROP6300

SGND_1

V1(12V)

CB1100n

Vo1_Puente1

V(3V)

U3

HCPL-2630

+VF11

-VF12

-VF23

+VF24

GND5

VO26

VO17

VCC8

Vo2_Puente1

CB2100n

U5

LM7805C

IN1

OUT2

GN

D3

CR21u

ROP31k

ROP41kCOP1

0.1u

DISB_1

SMOD_1

SMOD_1

M1BSH105

DISB_1

VCG1

V(3V)

JP1

HEADER_IN

1

2

3

4

5

6

SMOD_1VCG1

VCG2

M2BSH105

MODE

DISB_1

CF110u

M3BSH105

M4BSH105

ENA

MODE

V(3V)

ROP1300

X2

HEADER_OUT

ROP2300

VCG2

SGND_1

SGND_1

Va(5V)

PGND_1

PGND_1

Va(5V)

ROP71k

PGND_1

ROP81k

SGND_1PGND_1

COP20.1u

Va(5V)V1(12V)

Va(5V)

C11u

SGND_1

ENA

X3

HEADER_OUT

X1

HEADER_V1

1

2

V1(12V)

PGND_1

CF21u

CF30.1u

Va(5V)

C31u

SGND_1

CR10.33u

C21u

PGND_1

SGND_1

U1

FMDF6704A

PGND

VSWH

SMOD#

VCIN

VDRVBOOT

PHASE

VIN

DISB#

PWM

CGND

CR30.1u

V1(12V)

C41u

PGND_1

V(3V)

U5

LM7805C

IN1

OUT2

GN

D3

CR21u

JP1

HEADER_IN

1

2

3

4

5

6

VCG1

VCG2

MODE

CF110u

PGND_1

Va(5V)V1(12V)

ENA

X1

HEADER_V1

1

2

V1(12V)

PGND_1

CF21u

CF30.1u

CR10.33u

CR30.1u

25


Desarrollo

En esta figura encontramos el esquemático del cual obtenemos el voltaje de 5 V, a partir de la fuente de 12

V de los medios puentes que constituyen el primer puente H. Este esquemático es el mismo para los

siguientes dos puentes.

En este esquemático también encontramos dos señales correspondientes a “ENA” y “MODE”, están se

hacen necesarias para el buen funcionamiento de los medios puentes ya que “ENA” corresponde a la señal

Enable de los medios puentes es decir es la que lo inicia o los mantiene en estado de encendido.

Por otro lado la señal llamada “MODE” permite que el medio puente funcione completo, esto quiere decir

que en el momento en el que se le aplica la señal del PWM, el mosfet ubicado en la parte de arriba del medio

puente realizara su conmutación dependiendo de la señal de PWM y el mosfet ubicado en la parte inferior

del medio puente realizara su conmutación con la señal complementaria.

En este punto hay que resaltar que las señales de salida del DSP tienen un Voltaje de 3,3 V o de 0 V, razón

por la cual se utiliza una tarjeta adicional a la del DSP la cual permite que el voltaje de salida tome valores

entre 5 V y 0 V, así mismo esta tarjeta tiene otros beneficios los cuales se irán mencionando en su momento.

Figura 13. Circuito de desacople de señales provenientes del DSP.

En esta figura le ilustra un esquemático muy similar al mostrado en la figura 8, pero se incluye en este el

opto acoplador que aísla igualmente las señales de “ENA” y “MODE”, ya que estas en un principio también

están referidas a la tierra del DSP. Como vemos también se encuentran conectadas a los mosfets (BSH 105),

ya que el DSP al igual que con los PWM entrega máximo 4 mA.

U4

HCPL-2630

+VF11

-VF12

-VF23

+VF24

GND5

VO26

VO17

VCC8

ROP5300

ROP6300

SGND_1

U3

HCPL-2630

+VF11

-VF12

-VF23

+VF24

GND5

VO26

VO17

VCC8

ROP31k

ROP41kCOP1

0.1u

SMOD_1

M1BSH105

DISB_1

VCG1

V(3V)

M2BSH105

M3BSH105

M4BSH105

ENA

MODE

V(3V)

ROP1300

ROP2300

VCG2

Va(5V)

Va(5V)

ROP71k

ROP81k

COP20.1u

PWM_1

PWM_2

SGND_1

26


Desarrollo

Figura 14 Circuito Puente H completo.

Y por último encontramos en esta figura el esquemático de los dos medios puentes, en donde ubicamos a

mano izquierda la fuente de 5 V la cual permite el buen funcionamiento del control interno del componente

y a mano derecha la fuente de 12 V la cual alimenta directamente el Drain de los Mosfet de la parte superior

de los medios puentes y PGND el cual se encuentra conectado internamente al source de los mosfets

ubicados en la parte inferior de los medios puentes.

También ubicamos en este esquemático las salidas de los puentes denominadas Vo1_Puente1 y

Vo2_Puente1.

Tras revisar encontramos que corresponde a un sólo puente. Sin embargo el esquemático de los otros dos

puentes maneja la misa topología. Para mayor detalle, el esquemático completo se encuentra en los anexos.

Conociendo el esquemático y parte del funcionamiento de la etapa de potencia falta determinar el

comportamiento de los PWM, según el caso, los cuales se explican en el punto 4.3

4.2 Adquisición de señal de entrada al DSP.

Al observar nuevamente el diagrama de bloques en el que su ubica en la parte superior el lazo de

realimentación, encontramos que para realizar correctamente la realimentación es necesario un atenuador,

ya que el DSP requiere una señal que oscile entre los 0 y 3 V para lograr digitalizarla. De modo que para

adecuar esta señal se pensó en un amplificador diferencial el cual toma la señal de salida del inversor y de

acuerdo con el siguiente esquemático añade un voltaje DC de 1,5 V, obteniendo como resultado una señal

de 1,5 V de amplitud con voltaje offset de 1,5 V.

U2

FMDF6704A

PGND

VSWH

SMOD#

VCIN

VDRVBOOT

PHASE

VIN

DISB#

PWM

CGND

V1(12V)

CB1100n

Vo1_Puente1

Vo2_Puente1

CB2100n

DISB_1

SMOD_1

SMOD_1

DISB_1

X2

HEADER_OUT

SGND_1

SGND_1 PGND_1

PGND_1

PGND_1

SGND_1

Va(5V)

C11u

SGND_1X3

HEADER_OUT

PWM_1

PWM_2

Va(5V)

C31u

SGND_1

C21u

PGND_1

U1

FMDF6704A

PGND

VSWH

SMOD#

VCIN

VDRVBOOT

PHASE

VIN

DISB#

PWM

CGND

V1(12V)

C41u

PGND_1

27

INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDAS POR CONMUTACIÓN

Desarrollo

Figura 15 Circuito de adquisición de señal de salida para DSP

Al observar el esquemático de la figura 15, encontramos un amplificador diferencial (OPA350), el cual nos

permite atenuar la señal, añadirle un voltaje offset de 1,5 V y referirla directamente a la referencia del DSP.

Particularmente para añadir el offset a la señal atenuada se requiere colocar un voltaje de 1.5 V en la

resistencia denominada RD4, para ello vuelve a ser útil la tarjeta adicional a la cual es conectada el DSP ya

que esta cuenta con salidas de 1,5 V reguladas, de donde se toma el voltaje para aplicar a la resistencia

mencionada. Igualmente de esta tarjeta se utiliza una salida de 3 V con la cual se polariza el OPA350.

Conocido esto para obtener las resistencias que permiten atenuar la señal de salida obtuvo la función de

transferencia desde la salida del amplificador diferencial a la salida del inversor. Obteniendo la siguiente

ecuación que permite determinar las resistencias llamadas RD.

𝑉𝑜 = (𝑉𝑜1 − 𝑉𝑜2) ∗𝑅𝑑3

𝑅𝑑1+ 𝑉𝑟 𝑑𝑜𝑛𝑑𝑒 𝑉𝑟 = 1,5 𝑉

Basados en esta ecuación tomaremos 𝑉𝑜 = 3 𝑉, 𝑉𝑜1 = 30 𝑉, 𝑉𝑜2 = 0 𝑉

Y con esto escogemos una de las dos resistencias y determinamos la faltante, en este caso escogimos RD3

igual a 1,5 kΩ, encontrando que la resistencia RD1 es equivalente a 30 kΩ.

Conocidas estas resistencias tenemos que

𝑅𝐷1 = 𝑅𝐷2 ; 𝑅𝐷3 = 𝑅𝐷4

V(3V)

Vo1_Puente_1

Vo2_Puente_3

100u

Lo

Co10u

RD3

1.5k

RD41.5k

RD1

30k

RD2

30k

UA

OPA350

-2

+3

7

V+

4

V-

OUT6

V(3V)

HEADER

1

2

HEADER

1

2

3

4

V(1.5V)

V(1.5V)

28


Desarrollo

4.3 Esquemas de modulación.

A continuación se demostrara como debe ser el comportamiento de los PWM que se encargan de manejar

los puentes de baja frecuencia, debido a que los requerimientos son diferentes se cuenta con tres diferentes

patrones para generar las tres diferentes señales, empezando con el patrón el cual no debe eliminar

armónicos de una señal cuadrada.

4.3.1 Esquema sin eliminar armónicos.

Debido a que en esta modulación no se debe eliminar ningún armónico, las señales de PWM que alimentan

los mosfets de los dos puentes H de baja frecuencia deben ser iguales, es decir que se tendría algo como lo

siguiente.

Figura 16 Esquema de Modulación para el Caso1

Al observar la figura 16 encontramos que la señal de conmutación uno de los puentes de baja frecuencia

corresponde a la primera gráfica, como se puede ver la segunda señal es idéntica a la primera la cual

corresponde a la señal de conmutación del segundo puente. Como mencionamos dos incisos antes esta señal

corresponde a la señal de uno de los medios puentes y el otro medio puente seria manejada por la señal

complementaria.

Esta conmutación nos permite obtener el siguiente voltaje de salida al conectar los dos puentes en cascada,

como vemos es una señal cuadrada la cual tiene valores de +24 y -24 V.

29


Desarrollo

Figura 17 Suma de los puentes de Baja frecuencia del caso 1

Con el fin de obtener estas señales se debe modular el PWM con un voltaje Vs/2, siendo Vs el voltaje pico

a pico de la señal triangular que genera el PWM, es decir que se modula al 50 %, tal como lo muestra la

figura 18.

Figura 18 Salida del PWM para el caso 1

30


Desarrollo

4.3.2 Esquema eliminando tercer armónico.

En este esquema de modulación se debe eliminar el tercer armónico al colocar en cascada los dos puentes

de baja frecuencia. Para lograr esto la señales de control del segundo puente aunque son las mismas que las

del primer puente es decir, ambas son cuadradas, deben estar desfasadas π/3, ya que de esta forma

lograremos eliminar exactamente la tercera armónica, en caso de desear eliminar por ejemplo la séptima

armónica lo que se haría es desfasar la señal que alimenta el segundo puente π/7, pero debido a que el caso

que nos aqueja es eliminar la tercer armónica, se desfasará como ya se mencionó π/3. Resultando de este

modo las siguientes señales de control.

Figura 19 Salida de los 2 puentes de baja frecuencia del caso 2

En la figura 19 encontramos que la primera gráfica sería la que alimenta a uno de los puentes H de baja

frecuencia, y la segunda señal alimentaria la el segundo puente. Obteniendo como resultado a las salidas de

los puentes el siguiente señales.

31


Desarrollo

Figura 20 Sumatoria de la salida de los puentes de baja frecuencia del caso 2

Aquí se ve que la salida del primer puente es una señal cuadra tal como en el primer caso, pero se ve que la

segunda señal se encuentra desfasada en este caso π/3, con lo cual al conectar en cascada los dos puentes

resulta una señal cuadrada carente de tercer armónico, sobre la cual montaremos nuestra señal de alta

frecuencia.

Para lograr esta modulación debemos contar con 2 PWM y asegurar que una de las señales triangulares que

generan los PWM este desfasada π/3, sin embargo al igual que en primer caso estas señales estarán

moduladas al 50% produciendo a la salida una señal con 50% de ciclo útil, la modulación se realiza como

se muestra a continuación.

32


Desarrollo

Figura 19. Modulación de los PWM que alimentan los puentes de baja frecuencia.

4.3.3 Esquema eliminando tercer y quinto armónico.

Para realizar este esquema de modulación se hace necesario que cada medio puente sea conmutado por una

señal con diferente índice de modulación, de modo que los medios puentes serán controlado por las

siguientes señales, al igual que los anteriores estas señales controlan los mosfets de la parte superior de los

medios puentes, y los mosfets inferiores estarán controlado por sus complementarias.

Figura 21 Señales de control de un puente de baja frecuencia y su salida.


33

Desarrollo

Como se ve, al controlar los mosfets con estas señales, se obtiene a la salida una señal carente de tercer

armónico, de modo que para eliminar el quinto armónico lo que se hace es conmutar el otro medio puente

de baja frecuencia con las mismas señales, pero desfasadas π/5, con respecto a las antes mostradas. Al

realizar esto de tendría lo siguiente.

Figura 22. Señales de salida de puentes de baja frecuencia, independientes y en cascada.

Para lograr estas señales, en particular las dos primeras es necesario modular las señales del PWM de la

siguiente manera.

34


Desarrollo

Figura 23. Modulación primer medio puente.

Como vemos para este caso la señal de modulación se encuentra ubicada a 2/3 de Vs siendo Vs el voltaje

pico de la señal triangulo para este caso 1 V. Sin embargo en este caso el medio puente restante no

conmutara con la señal complementaria, en este caso conmutara con la siguiente señal negada.

35


Desarrollo

Figura 24. Modulación segundo medio puente.

Como vemos en este caso la señal moduladora cruza la señal triangulo en 1/3 de Vs, sin embargo el segundo

medio puente no se conmutara con la señal obtenida, ya que de ser así se obtendría una señal a la salida con

dos niveles, de modo que se conmutara con la señal complementaria a la que se muestra en la figura 24.

4.4 Diseño controlador PI.

Para el diseño del controlador PI primero se modelo cada una de las partes del sistema, modelando primero

el filtro obteniendo la siguiente función de transferencia.

𝑇𝐹(𝐹𝑖𝑙𝑡𝑟𝑜) =𝑅𝑙𝑜𝑎𝑑

𝑅𝑙𝑜𝑎𝑑 ∗ (𝐶 ∗ 𝐿 ∗ 𝑆2 + 𝐶 ∗ 𝑅𝑠 ∗ 𝑆 + 1) + 𝐿 ∗ 𝑆 + 𝑅𝑠

A continuación teniendo en cuenta el atenuador que se necesita para adecuar la señal de salida. Se toma la

función de transferencia de este.

𝑇𝐹(𝐴𝑡𝑒𝑛𝑢𝑎𝑑𝑜𝑟) = 𝑅𝐷3/𝑅𝐷1

En este caso no se tiene en cuenta el 1,5 V que se ve en la función de transferencia desarrollada en el inciso

4.2 ya que este es un voltaje DC y no afecta en la parte dinámica del circuito.

Conocidos los valores de carga mínima, condensador, inductancia y resistencia serie asociada a la bobina,

la función de transferencia quedaría.

36


Desarrollo

𝐶 = 10 µ𝐹 𝐿 = 100 µ𝐻 𝑅𝑙𝑜𝑎𝑑𝑚𝑖𝑛 = 15 Ω 𝑅𝑠 = 0,5 Ω

𝑇𝐹(𝑝𝑙𝑎𝑛𝑡𝑎) =1𝑥109

𝑆2 + 1166,7 ∗ 𝑆 + 1.033𝑥109

Ahora conociendo nuestra planta, implementaremos un control integral con el fin de no tener error de estado

estacionario, es decir asegurar que la señal de salida tenga como valor promedio, cero, y volver la respuesta

un poco más rápida ya que se requiere para nuestro caso que la respuesta del sistema sea de este modo, esto

debido a que cuando se generan los saltos de la señal de baja frecuencia el PWM debe pasar de ciclo útil

alto, a ciclo útil bajo y este cambio debe ser rápido para no perder fidelidad de la señal sinusoidal.

Implementando el control la función de transferencia sería la siguiente.

𝑇𝐹 =1𝑥109

𝑆2 + 1166.7 ∗ 𝑆 + 1.033𝑥109∗ (𝑃 +

𝐾𝑖

𝑆)

Si volvemos a dejar los términos generales tenemos que la función de transferencia que vamos a manejar

incluida el control y realimentada es.

𝑇𝐹 (𝑃𝑙𝑎𝑛𝑡𝑎 + 𝐶𝑜𝑛𝑡𝑟𝑜𝑙, 𝑟𝑒𝑙𝑎𝑖𝑚𝑒𝑛𝑡𝑎𝑑𝑎)

=

𝑅𝑙𝑜𝑎𝑑𝑅𝑙𝑜𝑎𝑑 ∗ (𝐶 ∗ 𝐿 ∗ 𝑆2 + 𝐶 ∗ 𝑅𝑠 ∗ 𝑆 + 1) + 𝐿 ∗ 𝑆 + 𝑅𝑠

∗ ((1

𝑇𝑖 ∗ 𝑆) +(𝐾𝑝))

1 +𝑅𝑙𝑜𝑎𝑑

𝑅𝑙𝑜𝑎𝑑 ∗ (𝐶 ∗ 𝐿 ∗ 𝑆2 + 𝐶 ∗ 𝑅𝑠 ∗ 𝑆 + 1) + 𝐿 ∗ 𝑆 + 𝑅𝑠∗ ((

1𝑇𝑖 ∗ 𝑆) +

(𝐾𝑝))

Conociendo esta función de transferencia igualamos el denominador a la ecuación característica deseada.

1 +𝑅𝑙𝑜𝑎𝑑

𝑅𝑙𝑜𝑎𝑑 ∗ (𝐶 ∗ 𝐿 ∗ 𝑆2 + 𝐶 ∗ 𝑅𝑠 ∗ 𝑆 + 1) + 𝐿 ∗ 𝑆 + 𝑅𝑠∗ ((1 ∗

1

𝑇𝑖 ∗ 𝑆) ∗ (𝐾𝑝)) = 𝑆2 + 2𝑧𝑤 ∗ 𝑆 + 𝑤2

Conocida la función de transferencia y lo que deseamos de nuestro sistema. (1,2 ms de tiempo de

establecimiento, con respuesta sub amortiguada con bajo sobre pico). Implementamos “sisotool” de

MATLAB y obtenemos lo siguiente.

37


Desarrollo

Figura 25. Implementación de Sisotool para determinar el control.

Analizando los diagramas de bode, encontramos que estas cumplen con los requisitos exigidos por nuestro

contralor. Obteniendo de este modo el siguiente control.

𝐶𝑜𝑛𝑡𝑟𝑜𝑙 = 0.9 +12500

𝑠 𝑒𝑛 𝑑𝑜𝑛𝑑𝑒 𝐾𝑝 = 0.9 𝑦 𝐾𝑖 = 12500

Teniendo esto en cuenta pasamos a revisar la respuesta paso del sistema utilizando el siguiente modelo.

Figura 26 Diagrama de Bloques para el Desarrollo del Sistema de Control

En el cual F corresponde a una entrada paso, C corresponde al controlador hallado, G es la función de

transferencia obtenida previamente y H es 1.

38


Desarrollo

Figura 27. Respuesta paso de sistema con control.

Como vemos el sistema tiene un tiempo de establecimiento inferior a 1,2 ms, el sobre pico porcentual

alcanza aproximadamente 1,2 V, pero dada la velocidad de respuesta este sobre pico no tendrá mayor

influencia en la fidelidad de la señal sinusoidal.

4.5 Simulaciones.

A continuación se mostraran las simulaciones realizadas para los diferentes casos, para todos ellos se

implementó el siguiente modelo.

39


Desarrollo

Figura 28 Modelo de Simulink para Simulaciones

Como vemos existen 3 puentes llamados, puente HF, puente LF 1 y puente LF 2, al entrar en estos

subsistemas encontramos el siguiente modelo.

40


Desarrollo

Figura 29 Modelo Simulink de Puente H

Conociendo en totalidad el modelo que se utilizó para realizar las simulaciones, pasamos a observar el

comportamiento del circuito implementado el control diseñado para los diferentes casos.

4.5.1 Simulación de sistema sin eliminar armónicos.

Al realizar la simulación sin eliminar armónicos de una señal cuadrada, es decir controlando los dos puentes

de baja frecuencias exactamente con las mismas señales nos encontramos con que esta señal tendrá un valor

de +24 y -24 V, y teniendo en cuenta que el puente controlado en alta frecuencia es alimentado con 12 V,

abra puntos en los cuales el PWM de alta frecuencia se saturará, esto debido a que habrán puntos en donde

se exigirán más de 12 V o menos de -12 V para completar la señal sinusoidal deseada, razón por la cual fue

necesario utilizar para los puentes de baja frecuencia fuentes de 8V y para el puente de alta frecuencia una

fuente de 16 V. Teniendo en cuenta este cambio la respuesta del circuito aplicando el controlador diseñado

fue la siguiente.

41


Desarrollo

Figura 30. Respuesta de circuito sin eliminar armónicos

En la figura 28 encontramos, en la parte superior la salida de los puentes de baja frecuencia en cascada, a

continuación encontramos la salida de los tres puentes en cascada y por último encontramos la señal

sinusoidal esperada después de ser filtrada por el filtro con frecuencia de corte en 5 kHz.

Como vemos hay puntos en los que aparecen unos pequeños picos sobre la señal esto se debe a que la cuando

llega el cambio de estado de la señal cuadrada, el PWM de alta frecuencia debe cambiar su ciclo útil de

aproximadamente 0% a 100% en muy poco tiempo, y este no se encuentra en capacidad de responder a esa

42


Desarrollo

velocidad tomándole cierto tiempo realizar el cambio de ciclo útil, produciendo de este modo estos sobre

picos en la señal, igualmente vemos que estos sobre picos van perdiendo amplitud de una manera sub-

amortiguada, esto se debe al filtro de salida, ya que para este los cambios fuertes de la señal cuadrada son

comparables con una entrada paso, y como vimos la respuesta a una entrada paso tiene un comportamiento

sub-amortiguado.

4.5.2 Simulación de sistema eliminando tercer armónico por suma.

Para realiza el caso, en el que se requiere eliminar el tercer armónico de una señal cuadrad por suma, como

se mencionó previamente es necesario desplazar las señales de control que alimentan el segundo puente de

baja frecuencia π/3. Sin embargo para este caso sucede algo muy parecido a lo sucedido en el primer caso,

ya que a pesar de tener una señal de tres niveles entre nivel y nivel se tiene un salto de 24 V, y nuevamente

el PWM de alta frecuencia se satura, debido a que este no es capaz de entregar más de 12 V o menos de 12

V, razón por la cual fue necesario, en este caso, aumentar la fuente de alimentación que alimenta el puente

de alta frecuencia a 18 V. Teniendo esto claro, la respuesta del circuito con el control diseñado fue la

siguiente.

43


Desarrollo

Figura 31. Respuesta del circuito eliminando tercer armónico

Nuevamente en la primera grafica tenemos la señal de salida de los dos puentes de baja frecuencia en

cascada, a continuación la señal de los tres puentes en cascada, y por último la señal de salida del circuito,

después de ser pasada por el filtro de 5 kHz. Al igual que en la figura 28 encontramos que la señal de salida

cuenta con unos sobre picos justo en el momento en que el la señal carente de tercer armónico cambia de

nivel, los cuales suceden por la misma razón que en el primer caso.

44


Desarrollo

4.5.3 Simulación de sistema eliminando tercer y quinto armónico por suma.

Finalmente controlando los mosfets con en el esquema de modulación que permite eliminar las armónicas

tercera y quinta, no se obtiene la misma situación que ocurrió en los casos anteriores ya que en este caso la

señal es de cinco niveles y entre nivel y nivel se tiene un salto de 12 V, de modo que en este caso el PWM

de alta frecuencia si puede responder correctamente. Obteniendo de este modo las siguientes señales.

Figura 32. Resultados de simulación en la que se elimina tercer y quinto armónico.

45


Desarrollo

Al igual que en los dos anteriores casos la primera señal corresponde a la suma de los puentes de baja

frecuencia, la segunda señal corresponde a la señal de salida de los tres puentes en cascada y la tercera señal

corresponde a la señal del circuito, para este caso observamos nuevamente unos pequeños picos que

aparecen sobre la señal, sin embargo en este caso los picos tienen una amplitud mucho menor, esto dado a

que los cambios de nivel de la señal carente de tercer y quinto armónico, es de 12 V haciendo que estos

picos sean de menor amplitud, debido a que el PWM no debe exigirse tanto para completar la señal

sinusoidal.

4.6 Software.

El software desarrollado en Code Composer para la realización de la aplicación se compone de 7 archivos

de código con extensión .c, llamados módulos de programa. Esta extensión indica que los módulos de

programa están desarrollados con lenguaje de programación C. Los 7 módulos de programa que contienen

el funcionamiento del programa de los cuales los 6 últimos son desarrollados por Texas Intruments y el

módulo Main.c es diseñado.

• Main.c

• DSP2833x_Adc.c Tomado de (Intruments, 2007)

• DSP2833x_GlobalVariableDefs.c Tomado de (Instruments, 2009)

• DSP2833x_PieCtrl.c Tomado de (Instrumetns, 2010)

• DSP2833x_PieVect.c Tomado de (Instrumetns, 2010)

• DSP2833x_SysCtrl.c Tomado de (Instrumetns, 2010)

En el diagrama de bloques de la figura 32 se muestra la secuencia de funcionamiento del programa:

46


Desarrollo

La configuración del sistema en el diagrama de bloques figura 32 se realiza en el módulo de programa

main.c. Este módulo de programa es el primero en ejecutarse al arrancar la aplicación. Cuando se compila

y se carga el programa en la memoria de la tarjeta eZdsp F28335 automáticamente el puntero de programa

(PC) se sitúa en la primera instrucción de este módulo de programa.

La configuración del sistema consiste en configurar todos los recursos del controlador DSC TMS320F28335

que se va a utilizar en el programa. En este caso se realiza la configuración de los relojes del sistema,

inicialización de la tabla de vectores, habilitación de las interrupciones, configurar módulo ADC,

inicialización de las salidas ePWM, configuración módulo ePWM y el cálculo de las variables fijas del

programa. En la figura 33 se muestra el diagrama de bloques general de la configuración del sistema que se

realiza en el módulo de programa main.c. En el anexo 1 se encuentra el código del módulo programa main.c

INICIO

CONFIGURACIÓN DEL

SISTEMA

ADQUISICION DE CANAL ADC

CALCULO DE ERROR

GENERACION DE SEÑAL PARA CONTROLADOR

APLICAR SALIDA AL MODULO

ePWM

47


Desarrollo

para el primer caso sin eliminar ninguna armónica, en el anexo 2 se encuentra el código del módulo

programa main.c para el segundo caso eliminado la 3 armónica y en el anexo 3 se encuentra el código del

módulo del

El módulo de programa main.c realiza la configuración del sistema a partir de los siguientes módulos de

programa, estos módulos de programa solo son configuración:

• DSP2833x_Adc.c Configuración del módulo ADC.

• DSP2833x_GlobalVariableDefs.c Definición de variables y registros en memoria.

• DSP2833x_PieCtrl.c Habilitación del módulo PIE

INICIO

CONFIGURACIÓN RELOJ SISTEMA

INICIAR TABLA VECTORES

HABILITAR INTERRUPCION

ES

INICIAR SALIDAS ePWM

CONFIGURACION MÓDULO

ADC

CÁLCULO VARIABLES

FIJAS

FIN

Figura 34 Diagrama de Flujo del Programa Principal

48


Desarrollo

• DSP2833x_PieVect.c Definición de la tabla de vectores del módulo PIE

• DSP2833x_SysCtrl.c Configuración de los relojes del sistema.

Uno de los puntos importantes en la configuración del programa es el módulo ADC. Los valores adquiridos

por módulo ADC recorren un rango de tensión de 0V a 3V con una resolución de 12 bits, estos valores son

todos positivos. La señal adquirida por el ADC es una señal seno con valores positivos y negativos. La

solución para obtener valores positivos y negativos en el canal del ADC utilizado es ajustar una tensión de

1,5 V del rango de tensión soportada por los canales ADC a valor 0. El ajuste de la tensión 1,5V al valor 0

se realiza en la configuración del módulo ADC.

4.7 Diseño Impresos

4.7.1 Diseño impresos de puentes H.

Para la realización de los impresos se tuvo en cuenta que los componentes FDMF6704A, que tiene medio

puente y cuenta con el driver, necesitan planos de tierra para manejar la corriente, por tal motivo se observa

el en impreso 6 planos, ya que de no hacerlo así el componente podría llegar a quemarse.

Figura 35 Layout TOP del circuito Impreso

En la siguiente imagen se muestra el Layout del impreso pero por la cara inferior como vemos en la parte

derecha hay de nuevo un plano de tierra con vías estes camino tan ancho es el que permite llevar 12 V al

medio puente que se encuentra en la parte superior.

49


Desarrollo

Figura 36 Layout BOTTOM del circuito Impreso

Por ultimo encontramos el Layout del filtro, en el cual también se encuentra la etapa de adquisición de señal

de salida.

50


Desarrollo

4.7.2 Diseño impreso de filtro y adquisición de señal de salida.

Figura 37 Layout circuito Impreso Filtro

51


Desarrollo

4.8 Montaje de circuito

A continuación se muestra el impreso de uno de los puentes el cual es igual a los otros dos puentes.

Figura 38 Circuito Impreso Final

Continuando con las imágenes del montaje se muestra el esquematico del filtro, donde se observa la bobina

y el condensador utilizados para implementar esta etapa, también se observa en la parte inferior el ciruito

de adquisicion de la señal de salida.

52


Desarrollo

Figura 39 Circuito Filtro y Adquisición de señal para el DSP

Por último se muestra el montaje completo con el DSP de donde obtenemos las señales de PWM y en donde

se realiza el muestro de la señal de salida.

Figura 40 Montaje Final

53


Análisis de Resultados

5. Análisis de resultados.

Para realizar en análisis de resultados se decidió al igual que en los puntos anteriores manejarlo según el

caso que se esté manejando, empezando por el caso en el cual no se elimina ninguna armónica, del cual se

ilustra las señales de PWM de los medios puentes, en este caso para ambos puentes, debido a que al no

desear eliminar ninguna armónica, los dos puentes de baja frecuencia son controlados exactamente por las

mismas señales.

Figura 41 Señales de Cntrol de entrada para cada medio puente

Debido a lo encontrado en la parte de las simulaciones, al momento de realizar la implementación fue

igualmente necesario colocar los dos puentes que trabajan en baja frecuencia con una fuente cada uno de 8

V y el puente que trabaja con alta frecuencia alimentarlo con una fuente de 16 V, obteniendo de este modo

el siguiente resultado.

54



Figura 42. Señales de salida, para el caso en el que no se elimina ninguna armónica.

Como se obrserva en la figura 41 en este caso no fue posible obtener la señal sinusoidal deseada, esto debido

a que el PWM no realiza correctamente la modulación, igualmente se observa que el PWM no responde a

la velocidad deseada cuando hay un cambio de nivel, de este modo esta solución queda descartada, sin

embargo veremos que con los siguientes resultados no sucede lo mismo.

Continuando con el siguiente caso en cual el segundo puente de baja frecuencia se desfasa 60 grados con

respecto al primer puente, vemos a continuación las señales de control de ambos puentes de baja frecuencia.

55



Figura 43 Señales de Salida de los Puentes baja frecuencia del Caso 2

Para este caso, como era de esperarse, la señal de salida de los dos puentes deber ser una señal carente del

tercer armónico, igual a la que se muestra en la figura 43. Recordemos que sobre esta señal montaremos la

señal de alta frecuencia que terminara modulando una señal sinusoidal.

56



Figura 44 Suma de las salidas de los puentes de baja frecuencia del caso 2

Como se observa en la figura 43, la señal es muy parecida a la obtenida en las simulaciones, esta una señal

que maneja tres niveles, +24 V, 0 V y -24 V, por lo tanto al igual que se mencionó en la parte de simulaciones

fue necesario aumentar la fuente del puente de alta frecuencia ya que si se dejaba la fuente en 12 V este

puente no sería capaz de completar la señal sinusoidal, realizados estos cambios, las señales obtenidas fueron

las siguientes.

57



Figura 45 Señales resultantes del caso en el se elimina el tercer armónico

Como se observa en la figura 44, la señal ubicada en la parte superior es la señal de salida de los tres puentes

en cascada sin ser pasada aun por el filtro, y que se encuentre en color verde es la señal de salida de nuestro

inversor, como se observa al PWM todavía le falta un poco de velocidad de respuesta sin embargo el

resultado es mucho mejor que en el caso en el que no se elimina ninguna armónica.

Continuando por el siguiente caso en el cual se desea eliminar el tercer y quinto armónico, se muestran a

continuación las señales de control de los puente de baja frecuencia, recordemos que para este caso los

medios puentes de cada puente no son controlados por la señales complementarias, si no por una señal que

es idéntica a la señal de control del primer medio puente desfasada exactamente 180 grados. Para este caso

se muestra el desfase entre las dos señales que alimentan los primeros medios puentes, es decir se muestre

un desfase de 36 grados.

58



Figura 46 Señales de control para los PWM de baja frecuencia del caso 3

Teniendo esto claro se procedió a revisar la salida de los puentes de baja frecuencia, encontrando las

siguientes señales.

59



Figura 47 Salidas de los PWM de baja frecuencia del caso 3

Tal como se esperaba las señales de los puentes no poseen tercera armónica, y se encuentran desfasadas 36

grados, lo que permite al conectar los puentes en cascada obtener la señal que no tiene ni tercer ni quinto

armónico tal como se muestra en la siguiente imagen

60



Figura 48 Sumatoria de las señales de los PWM de baja Frecuencia para el Caso 3

Una vez revisada la señal de los puentes de baja frecuencia en cascada, se procede a sumar la señal de alta

frecuencia que permitirá obtener la señal sinusoidal tras ser filtrada. Esta señal posee 7 niveles, (36V, 24 V,

12 V, 0 V, -12 V, -24 Vy – 36 V), a continuación se muestra esta señal y la señal de salida del circuito.

61



Figura 49. Señales resultantes del caso en el que se elimina tercer y quinto armónico.

Como se observa en esta figura la señal esperada es mucho más parecida a una señal sinusoidal y en este

caso el PWM no tiene el problema que se vio en los casos anteriores, sin embargo encontramos una señal

con bastante ruido, esto puede ser, debido a que el ruido que hay en la señal de alta frecuencia hace que la

respuesta del filtro se vea afectada.

Los análisis de resultados se calcularon las pérdidas que podría generar el inversor, tanto por conducción

como por conmutación. Encontrando que las pérdidas por conducción serían las siguientes.

𝑃𝑐𝑜𝑛𝑑𝑢𝑐𝑐𝑖𝑜𝑛 = 𝐼𝑟𝑚𝑠2 ∗ 𝑅𝑑𝑠 = (2.23

√2)2

∗ 8𝑥10−3 = 0,019 𝑊 = 19 𝑚𝑊

Teniendo en cuenta que estas son las perdidas por mosfet y que en todo momento estarán encendido 6

mosfets, las pérdidas totales por conducción serían.

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑡𝑜𝑡𝑎𝑙𝑒𝑠 𝑐𝑜𝑛𝑑𝑢𝑐𝑐𝑖𝑜𝑛 = 19 𝑚𝑊 ∗ 6 = 114 𝑚𝑊

Conocidas las perdidas por conducción se pasa analizar las perdidas por conmutación. Las cuales se

determinan con la siguiente ecuación.

62



𝑃𝑠 =𝑉𝑖 ∗ 𝑓𝑠

2 ∗ 𝜋 ∗ 𝑓𝑜 ∗ 𝑇𝑜∗ ∫ 𝐼𝑚𝑎𝑥 ∗ sin(𝜃 + 𝜑)(𝑡𝑟 + 𝑡𝑓)

𝜋

0

+ ([𝑉𝑖 − 2 ∗ 𝐼𝑚𝑎𝑥 sin(𝜃 + 𝜑) ∗ 𝑅 − 𝑉𝑝 ∗ sin(𝜃)]

4 ∗ 𝑉𝑖 ∗ 𝐿 ∗ 𝑓𝑠

∗ [𝑉𝑝 ∗ sin(𝜃) + 2 ∗ 𝐼𝑚𝑎𝑥 ∗ sin(𝜃 + 𝜑) ∗ 𝑅]) ∗ (𝑡𝑓 − 𝑡𝑟) 𝑑𝜃

En donde,

𝑉𝑖 = 12 𝑉 𝑓𝑠 = 50000 𝐻𝑧 𝑓𝑜 = 60 𝐻𝑧 𝑇𝑜 =1

60𝑠 𝐼𝑚𝑎𝑥 = 2,23 𝐴 𝜔 = 2 ∗ 𝜋 ∗ 𝑓𝑜

𝜑 = atan(𝜔 ∗ 𝐶 ∗ (𝑉𝑝

𝐼𝑝) 𝑅 = 8 𝑚Ω 𝑉𝑝 = 30 𝑉 𝐼𝑝 = 2 𝐴 𝐿 = 100 µ𝐻 𝐶 = 10 µ𝐹

𝑇𝑟(𝑡𝑖𝑒𝑚𝑝𝑜 𝑑𝑒 𝑠𝑢𝑏𝑖𝑑𝑎) = 25 𝑛𝑠 𝑇𝑓(𝑡𝑖𝑒𝑚𝑝𝑜 𝑑𝑒 𝑏𝑎𝑗𝑎𝑑𝑎) = 20 𝑛𝑠

Estos valores teniendo en cuenta que se realiza las pérdidas del puente que maneja alta frecuencia.

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖ó𝑛 𝑝𝑢𝑒𝑛𝑡𝑒 𝑑𝑒 𝑎𝑙𝑡𝑎 𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = (0,19 𝑊 )

Sin embargo teniendo en cuenta que son 4 mosfets los que están conmutando durante este intervalo, las

perdidas serían

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑡𝑜𝑡𝑎𝑙𝑒𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖𝑜𝑛 𝑝𝑢𝑒𝑛𝑡𝑒 𝑎𝑙𝑡𝑎 𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 0,19 𝑊 ∗ 4 = 0,76 𝑊

Ahora para realizar las pérdidas de los puentes que manejas 60 Hz cambiamos la frecuencia fs por esta,

determinando que las pérdidas son.

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖ó𝑛 𝑝𝑢𝑒𝑛𝑡𝑒𝑠 𝑑𝑒 𝑏𝑎𝑗𝑎 𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 0,012 𝑊

Y como esta conmutación la realizaras 8 mosfets, las pérdidas totales son.

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑡𝑜𝑡𝑎𝑙𝑒𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖ó𝑛 𝑝𝑢𝑒𝑛𝑡𝑒𝑠 𝑑𝑒 𝑏𝑎𝑗𝑎 𝑓𝑟𝑒𝑐𝑢𝑒𝑛𝑐𝑖𝑎 = 0,012 𝑊 ∗ 8 = 0,096

De modo que las pérdidas totales por conmutación serán

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖𝑜𝑛 𝐿𝐹 + 𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑑 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖𝑜𝑛 𝐻𝐹 = 0,096 𝑊 + 0,76 𝑊 = 0,856 𝑊

Teniendo las perdidas por conmutación y por conducción del Mosfet. Las pérdidas totales en los mosfets

serían.

𝑃𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑐𝑜𝑛𝑚𝑢𝑡𝑎𝑐𝑖𝑜𝑛 + 𝑝𝑒𝑟𝑑𝑖𝑑𝑎𝑠 𝑐𝑜𝑛𝑑𝑢𝑐𝑐𝑖ó𝑛 = 0,856 + 0,114 = 0,97 𝑊

Es decir que se estaría perdiendo aproximadamente 1 W potencia en los mosfets.

Lo que significa que se tiene una eficiencia del 96%.

63


Conclusiones

6. Conclusiones.

En el desarrollo del proyecto se halló que al realizar los casos en el cual no se elimina ninguna

armónica y el caso en el que se elimina la tercera armónica no se puede tener las tres fuentes iguales

ya que el puente de alta frecuencia nunca alcanzará a completar la señal sinusoidal, de modo que se

determina utilizar una fuente con mayor voltaje para el puente de alta frecuencia.

Se halló que para realizar correctamente el inversor se hace necesario suavizar los cambios de nivel,

de las señales de baja frecuencia debido a que al no poseer el PWM, ancho de banda infinito, no

responde lo suficientemente rápido cuando hay un cambio de nivel, produciendo a la salida

distorsión armónica.

Se determinó igualmente que es muy viable realizar el inversor teniendo en cuenta el punto anterior

ya que las eficiencia del inversor no se ve muy afectada por la conmutación en alta frecuencia y se

puede obtener una señal sinusoidal confiable.

Igualmente se determinó que el mejor control a utilizar para una aplicación de este tipo es un control

PI ya que, este permite eliminar error de estado estacionario, es decir asegurar que la señal se

encuentre centrada en 0 V, y con la parte proporcional se asegura que este control no vaya a afectar

el buen funcionamiento del filtro, ya que de tomar un valor proporcional muy alto se podrían dejar

pasar todas las señales de alta frecuencia reduciendo de esta forma la eficiencia del filtro.

64


Bibliografía

7. Bibliografía Brogeras, B. (2011). Diseño y Validación del Control. Leganes.

Instruments, T. (Enero de 2009). Texas Instruments. Obtenido de

http://www.ti.com/lit/ug/spru430e/spru430e.pdf

Instrumetns, T. (Marzo de 2010). Texas Instrument. Obtenido de

http://www.ti.com/lit/ug/sprufb0d/sprufb0d.pdf

Intruments, T. (Octubre de 2007). Texas Instruments. Obtenido de

http://www.ti.com/lit/ug/spru812a/spru812a.pdf

WordPress. (Noviembre de 2010). Obtenido de

http://jmirez.files.wordpress.com/2010/11/74_comp_dif_escalones.jpg

65


Anexos

8. Anexos.

ANEXO 1

#include "DSP28x_Project.h" // Archivos Header de Texas

#include "IQmathLib.h" // Libreria

#include "math.h" // Libreria

#pragma DATA_SECTION(sine_table,"IQmathTables"); // Tabla Valores Seno de la Libreria

IQmath

// Programas con la configuracion de los perifericos del DSP

void Gpio_select(void);

void Setup_ePWM1(void);



interrupt void adc_isr(void);

// Variables Globales del Programa

Uint16 LoopCount;

Uint16 ConversionCount;

Uint16 i;

Uint16 SampleTable;

int16 adc0;

_iq30 sine_table[512];

Uint16 errorvoltaje;

Uint16 LoopCount;


int avg;

float qi=1.68;

float kp=0.9;

float I;

float P;

Uint16 salidacontrol;

main()

// Iniciar el Sistema

InitSysCtrl();

// Configuracion del Reloj del ADC

EALLOW;

#if (CPU_FRQ_150MHZ) /

#define ADC_MODCLK 0x3 // Reloj ADC = 25.0 MHz

#endif

66

#if (CPU_FRQ_100MHZ)


#endif

EDIS;

// Inicializacion de las Salidad del DSP

Gpio_select();

// Limpiar todas las Interrumpciones e inicializar la tabla PIE de Interrumpciones:

DINT;

// Inicializacion de los Registro de Control de la Tabla de Vectores

InitPieCtrl();

// Desahibilitar las interrupciones de la CPU:

IER = 0x0000;

IFR = 0x0000;

// Inicializacion de la tabla de Vectores de Interrupcines

InitPieVectTable();

// Interrupcion ADC cargada en la tabla de Interrpciones

EALLOW;

PieVectTable.ADCINT = &adc_isr;

EDIS;

// Configuracion del ADC y los PWM

InitAdc();

Setup_ePWM1();

Setup_ePWM2();

Setup_ePWM6();

// Habilitacion de la Interrupcion del ADC

PieCtrlRegs.PIEIER1.bit.INTx6 = 1;

IER |= M_INT1;

EINT;

ERTM;

LoopCount = 0;

ConversionCount = 0;

// Configuracion del ADC

AdcRegs.ADCMAXCONV.all = 0x0000;

AdcRegs.ADCCHSELSEQ1.bit.CONV00 = 0x0;

AdcRegs.ADCTRL2.bit.EPWM_SOCA_SEQ1 = 1;

AdcRegs.ADCTRL2.bit.INT_ENA_SEQ1 = 1;

// Configuracion del PWM 5 como señal de Control del ADC

67

EPwm5Regs.ETSEL.bit.SOCAEN = 1;

EPwm5Regs.ETSEL.bit.SOCASEL = 4;

EPwm5Regs.ETPS.bit.SOCAPRD = 1;

EPwm5Regs.CMPA.half.CMPA = 0x0080;

EPwm5Regs.TBPRD = 0XFFF;

EPwm5Regs.TBCTL.bit.CTRMODE = 0;

// Esperar Interrupcion del ADC

for(;;)

LoopCount++;

// Interrupcion del ADC

interrupt void adc_isr(void)

for (i=0; i<0x200; i++)

SampleTable=AdcMirror.ADCRESULT0;

adc0=_IQ30toF(sine_table[i]+_IQ30(0.9999))/2*0xFFF;

errorvoltaje=(adc0 - SampleTable);

if (errorvoltaje>0xFFF) errorvoltaje=0xFFF;

I=errorvoltaje;

P=errorvoltaje*kp;

salidacontrol=I*qi;

salidacontrol=salidacontrol + P;

EPwm6Regs.CMPA.half.CMPA = (salidacontrol)/2;

if (EPwm6Regs.CMPA.half.CMPA>750) EPwm6Regs.CMPA.half.CMPA=375;

// Reiniciar el ADC para la siguiente Secuencia de Conversion

AdcRegs.ADCTRL2.bit.RST_SEQ1 = 1;

AdcRegs.ADCST.bit.INT_SEQ1_CLR = 1;

PieCtrlRegs.PIEACK.all = PIEACK_GROUP1;

return;

// Activacion de la Salidas

void Gpio_select(void)

EALLOW;

GpioCtrlRegs.GPAMUX1.all = 0;

GpioCtrlRegs.GPAMUX1.bit.GPIO0 = 1; //GPIO1 es ePWM1A

GpioCtrlRegs.GPAMUX1.bit.GPIO1 = 1; //GPIO1 es ePWM1B

68











EDIS;

// Congifuracion PWM 1

void Setup_ePWM1(void)

EPwm1Regs.TBCTL.bit.SYNCOSEL=1;

EPwm1Regs.TBCTL.bit.CLKDIV = 0xD;

EPwm1Regs.TBCTL.bit.HSPCLKDIV = 0x13;


EPwm1Regs.TBPRD = 6500;

EPwm1Regs.AQCTLA.all = 0;

EPwm1Regs.AQCTLA.bit.CAD=1;

EPwm1Regs.AQCTLA.bit.CAU=2;

EPwm1Regs.CMPA.half.CMPA = EPwm1Regs.TBPRD / 2;

EPwm1Regs.DBRED = 10;

EPwm1Regs.DBFED = 10;

EPwm1Regs.DBCTL.bit.IN_MODE=0;

EPwm1Regs.DBCTL.bit.OUT_MODE=3;

EPwm1Regs.DBCTL.bit.POLSEL=1;




EPwm2Regs.TBCTL.bit.PHSEN=1;














69

EPwm2Regs.TBPHS.half.TBPHS=0;



EPwm6Regs.TBCTL.bit.CLKDIV = 0x0;













ANEXO 2





IQmath








Uint16 LoopCount;


Uint16 i;

Uint16 SampleTable;

int16 adc0;



Uint16 LoopCount;


int avg;

70

float qi=1.68;

float kp=0.9;

float I;

float P;


main()


InitSysCtrl();


EALLOW;



#endif



#endif

EDIS;


Gpio_select();


DINT;


InitPieCtrl();


IER = 0x0000;

IFR = 0x0000;


InitPieVectTable();


EALLOW;


EDIS;


InitAdc();

Setup_ePWM1();

Setup_ePWM2();

Setup_ePWM6();

71



IER |= M_INT1;

EINT;

ERTM;

LoopCount = 0;















for(;;)

LoopCount++;



for (i=0; i<0x200; i++)





I=errorvoltaje;

P=errorvoltaje*kp;

salidacontrol=I*qi;




72





return;



EALLOW;














EDIS;

















73


















EPwm2Regs.TBPHS.half.TBPHS=(EPwm2Regs.TBPRD)/3;
















ANEXO 3





IQmath


74










Uint16 LoopCount;


Uint16 i;

Uint16 SampleTable;

int16 adc0;



Uint16 LoopCount;


int avg;

float qi=1.68;

float kp=0.9;

float I;

float P;


main()


InitSysCtrl();


EALLOW;



#endif



#endif

EDIS;


Gpio_select();


DINT;


InitPieCtrl();

75


IER = 0x0000;

IFR = 0x0000;


InitPieVectTable();


EALLOW;


EDIS;


InitAdc();

Setup_ePWM1();

Setup_ePWM2();

Setup_ePWM3();

Setup_ePWM4();

Setup_ePWM6();



IER |= M_INT1;

EINT;

ERTM;

LoopCount = 0;















for(;;)

LoopCount++;

76



for (i=0; i<0x200; i++)





I=errorvoltaje;

P=errorvoltaje*kp;

salidacontrol=I*qi;








return;



EALLOW;














EDIS;

77











EPwm1Regs.CMPA.half.CMPA = 2*EPwm1Regs.TBPRD/3;

















EPwm2Regs.CMPA.half.CMPA = 2*EPwm2Regs.TBPRD/3;

















78


EPwm3Regs.CMPA.half.CMPA = EPwm3Regs.TBPRD/3;






EPwm3Regs.TBPHS.all=0;











EPwm4Regs.CMPA.half.CMPA = EPwm4Regs.TBPRD/3;






















ANEXO 4

Datasheet FDMF 6704A

ANEXO 5

Esquemático completo

INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR …

Documents

Transcript of INVERSOR MULTINIVEL CON REDUCCIÓN DE PERDIDADS POR …