Practica No 1 · En la figura 1.1 se puede observar que un circuito lógico secuencial síncrono lo...

Electrónica Digital II

Prof: Zulay Franco Puerto Ordaz, Octubre 201|5.-

1

CCAAPPIITTUULLOO

Circuitos Lógicos Secuenciales síncronos

1.1 Introducción

Los circuitos lógicos secuenciales síncronos son aquellos circuitos donde los valores

lógicos de salida dependen de las combinaciones de los valores lógicos de las entradas y de los

estados lógicos almacenados anteriormente. Los cambios de estado de estos circuitos están

sujetos a una señal de sincronía llamada reloj o CLK.

En la figura 1.1 se puede observar que un circuito lógico secuencial síncrono lo

constituye: dos bloques de lógica combinacional: uno de entrada y otro salida, y un bloque de

memoria.

Estructura de un circuito secuencial:

Entradas

Salidas

Externas

...Externas

C

ircu

ito

Ló

gic

o

Co

mb

ina

cio

na

l

de

En

tra

da

Circu

ito

Ló

gic

o

Co

mb

ina

cio

na

l

De

Sa

lida

Me

mo

ria

(Bie

sta

ble

s)

CLKEntradas de

excitación Variables de

estados (Q)

Figura 1.1 Diagrama en bloque de un Circuito Lógico Secuencial



2

Bloque de memoria: Este bloque lo conforman dispositivos electrónicos capaces de

almacenar un bit, es decir biestables. Para n biestables, se tienen n salidas del bloque de

memoria, pudiéndose así tener un máximo 2n estados diferentes a la salida de este bloque.

Bloque combinacional de entrada: Se encarga de colocar los valores adecuados en las

entradas de excitación de cada uno de los biestables utilizados, para que cuando llegue la señal

de reloj, la salida de cada biestable almacene el nuevo estado lógico deseado. El valor lógico

que se le debe colocar a cada entrada de excitación para obtener el estado lógico deseado va

depender del dato almacenado en los biestables y de la combinación lógica de sus entradas

externas.

Por ejemplo si se utilizan flip-flop J-K para diseñar un contador

ascendente/descendente modulo 8, que tiene como señal de entrada externa M, donde esta señal

de entrada indica que si M=0 el conteo binario es ascendente y M=1 es descendente, entonces

sí a la salida se tiene la cuenta 2 ( dato almacenado) y M=0 (entrada externa) este circuito debe

colocar los valores lógicos adecuados en las entradas de excitación de los flip- flop J-K para

que cuando llegue la señal de reloj los biestables pasen a almacenen la cuenta 3 (estado futuro)

, ó si M=1 colocar los valores lógicos adecuados en las entradas de excitación de los flip- flop

J-K para que cuando llegue la señal de reloj los biestables pasen a almacenen la cuenta 1(dato

futuro).

El bloque combinacional de salida: se encarga de implementar la función lógica de

salida deseada, en algunos casos este bloque se implementa únicamente en función de la salida

de los biestables ( metodología de Moore]), y en otros casos en función de las entradas

externas y salidas de los biestables (metodología de Mealy).

Pasos a seguir para el diseño de circuitos secuenciales.

1) Número de estado: Identificar los diferentes estados que debe tener el CLS.

2) Número de flip-flop: Calcular el número de flip-flop mínimos para obtener los

estados del paso 1.

3) Asignación de estado: a todas las posibles combinaciones de estado con los flip-flop

se le da un nombre



3

4) Diagrama de estado: Describe de forma gráfica el comportamiento del sistema. Los

estados se representan por círculos y las transiciones entre estados con flechas. Cada flecha se

marca con los valores de las señales de entrada que originan la transición.

En la metodología de Moore los estados lógicos de las salidas se colocan en los

círculos, indicando que la salida solo depende del estado lógico almacenado. Ej. para una

entrada externa M

Nombre del

Estado Presente

Salida Entada Externa M=0

Nombre del

Estado Futuro

Salida

CLK

Entada Externa M=1

Nombre del

Estado Futuro

Salida

CLK

5) Tabla de Estado: Indica mediante una tabla los estados lógicos de las salidas en

función del dato almacenado (Estado presente) e indica el estado futuro en función del dato

almacenado (Estado presente) y de la entrada externa. Ej. para una entrada externa M

Estado Presente Salida Estado Futuro

M=0 M=1

Nombre del Estado Presente Estado lógico de salida en

función del estado presente

Nombre del

estado futuro

Nombre del

estado futuro

. . . .

. . . .



4

6) Tabla de transición: Se elabora a partir de la tabla de estado, es decir a cada estado

que se indica en la tabla de estado se le dan los valores lógicos. Ejemplo para N biestables y

Nsalidas

Estado Presente

(QN-1)n…..(Q0)

n

Salida

(SN-1) …..(S0)

Estado Futuro

(QN-1)n+1

…..(Q0)n+1

M=0 M=1

0….0 0..0 0…1 1…0

. . . .

. . . .

7) Escoger flip-flop

8) Mapas K, para encontrar las ecuaciones de Excitación de cada flip-flop y las

ecuaciones de salidas

9) Elaborar el Diseño

10) Comprobar el funcionamiento.

Ejemplo

Diseñar un contador con la siguiente secuencia arbitraria a la salida 0,2,3,1,0.2…

Pasos a seguir para el diseño de circuitos secuenciales siguiendo metodología de

Moore:

1) Numero de estado: 4

2) Numero de flip-flop: 2

3) Asignación de estado:

Salidas de los

Flip-flop

Estados

Q1n Qo

n Asignación

0 0 A

0 1 B



5

1 0 C

1 1 D

4) Diagrama de estado: Para este ejercicio no se tiene señal de entrada externa, es

decir de un estado presente determinado el estado futuro va ser el mismo cada vez

que se tiene el flanco activo en la entrada de reloj de los flip-flop.

A

00

B

01

C

10

D

11

5) Tabla de Estado

Estado Presente

Q1n Qo

n

Salida

S1 S0

Estado Futuro

Q1n+1

Qon+1

A 00 C

B 01 A

C 10 D

D 11 B

Tabla 1.1



6

6) Tabla de transición

Estado Presente

Q1n Qo

n

Salida

S1 S0

Estado Futuro

Q1n+1

Qon+1

00 00 10

01 01 00

10 10 11

11 11 01

Tabla 1.2

7) Escoger flip-flop: tipo J_K activo en bajo

Qn Q

n+1 J

K

0 0 1 X

0 1 0 X

1 0 X 0

1 1 X 1

Tabla 1.3 Tabla de excitación del flip-flop J-K activo en bajo

8) Mapas K, para encontrar las ecuaciones de Excitación de cada flip-flop y las

ecuaciones de salidas.

A partir de la tabla de transición y la tabla de excitación del flip-flop escogido, se

elabora la tabla de la verdad de los circuitos lógicos combinacionales que gobernaran cada una

de las entradas de los flip-flop.

Si de un estado presente(Qn) se desea un determinado estado futuro(Q

n+l) a la salida

del flip flop, entonces se debe colocar los valores adecuado a las entradas de excitación, así

por ejemplo en la tabla de transición si del estado presente “00” se quiere como estado futuro

“10”, es decir el fli-flop Q1 debe pasar de almacenar un ¨0¨ a almacenar un ¨1¨ entonces se



7

deben colocar J1= “0” y K= “1” o “0”, es decir este flip fliop con estos valores en su entada de

excitación, cuando llegue la señal de reloj adecuada almacenará el “1” deseado. Siguiendo esta

metodología se construye la siguiente tabla.

ENTRADAS SALIDAS

Estado Presente

Q1n Qo

n

Excitación

J1K1 J0K0

00 0X 1X

01 0X X1

10 X0 0X

11 X0 X0

Luego a partir de esta tabla, aplicamos encontramos la ecuación lógica para cada una de

las entradas de excitación de los flip-flop.

Para J0

0 1Q1

0

1

1

0 x

x

Q0

`̀

𝐽𝑜 = 𝑄1

Para K0

0 1Q1

0

1

x

x 1

0

Q0

`̀

𝐾𝑜 = 𝑄1



8

Para J1

0 1Q1

0

1

0

x x

1

Q0

`̀

𝐽1 = 𝑄𝑜

PARA K1

Q1 0 1

0

1

x

1 0

x

Q0

`̀

𝑘1 = 𝑄𝑜

9) Elaborar el Diseño

10) Mediante diagrama de tiempo comprobar el funcionamiento.



9

Pasos a seguir para el diseño de circuitos secuenciales siguiendo metodología de Mealy:

Detector de Secuencia (Mealy)

Secuencia: 11011

X:Entrada:11011 S:salida:1al

detectarla

Detector de

Secuencia

1) Diagrama de estado

X=0/0

X=1/0

X=1/0

A

B

C

D

E

X=0/0

X=1/0

X=1/0X=0/0

X=1/1

X=0/0

X=0/0

2. Número de estados: 5

3.- Numero de flip-flop:3

4.- Asignación de estados

Q2n Q1

n Qo

n Asignación



10

000 A

001 B

010 C

011 D

100 E

101 F

110 G

111 H

5.-Tabla de estado

Estado Presente

Q2n Q1

n Qo

n

Salida Estado Futuro

Q2n+1

Q1n+1

Qon+1

X=0 X=1 X=0 X=1

A 0 0 A B

B 0 0 A C

C 0 0 D C

D 0 0 A E

E 0 1 A C

F 0 0 A A

G 0 0 A A

H 0 0 A A

Si al encender el circuito en la salida de los biestables se tienen el estado F,G ó H el circuito

debe estar protegido para ello, por tanto para estos caso se envían a el estado inicial.

6.- Tabla de transición

Estado Presente

Q2n Q1

n Qo

n


Q2n+1

Q1n+1

Qon+1

X=0 X=1 X=0 X=1

000 0 0 000 001



11

001 0 0 000 010

010 0 0 011 010

011 0 0 000 100

100 0 1 000 010

101 0 0 000 000

110 0 0 000 000

111 0 0 000 000

7.- Escoger el flip-flop

Tipo D

Qn Q

n+1 D

0 0 0

0 1 1

1 0 0

1 1 1

Tabla de excitación de un flip-flop tipo D

Tipo J_K

Qn Qn+1 J K

0 0 0 X

0 1 1 X

1 0 X 1

1 1 X 0 Tabla de excitación del flip-flop J-K activo en Alto

8.- Basada en la tabla de transición, que indica los estados al cual debe ir la máquina de

estado, entonces utilizando la tabla de excitación del flip-flop escogido se tiene:

Si se escoge el flip-flop tipo J_K

Estado

Presente


Q2n+1

Q1n+1

Qon+1

J2K2 J1K1 J0K0



12

Q2n Q1

n Qo

n X=0 X=1 X=0 X=1 X=0 X=1

000 0 0 000 001 0X 0X 0X 0X 0X 1X

001 0 0 000 010 0X 0X X1 0X 1X X1

010 0 0 011 010 0X X0 1X 0X X0 0X

011 0 0 000 100 0X X1 X1 1X X1 X1

100 0 1 000 010 X1 1X 0X X1 1X 0X

101 0 0 000 000 X1 0X X1 X1 0X X1

110 0 0 000 000 X1 X1 0X X1 X1 0X

111 0 0 000 000 X1 X1 X1 X1 X1 X1

9.- Mapas k para encontrar las ecuaciones las entradas (Escogiendo F-F JK)

J

Q

Q

K

GRB

CLR

J

Q

Q

K

GRB

CLR

J

Q

Q

K

GRB

CLR

CLC

Q0

Q1

Q2

x

Q0

Q1

Q2

x

Q0

Q1

Q2

x

ECUACIÓN DE SALIDA

CLC

CLC

CLK

Vcc

Encontrar J2 y K2



13

00 01 11 10

0001

0 000 x

x x

x

11

10x 10 x

0 x 0x

XQ2

`̀Q1Q0

𝑱𝟐=𝑿𝑸

𝟏𝑸𝟎

00 01 11 10

0001

x 11x 1

1 x

x

11

10x 1x x

x 1 1x

XQ2

`̀Q1Q0

𝒌𝟐 = 𝟏

Encontrar J1 y K1

00 01 11 10

0001

0 010 0

1 1

0

11

10x xx x

x x xx

XQ2

`̀Q1Q0

𝐽1

= 𝑄2𝑄0 + 𝑋 𝑄2

𝑄0

00 01 11 10

0001

x xxx x

x x

x

11

101 11 1

0 1 01

XQ2

`̀Q1Q0

𝒌𝟏=𝑸𝟐+

𝑸𝟎

Encontrar J0 y K0



14

00 01 11 10

0001

0 1xx x

0 0

x

11

10x xx x

1 0 00

XQ2

`̀Q1Q0

𝐽0

= 𝑋 𝑄2 𝑄1 + 𝑋𝑄2

𝑄1

00 01 11 10

0001

x11

x x

1

11

101 11 1

x x xx

XQ2

`̀Q1Q0

x

1

𝒌𝟎 = 𝟏

Encontrar la ecuación de salida

00 01 11 10

0001

0 000 0

0 1

0

11

100 00 0

0 0 00

XQ2

`̀Q1Q0

𝑺 = 𝑿𝑸𝟐𝑸𝟏

𝑸𝟎

10.- diseño



15

1 2 U1:A

7414

C1 1u

R1 100

R2 10k

J 4 Q 15

CLK 1 K 16

Q 14

S 2

R 3

Q2

74LS76

J 4 Q 15

CLK 1 K 16

Q 14

S 2

R 3

Q1

74LS76

J 4 Q 15

CLK 1 K 16

Q 14

S 2

R 3

Q0

74LS76

4 5 6

U4:B

74LS08

1 2 3

U4:A

74LS08 9 10 8

U4:C

74LS08

D1 LED-RED

R3 100

1 2

13 12 U5:A

74LS11

1

1 2 3

U2:A

74LS08

1 2

13 12 U3:A

74LS11

1 2 3

U6:A

74LS32

4 5 6

U6:B

74LS32

3 4 5 6

U3:B

74LS11

9 10 11 8

U3:C

74LS11 9 1 0

8

U6:C 74LS32

1 2 U7:A

74LS04

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