Disseny Microelectrònic I. Pràctiques.

Práctica 6: Unión de los bloques del PLL

1.- INTRODUCCIÓN

En el diseño de un circuito microelectrónico debe considerarse su conexión con el mundo exterior. En primer lugar, las conexiones entre el interior del chip y las patas del encapsulado se realizan empleando máquinas de soldadura que no poseen precisión suficiente como para contactar una pista metálica de 4µm de ancho. Típicamente es necesario al menos disponer al menos de una superficie metálica cuadrada de 100 µm de lado para poder realizar adecuadamente la soldadura. En nuestro caso particular emplearemos zonas de soldadura (Bonding pad) compuestas por un cuadrado de 150 µm x 150 µm de metal 1, metal 2 y vía. El uso de los tres layers en el la plataforma de conexión le da a esta la robustez y grosor necesarios para soportar el proceso de soldadura. La separación entre una plataforma y otra habrá de ser por lo menos de 100 µm.

El segundo problema importante de la interconexión se refiere a las salidas de los circuitos integrados hacia el exterior. En general los circuitos digitales internos al chip se diseñan para ser capaces de atacar las pequeñas cargas capacitivas presentes en su interior (por debajo de 1pF). Sin embargo, las cargas capacitivas en el exterior del chip pueden ser muy superiores (hasta el orden de 1nF). Es por ello que los circuitos que se muestran muy rápidos en trayectos interiores al chip se muestran asombrosamente lentos al propagar las señales al exterior. Para solucionar este problema se emplea un driver compuesto por inversores en cascada con tamaños geométricamente crecientes:

Figura 1: Driver para cargas capacitivas elevadas

El tercer problema de importancia se refiere a las entradas externas del chip que quedan conectadas a las puertas de de los transistores MOS. Un transistor MOS posee una estructura muy delicada. El finísimo espesor del óxido de puerta (del orden de pocos cientos de Å) hace a éste muy sensible a ruptura por descargas electrostáticas (ESD). Tanto es así, que durante la manipulación de circuitos MOS no protegidos contra este efecto es necesario que los operarios se hallen físicamente conectados a tierra. Un circuito muy empleado para prevenir tensiones en las puertas fuera del margen de alimentación es el siguiente:

Figura 2: Protección contra ESD

En el circuito anterior los dos diodos evitan que una entrada externa pueda provocar en el interior del circuito sobretensiones que salgan fuera del margen de la alimentación. Los diodos se pueden obtener mediante el uso de difusiones N+ o P+de drenador/surtidor sobre pozo o substrato. La resistencia R puesta entre la entrada y los diodos protege a éstos en el caso de sobretensión, su valor resistivo posee un compromiso entre el retardo asociado a esta y la protección que brinda. En nuestro caso emplearemos una resistencia de polisilicio de unos 400Ω.

2.- ESTRUCTURA Y TIPOS DE PLATAFORMAS

Por extensión denominaremos plataforma, o pad, a la superficie de conexión de soldadura junto con el resto de componentes adicionales. Al igual que en las otras células, los pads también obedecerán a una estructura celular, de modo que puedan conectarse entre sí. Tendremos 4 tipos distintos de plataforma:

Figura 3: Tipos de PADs

Vdd Pad de la alimentación positiva Gnd Pad de la alimentación negativa I/O Pad de entrada-salida analógica o entrada digital. Contendrá una protección contra ESD basada en dos diodos y una resistencia. Out Pad de salida digital. Contendrá un driver con capacidad para atacar cargas capacitivas externas.

Los tipos asociados a las 7 conexiones del PLL serán:

SEÑAL Vdd Gnd In Fase Vcoin Vcoout Capa PAD Vdd Gnd I/O Out I/O Out I/O

3.- ANILLOS DE GUARDA

La tecnología CMOS es especialmente sensible a fallos ocasionados por transistores parásitos derivados de las difusiones y pozos realizados. Este fenómeno, conocido comúnmente como "latch-up" se ve especialmente agravado cuando circulan corrientes elevadas. Es por ello que se ha de tener una especial consideración de estos problemas en el diseño de PADS, ya que estos inherentemente dan lugar a corrientes elevadas (ya sea por protección o por atacar grandes cargas capacitivas).

Un método muy efectivo para evitar fenómenos de latch-up consiste en emplear anillo de guarda alrededor de las zonas sensibles a éstos. Un anillo de guarda no es sino una zona muy conductora que bordea todo el perímetro de la zona a proteger, y que se halla conectado mediante un camino de muy baja impedancia a una de las alimentaciones. En la siguiente figura se muestran tres tipos de anillos de guarda alrededor de un pozo N.

Figura 4: Tres tipos de anillos de guarda con protecciones crecientes de izquierda a derecha

En nuestro caso supondremos que trabajamos con tecnología de pozo N sobre substrato P. Los pozos N (zona con transistores PMOS o diodo conectado a Vdd) empleado en la realización de los PADS se protegerán con un doble anillo tan contactado como sea posible. Así mismo las regiónes sobre el substrato P (zonas con transistores NMOS o con diodo conectado a Gnd) se protegerán con un anillo de guarda P+ conectado a Gnd.

Figura 5: Regiones protegidas para implementar una funcion lógica CMOS

Recuérdese que en MAGIC los pozos son generados de manera automática alrededor de las difusiones ndiff y pdiff. No obstante, si se desea se puede indicar explícitamente donde se desea tener pozo N o substrato P empleando los layers nwell y pwell.

4.- TRABAJO DE LABORATORIO

Para empezar esta práctica dispondréis de las plataformas de alimentación padvdd.mag y padgnd.mag en el directorio: /users/alumnes/temp/dmi/public/practica6. A partir de éstas se han de diseñar los otros dos tipos: pad_io y pad_out.

4.1.- Plataforma I/O

Este es el pad de entrada/salida analógica o entrada digital con protección contra ESD. Tal y como se indicó anteriormente estará compuesto de una resistencia y dos diodos (ver figura 2). Para la realización de los diodos se emplearán difusiones P+ sobre pozo N y N+ sobre substrato P tan grandes como sea posible y en la zona destinada a la circuitería de protección (ver figura 3). El diodo P+-N se conectará en anillo y se protegerá con otro anillo de guarda mientras que el diodo N+-P simplemente se conectará en anillo.

La resistencia se realizará con polisilicio, el cual posee una resistencia de cuadro (Rs) de 25Ω. Esto es, una resistencia de polisilicio de longitud L y anchura W tendrá un valor óhmico:

En el caso de tener un ángulo a lo largo de una pista tendremos una resistencia asociada a ésta:

Figura 6: Resistencia con un codo

4.2.- Plataforma Out

Este tipo de plataforma se empleará para las salidas digitales del sistema. Tal y como se indica en la figura 3, los circuitos que compondrán el driver se hallarán en la parte baja del pad. La estructura empleada para la realización del driver es la considerada en la figura 1. Como indicaciones básicas para la realización del driver tendemos:

• En número de inversores es conveniente que sea par para que el conjunto total no invierta la señal. • El primer inversor de la cadena ha de ser de tamaño similar a los del diseño celular. • El factor α de crecimiento de un inversor al siguiente ha de estar entre 3 y 6. • El driver se ha de proteger al menos con un anillo de polarización de substrato, y, a ser posible con una estructura como la señalada en la figura 5.

El trabajo correspondiente a esta práctica consiste en diseñar los dos pads anteriores, y realizar una nueva célula que contenga en PLL completo realizado en la práctica anterior junto con todos los pads necesarios debidamente interconectados. Recuérdese que en µelectrónica área = $$ por lo que se ha de dejar el mínimo espacio vacío en el diseño final.

5.- BIBLIOGRAFIA ESPECÍFICA

Neil H. E. Weste, Kamran Eshraghian. "Principles of CMOS VLSI design, a systems perspective". Addison Wesley 1992. Capítulo 5.