SISTEMAS LGICOS

Arquitectura de Computadores

SISTEMAS LGICOS

UNIDAD 3: Tecnologa Digital

Dispositivos de Conmutacin: Son elementos que pueden asumir una de dos posiciones posibles, abierto cerrado, si-no, 0-1.

El dispositivo de conmutacin mas simple es el interruptor, dispositivo mecnico mediante el cual dos o mas conductores elctricos se pueden conectar (1) o desconectar (0) ( Figura 3-1).

Elementos de Conmutacin mas modernos estn realizados en base a transistores, diodos y resistencias. Estos elementos producen un incremento de la confiabilidad y una reduccin de paso y tamao.

Los circuitos Integrados digitales (CI) se agrupan en FAMILIAS LOGICAS y cada familia se refiere a una especifica de circuitos lgicas que son fabricados usando las mismas tcnicas de produccin.-

Las diversas Familias lgicas caen en las amplias categoras basadas en el elemento principal que se usa para la fabricacin. Las familias bipolares (TTL Y ECL) utilizan el transistor bipolar como elemento principal del circuito. Las familias de Semiconductores De Oxido Metlico (MOS) utilizan transistores de efecto de Campo como elemento principal.

Si bien las familias TTL y CMOS dominan las reas de aplicacin que requieren compuertas biestables, existen otras familias cuyas caractersticas se resumen en esta tabla. (Tabla 1)

FAMILIADTLRTLTTLSTTLECLCMOS

Compuerta bsicaNANDNORNANDNANDOR

NORNAND

NOR

Fan-Out tipico8-1048-108-1020-25ilimitada

Retardo tpico (ns)30206-333-101-225-35

Desempeo al ruidobuenoaceptableaceptableaceptableaceptableMuy bueno

Disipacin de potencia10 mw12 mw1-25 mw2-20 mwalta0.01 (w

Tabla 1

La Nomenclatura con que se definen los parmetros mas importantes de los circuitos lgicos se ha estandarizado y a continuacin de definen los mas importantes:

VIH ( min ) Voltaje de entrada de alto nivel: es el nivel de tensin mnimo que se requiere para un 1 lgico en la entrada.

VIL ( max ) Voltaje de entrada de bajo nivel: es el nivel de tensin mximo admitido que se requiere para un 0 lgico en la entrada

VOH ( min ) Voltaje de salida de alto nivel: es el valor de tensin en la salida del circuito lgico para un estado de 1 lgico.

VOL ( max ) Voltaje de salida de bajo nivel: es el valor de tensin en la salida del circuito lgico en un estado de 0 lgico.

IIH Corriente de entrada de alto nivel: corriente que fluye en una entrada cuando se aplica una tensin VIH en dicha entrada.

IIL Corriente de entrada de bajo nivel: corriente que fluye en una entrada cuando se aplica una tensin VIL en dicha entrada.

IOH Corriente de salida de alto nivel: corriente que fluye desde la salida en el estado 1 lgico .

IOL Corriente de salida de bajo nivel: corriente que fluye desde la salida en el estado 0 lgico .

FAN-OUT Cargabilidad de la salida: numero mximo de entradas lgicas que se pueden conectar en una salida. (Figura 3)

tPLH Tiempo de retardo para pasar de un estado lgico 0 a 1.

tPHL Tiempo de retardo para pasar de un estado lgico 1 a 0.

Icc Corriente que se toma de la fuente de alimentacin, esta corriente variara de acuerdo a los estados lgicos de la salida del circuito.

Inmunidad al ruido: es la capacidad del circuito para tolerar seales ruidosas en sus entradas o la variacin de tensin admisible a la entrada de una compuerta sin que esta cambie de estado.

El margen de ruido en el estado alto se define como:

VNH = VOH (min) VIH (min)

El margen de ruido en el estado bajo se define como:

VNL = VIL (max) VOL (max)

Como se puede ver en la figura 3-5, la tensin de salida (A) si es 0 lgico podr superar a Vol en un valor menor o igual a VNL antes de que la entrada B deje de reconocer un 0 lgico.

Igualmente observamos que el valor VOH en A podr disminuir VNH voltios antes de que la entrada B deje de reconocer un 1 lgico.

Los parmetros indicados se pueden obtener de las hojas de datos del fabricante.

Ya mencionamos que es una familia lgica y resumimos las principales caractersticas de ellas. Ahora con mas detalle la familias TTL y CMOS por ser las mas utilizadas.

Familia Lgica TTL ( lgica transistor transistor )

El circuito bsico es la compuerta NAND, su circuito se muestra en la figura siguiente (figura 3-6)

Para describir el funcionamiento de este circuito convendremos primero que las dos entradas A y B estn en estado lgico 1 (5 voltios), en estas condiciones por la juntura B E de Q1 no circula corriente y por la juntura B C circula una corriente que pone en estado de conduccin al transistor Q2, as la tensin de colectora de Q2 0,8 voltios llevando a Q3 al corte y a Q4 a estado de conduccin. En estas condiciones la salida tendr un valor menos o igual a 0,4 voltios.

Para el caso de la Figura 3-8, donde una entrada tendr el valor lgico 0 , la tensin en la base de Q2 lo lleva al corte y la corriente que fluye por Q2 activa el transistor Q3 obtenindose una tensin de mas de 2,4 voltios en la salida.

Los circuitos TTL son circuitos de drenaje de corriente, las salidas reciben corriente de las entradas.

Del anlisis del circuito (figura 3-9) surge que se podr obtener el mismo funcionamiento si eliminamos Q3 y conectamos directamente R4 al colector Q4, sin embargo con esto tendramos dos inconvenientes:

a) una elevada corriente circulando por R4 con Q4 en estado de saturacin ( 5v / 130 ( ( 40 mA) lo que aumentara significativamente el consumo de energa CI.

b) Se aumentara la impedancia de salida en estado alto, con la configuracin actual el transistor Q1 acta como seguidor y su impedancia de salida es baja ( 10 ( ). Esta baja impedancia ofrece una constante de tiempo breve para cambiar de estado.

Una desventaja de la configuracin actual ocurre durante la transicin de 0 a 1 en la salida ya que Q4 se desactiva despus que Q3 y por un instante ambos transistores conducen y circulan una corriente relativamente grande (30 a 40 mA).

La relacin de potencia disipada / velocidad se muestra en la grafica de la figura 3-10, se puede apreciar que la potencia disipada se incrementa cuando se reduce la demora en la respuesta del CI.

De las curvas propuestas por el fabricante vemos que existen diferentes subfamilias (series).

La series L (54LXX) y la serie LS (54LSXX) utilizan la tecnologa Schottky es decir utilizan transistores que poseen el diodo Schottky entre la base y el colector para impedir que el transistor se sature (figura 3-11), el resultado es una reduccin en los tiempos de conmutacin.

La serie S utiliza valores pequeos de resistencia

Para ayudar a reducir los tiempos de cambio, esta trae como consecuencia un aumento en la disipacin de energa. Ntese que los transistores Q3 y Q4 se han reemplazado por Darlington para ofrecer una mejor rapidez en el cambio de la salida de 0 a 1.

La serie LS, de menor velocidad que la S utiliza el transistor Schottky pero con valores de resistencia mas elevados. (figura 3-13)

Ejercicio 1: Determinar el consumo de energa de un circuito realizado con CI 5400 y la energa si el mismo circuito se implementa con Ci 54S00.

TipoICCH (ma)

todos 1 salida

min maxICCL (ma)

todos 0 salida

min. mx.ICC (mA)

promedio

por categoraPotencia promedio por categora

Vcc = 5vPotencia total Promedio

004 812 2222 mA x 5v = 10 mW40 mw

S0010 16 20 363,753,75 mA x 5v = 18,75 mw75 mw

Ejercicio 2 : Determinar el tiempo de demora de la seal de entrada de la figura 3-14.

TipoTda

nsTdb

nsTdc

nsTdsalida

nsTtotal

ns

0071171136

S003 33312

Carga de dispositivos TTL

Cargas Unitarias: A fin de simplificar el diseo con circuitos TTL, los fabricantes han establecido factores de carga de entrada y salida standarizados en terminos de la corriente. Estas corrientes se denominan cargas unitarias (UL) y se definen como sigue:

1 Carga Unitaria (UL) = 40 (A en estado logico 1

= 1,6 mA en estado logico 0

Estos factores de carga unitaria representan las corrientes maximas de entrada para la serie TTL estndar. En otras palabras, la maxima corriente que fluye en una entrada TTL en estado ALTO es Iih(max) = 40 (A y la corriente maxima que fluye en una entrada TTL en estado BAJO es Iil(max) = 1,6 mA

La siguiente tabla muestra el factor de carga para las series de circuitos TTL

SerieCarga de entradaFactor de carga

AltaBajaAltaBaja

74001 UL1 UL10 UL10 UL

74H001.25 UL1.25 UL1.25 UL1.25 UL

74L000.5 UL0.1 UL10 UL2.5 UL

74S001.25 UL1.24 UL25 UL12.5 UL

74LS000.5 UL0.25 UL10 UL5 UL

La figura 3-15(a) muestra una salida TTL en estado bajo conectado a varias entradas.

Si bien el transistor Q4 esta saturado su resistencia interna no es cero y un incremento de la corriente Iol producir un aumento de la tensin Vol. Este incremento no podr superar VoL(max) y esto limitara la corriente IOL y por lo tanto el numero de cargas IIL que pueden conectar.

La situacin en estado alto en la salida se muestra en la figura 3-15(b), aqu Q3 provee la corriente a las entradas, si la corriente IOH se hace demasiado grande VOH puede disminuir por debajo de su valor limite VOH(min).

Ejercicio 3: Determinar la cantidad de compuertas que pueden conectarse a la salida de una compuerta NAND 5400 de la figura 3-16.

solucin:

a) salida en estado 0

IoL = 16 mA (max) IIL = 1,6 mA

EMBED Equation.3 b) salida en estado 1

IoH = 400 A IIH = 40 A

EMBED Equation.3 Otras caractersticas de la familia TTL

a) Entradas Flotantes: si una entrada no se conecta acta como 1 lgico debido a que la unin B-E de Q1 no se polariza en estado directo.

b) Entradas no utilizadas: no es conveniente dejar entradas flotantes ya que esta puede actuar como una antena y captar ruidos que pueden modificar la salida, las entradas no utilizadas deben conectarse a +V a travs de una resistencia de 1k( , la funcin de esta resistencia es la de proteger a Q1.

c) En aquellos casos donde la entrada debe mantenerse en 0 (figura 3-18) la resistencia R deben ser del menor valor posible de tal forma que la tensin producida por la circulacin de IIL sea menor que VIL(max)

d) Oscilaciones momentneas de corriente: dada la diferencia de velocidad en la conmutacin de los transistores Q3 y Q4 en sistemas donde la entrada a una compuerta lgica es de variacin lenta, se producen oscilaciones momentneas de la corriente.

La oscilacin es ampliada por los efectos de cualquier capacitancia de carga en la salida del circuito. La tcnica mas comn de filtrado es la conexin de pequeos capacitores conectados de Vcc a tierra en cada CI.

e) AND por conexin: en la figura 3-22(b) vemos la realizacin de una funcin and por conexin, en ella se han eliminado la compuerta and, presente en la figura 3-22 (a)

Los circuitos TTL convencionales no permiten la configuracin AND por conexin, supongamos que conectamos dos salidas, una de estas salidas esta en estado Alto y otras en estado Bajo.

En este caso Q4b es una caja de resistencia muy baja y tomara una corriente elevada, esta corriente puede afectar a Q4b al superarse Iol. Esta situacin empeora si aumenta la cantidad de puertas conectadas.

Para permitir esta conexin algunos circuitos TTL se fabrican con salida a colector abierto. Como se observa en la figura 3-24 en estos circuitos se han eliminado Q3, D1 y R4

La resistencia Rc extendida al CI debe ser elegida de manera que cuando una salida pase a Bajo mientras las otras permanezcan en Alto, la corriente drenada no exceda su limite Iol.

Podra parecer que el valor de Rc debe hacerse lo mas grande posible, sin embargo debe entenderse que las capacidades parsitas se cargan a travs de esta Rc por lo que una Rc grande afectara la velocidad de transicin. Para no afectar la velocidad la resistencia Rc debe hacerse lo mas chica posible.

Ejercicio N 4: el CI 7405 contiene 6 inversores con salida de colector abierto en el circuito de la figura 3-25. Determinar:

a) la funcin de salida fb) el valor de Rc

Solucin:

a) f(a,b,c,d,e,x) = a . b . c . d . e . x

b) Si suponemos que solo un inversor tiene su salida en BAJO , el transistor de salida de ese inversor debe poder drenar ,las corrientes Irc e IIL.

Iol(max) = Irc + IIL Iil = 1,6 mA

16 mA = IRC + 8 mA

IRC = 16 mA 8 mA = 8 mA

Ejercicio N 5 : para una compuerta NAND 74L500 obtener la curva

Vsalida = F(Ventrada) deduciendo sus intervalos lgicos VIL , VOL, VIH, VOH y comparar los datos obtenidos con los del fabricante.

Ejercicio N 6: medir los tiempos de propagacin de subida y bajada con carga de 200 pF, para efectuar la medida poner en cascada las 4 compuertas de CI 74L500.

Ejercicio N 7: Para el CI 74L500 medir el consumo esttico

a) para todas las entrada en 0

b) para todas las entradas en 1

EL TERCER ESTADO

Una variante en la configuracin de la salida permite que existan 3 estados posibles en la salida: ALTO, BAJO Y ALTA IMPEDANCIA (este ultimo llamada Hi-Z)

En el estado Hi-Z Q3 y Q4 se desactivan de manera que la salida sea una alta impedancia conectada a tierra.

El 3er estado se obtiene modificando el circuito bsico como se muestra en la figura 3-28.

Con E = 1 el circuito opera como un inversor normal debido a que una tensin alta no afecta a Q1 ni a Q2.

Con E = 0 el circuito pasa a Hi-z independientemente del estado de A, un 0 en E polariza directamente la juntura B-E de Q1 y corta Q2 hacemos la corriente de R2 se deriva por D2 y Q3 se corta con ambos transistores q3 y q4 cortados el terminar de salida es esencialmente un circuito abierto.

Las salidas de los circuitos integrados que poseen el tercer estado se pueden conectar en paralelo sin sacrificar la velocidad de transicin, no obstante debe tenerse en cuenta que solo uno de los CI puede estar activo en un determinado instante.

Un separador de triple estado es un circuito que se utiliza para controlar el paso de una seal lgica los Integrados 74125 y 74126 son los mas comnmente utilizados.

Los circuitos con tercer estado se encuentran disponibles tambin en la tecnologa MOS

FAMILIA LOGICA MOS.

Esta familia de semiconductor de oxido metlico basa su fabricacin en el transistor de efecto de campo (FET), existen dos tipos conocidos: FET de canal N y FET de canal P

Donde :

D = drenaje

S = fuente

g = compuerta

En el FET de canal N, cuando la compuerta (g) es negativa respecto a la fuente (s), el FET es un circuito abierto del drenaje (D) a la fuente .

Si la compuerta es positiva con respecto a la fuente el FET es un cortocircuito del drenaje a la fuente.

En el caso del FET de canal P la operacin es la misma excepto que se invierten las polaridades.

Es probable que la operacin del FET parezca similar a la del transistor bipolar, pero existen diferencias importantes.

En el bipolar el factor de control es la corriente de base; por ejemplo es en el transistor NPN cuando la base se hace positiva respecto al emisor, fluye una corriente de la base al emisor y es esta corriente la que activa al transistor. Adems el transistor entra en saturacin, es decir, el voltaje del colector al emisor desciende a un valor despreciable solo cuando fluye la suficiente corriente por el colector.

Por el contrario, en el Fet el voltaje compuerta-fuente controla la impedancia drenaje fuente mediante la accin de un campo electroesttico (de all su nombre de efecto de campo) y la corriente de compuerta, prcticamente no puede medirse. Cuando el FET se activa la tensin drenaje fuente es casi cero.

Estas caractersticas del FET permiten construir CI con consumo de energa extremadamente bajos.

Los circuitos digitales que emplean FET se deriva en 3 categoras.

P-MOS -> FET de canal P

N-MOS -> FET de canal N

CMOS -> MOS complementario que utilizan FET de canales P y N.

Los P-MOS y N-MOS tienen una mayor densidad de integracin que los C-MOS y resultan por lo tanto mas econmicas que los

C-MOS.

La categora N-MOS tiene el doble de densidad de integracin que la P-MOS y es casi dos veces mas rpida.

El C-MOS tiene la mayor complejidad y la menor densidad de integracin pero tiene mayor velocidad y menor disipacin de energa que las otras dos.

EL INVERSOR N-MOS

Q1 se disea de tal manera de que tenga una resistencia R0N mucho mayor que Q2 . La resistencia en OFF de Q2 es del orden de 1010 (.

Si realizamos el anlisis considerando a los transistores como resistencia tendremos.

a) Cuando Vin = 0 v Q2 = OFF

a) Cuando Vin = 5 v Q2 = ON

Compuerta NAND N-MOS

Vemos que Q1 tambin aqu acta como una resistencia de carga mientras Q2 y Q3 son interruptores controlados por las entradas Ay B.

Si A y B esta en 0 el FET correspondiente estas en OFF y presta una alta resistencia. Cuando A y B estn en 1 Q2 Q3 estn en ON y la salida es baja.

La compuerta NOR N-MOS se muestra en la figura 3-33 y su anlisis quedara para que la realice el lector

Los circuitos con tecnologa P-MOS sern los mismos excepto para la polaridad del voltaje.

La lgica C-MOS es mas rpida y de menor consumo que las anteriores pero de mayor complejidad en la fabricacin. Utiliza FET de tipo P y N, pero adems es la mas simple de producir que la TTL y tiene mayor densidad de integracin.

El inversor en C-MOS

sistema analizamos el circuito de la figura 3-34 para Vin = Vdd, en esta situacin Q1 esta cortado con una resistencia equivalente elevada (1010() y la compuerta Q2 estar en conduccin con RoN = 1k(, la salida V0vt ser en consecuencia cero lgico con un valor cercano a los 0 voltios.

Si ViN = 0 voltios las condiciones se invierten y V0vt ( Vdd.

Las configuraciones de las compuertas NAND y NOR se muestran en las figuras 3-35 y 3-36 respectivamente.

Algunas caractersticas de los C-MOS

a) Niveles de tensin: operan con voltaje que van de 3 a 15 voltios.

b) Los subniveles de salida estarn muy prximos a los 0v en nivel bajo y a Vdd en nivel Alto. La razn de esto es que la resistencia de entrada de una compuerta MOS es tan grande (1012 ohms) que casi no carga a la salida de la compuerta que la impulsac) El nivel de ruido se puede determinar como sigue:

VNH = VOH (min) VIH (min)

= Vdd 70%

= 30% Vdd

VNL = VIL (max) VOL (max)

= 30% - 0

= 30% Vdd

d) Disipacin energa: en estado esttico es extremadamente baja, la potencia disipada crece en funcin a la frecuencia con la cual los circuitos cambian de estado, por ejemplo: Una compuerta que disipa 10 nW en estado esttico, disipara 0,1 mW si cambia a una frecuencia de 100khz y 1mW en 1MHZ. De este modo una compuerta CMOS comienza a perder algunas de sus ventajas sobre otras familias lgicas cuando aumenta la frecuencia. La potencia disipada por una compuerta CMOS es semejante a una compuerta LS-TTL con frecuencia superior a 5 MHze) fan out: el factor de carga en estos circuitos no esta limitado por la corriente que deben derivar los componentes ya que las resistencias son muy elevadas y las corrientes casi nulas.

El problema aqu aparece por la capacidad que presenta cada entrada C-MOS , la salida C-MOS tendr entonces que cargar y descargar estas capacitancias lo que trae aparejado en incremento en el tiempo de propagacin.

As pues el factor de carga depende de la mxima demora de propagacin admisible, normalmente se limita en 50 para una operacin en baja frecuencia ( ( 1MHz) .

f) Entradas no usadas: las entradas CMOS nunca deben dejarse desconectadas ya que son muy susceptibles al ruido y a las cargas estticas.

g) A semejanza de los circuitos TTL, los dispositivos CMOS y MOS requieren de transiciones razonablemente rpidas en la entrada para una operacin confiable. En general los dispositivos CMOS funcionaran a nivel optimo con las transiciones menores a 15 (S cuando Vdd = 5 V y menores a 4 (S cuando Vdd = 10 V

El 3er estado en CMOS

Las salidas CMOS nunca deben interconectarse, si se interconectan y estas salida asumen valores lgicos diferentes se obtendr una tensin Vdd/2 debido a la divisin de voltaje producido por las resistencias equivalentes.

Este voltaje esta dentro del intervalo indeterminado y es inadmisible para activar otras compuertas.

EL control del 3er estado se logra con una configuracin como la de la figura 3-38.

TTL impulsando a CMOS

Ya que la resistencia de entrada CMOS es muy alta no carga la salida del TTL, pero existe un problema debido a que la salida TTL tiene un estado ALTO (VOH) muy prximo a VIH(min) de una CMOS, la solucin a este problema es la conexin de una resistencia entre la salida TTL y +5V, esta resistencia logra que la tensin de salida se eleve cerca de Vcc ( 5v).

CMOS impulsando a TTL

Una entrada TTL no requiere mucha corriente en estado alto IIH (max) = 40(a .

El estado Bajo es un problema debido a la IIL relativamente alta que requiere al TTl, esta corriente elevada a travs de RON puede elevar VOL por encima de VOL(max) del TTL.

Normalmente un dispositivo CMOS podr impulsar una sola compuerta TTL del tipo LS. Por esto una solucin de conexionado seria como el de la figura 3-41.

Ejercicio 8: Calcule VOH para una salida CMOS que impulsa 10 entradas TTL.

IIH (TTL) = 40 (A

La cada de tensin en Ron (CMOS)

VROn = 1k( * 40 (A * 10 = 0,4 voltios

VOH (CMOS) = VDD VRONVOH (CMOS) =5 0,4 = 4,6 V

VOH (CMOS) > VIH (min) (TTL)

Ejercicio 9: Para una compuerta NAND CMOS 4011 obtener la curva V0= F(VIN) en vaci y con una carga de 1K(, para tensiones de realimentacin de 5 y 12 voltios.

Compare los datos obtenidos con los proporcionados con el fabricante.

Ejercicio 10: medir los tiempos de propagacin de subida y bajada en vaco y con carga de 100 de una sola puerta NAND 4011.

Bibliografa

Teora y Practica de los sistemas digitales

TOCCI RONALD

Tercera Edicin

Sistemas electrnicos Digitales

Rafael Snchez

Alfaomega 1993

Teora de Conmutacin y diseo lgico

Hill Peterson

Digital Design UIT Standart MSI and LSI

Thomas R. BLAKESLEE

Second Edition

The TTL Data Book

Texas Instruments

CMOS Databook

National Semiconductor corporation

EMBED Equation.3

+V

EMBED PBrush

EMBED PBrush

EMBED PBrush

EMBED PBrush

EMBED PBrush

EMBED PBrush

EMBED PBrush

EMBED PBrush

_1143531719.unknown

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_1136183726.unknown

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_1136183404.unknown