Universidad de Montemorelos

Facultad de Ingenierıa y Tecnologıa

Alerta

ABSTRACT

presentado en cumplimiento parcial de los requisitos de la clase

Diseno de Sistemas Digitales

por

OmarGutierrez Lozano

2012

Alerta

Disenar un sistema secuencial utiizando la maquina de moore en una senal de alerta confor-mada por 3 triangulos que se utilizaran como luces y seran q1 q2 q3. se formaran 2 secuenciasdiferentes accionadas por un boton x las 2 inician con las lamparas apagadas.si x = 0 el resultado sera la primera fila de triangulos.x = 1 el resultado sera la segunda filas de triangulos.

A B C

D E F

Diagrama de estados

diagrama de estados se conformara con 8 estados que seran A,B,C,D,E,F. Cada uno de losestados anteriores tiene una salida que indica si la luz esta encendida o apagada.

A

Inicio

B C

CambioInicio

D E F

0/1 0/1

1

0

0/1

1

0

0/1 0/1

1

0

Tabla de transiciones

este sistema secuencial solo tien una entrada X y tres estados actuales y tres estados siguien-tes. La entrada X solo varıa entre 0 y 1, entonces el estado siguiente depende de la entraday el estado actual . En este caso se ha utilizado un flip-flop de tipo D, entonces el estadosiguiente es igual al valor de cada flip-flip. Por ejemplo, D1 = q1*, D2 = q2* y D3 = q3*.

UMreporte[12.10.15] aparefs 2 [BORRADOR 16 de mayo de 2013 19:36]

X q1 q2 q3 q1* q2* q3*0 0 0 0 1 1 00 0 0 1 0 1 10 0 1 0 0 0 00 0 1 1 1 0 10 1 0 0 0 1 00 1 0 1 1 1 10 1 1 0 0 0 10 1 1 1 1 0 01 0 0 0 1 1 01 0 0 1 0 1 11 0 1 0 0 0 01 0 1 1 1 0 11 1 0 0 0 1 01 1 0 1 1 1 11 1 1 0 0 0 11 1 1 1 1 0 0

mapas de karnaugh

00 01 11 10

00

01

11

10

xq1

q2q3

1 1 1 0

0 1 0 1

0 0 0 1

0 1 1 0

�

�

�

�' $

&%�

�

�

�

����

D1 =q1q2q3+q1q3+xq2q3+xq1q2

00 01 11 10

00

01

11

10

xq1

q2q3

0 0 1 0

1 1 0 0

1 1 0 0

1 1 1 0��

��'

&

$

%'

&

$

%D2 =q1q2q3+q1q2+xq2

00 01 11 10

00

01

11

10

xq1

q2q3

0 0 0 1

0 1 0 1

0 1 0 1

1 1 0 1

�

�

�

�

�

�

�

�����

D3 =q2q3+q1q2q3+xq1q2

Figura 0.1:

UMreporte[12.10.15] aparefs 3 [BORRADOR 16 de mayo de 2013 19:36]

programacion para JPGA en Xilinx

process (clk)beginif (clk’event and clk = ’1’) thencnt = cnt +1;clk2 = cnt(26);end if;end process;

process(clk2)beginif (clk2’event and clk2 = ’1’) thenp(2) = (not p(2) and p(0)) or (not s and not p(2) and not p(1))or (not s and not p(1) and p(0)) or (p(2) and p(1) and not p(0));p(1) = (p(2) and not p(1)) or (s and not p(1)) or (not p(2) and p(1) and p(0));p(0) = (p(1) and not p(0)) or (p(2) and not p(1) and p(0)) or (s and not p(2) and not p(1));q = p;end if;end process;

circuito hecho en Xilinx

UMreporte[12.10.15] aparefs 4 [BORRADOR 16 de mayo de 2013 19:36]

Figura 0.2: circuito de alerta

UMreporte[12.10.15] aparefs 5 [BORRADOR 16 de mayo de 2013 19:36]