Unitat 1-3 PLD’sdigsys.upc.es/ed/SED/unitats/unitat_1_3/SED_Unitat_1_3.pdf · 2018-07-18 ·...
Transcript of Unitat 1-3 PLD’sdigsys.upc.es/ed/SED/unitats/unitat_1_3/SED_Unitat_1_3.pdf · 2018-07-18 ·...
Guions de Sistemes Electrònics Digitals: Unitat 1-3
1
Unitat 1-3PLD’s
Com és la tecnologia
programable?
PALCPLD
GAL
FPGA
Arquitectures precursores
Arquitectures avançades
Des del 1975
Més de 106 portes !!
Amb macrocel·la de sortida programable
Estructura bàsica AND-OR programable
Per exemple l’Altera EPF10K20 amb
20000 portes lògiques
Dissenya el teu
propi µP o DSP amb
VHDL
Sistemes Electrònics Digitals i altres matèries avançades
Electrònica Digital
Fes-te el teu propi xip !!
Guions de Sistemes Electrònics Digitals: Unitat 1-3
2
Tecnologies de programacióExemple de síntesi: funció XOR
Guions de Sistemes Electrònics Digitals: Unitat 1-3
3
Tecnologia EPROM / E 2 PROMProgramació i funcionament bàsic
Guions de Sistemes Electrònics Digitals: Unitat 1-3
4
Arquitectures precursores
Esquema lògic d’una PAL16L8
¡¡ La majoria de xips de la sèrie
74XXes poden programar en PLD’s !!
Estalvi de:• Costos i
estocs
• Consum de potència
• Espai de targeta de circuit imprès
Dissenys fets a mida !
Guions de Sistemes Electrònics Digitals: Unitat 1-3
5
Arquitectures precursores
Esquema lògic d’una PAL16RP6
Guions de Sistemes Electrònics Digitals: Unitat 1-3
6
Arquitectures precursores GALEstructura d’una GAL22V10
Output logic macrocell (OLMC)
Guions de Sistemes Electrònics Digitals: Unitat 1-3
7
Arquitectures precursores GALEstructura d’una GAL16V8
Guions de Sistemes Electrònics Digitals: Unitat 1-3
8
Arquitectures precursores GALPossibles configuracions de la OLMC d’una GAL22V10
Guions de Sistemes Electrònics Digitals: Unitat 1-3
9
PLD’s per a sistemes seqüencials
Moore
Com que inclouen els registres FF es pot dissenyar tota la FSM dins d’un sol circuit integrat !!
SISTEMA
COMBINACIONAL 2
SISTEMA
COMBINACIONAL 1
REGISTRE D’ESTAT DE
r BITS
normalment (FF-D) CD
SD
CLK
p = r
r
r
r
n
m
(S)
(S+)
Z
X
El registre d’estat de r bits
Les entrades X i les variables internes S
Les sortides Z i les variables internes S
Els SC1 i SC2
Guions de Sistemes Electrònics Digitals: Unitat 1-3
10
Arquitectures precursores
Esquema lògic d’una PAL16RP6
“Registered”FF -D
SC per calcular el proper estat S+
Guions de Sistemes Electrònics Digitals: Unitat 1-3
11
Arquitectures precursores GALPossibles configuracions de la OLMC d’una GAL22V10
Guions de Sistemes Electrònics Digitals: Unitat 1-3
12
Arquitectures precursores GALEstructura d’una GAL22V10
Output logic macrocell(OLMC)
amb FF-D
Guions de Sistemes Electrònics Digitals: Unitat 1-3
13
Arquitectures evolucionades CPLD’s
Arquitectura
Família MAX 7000 d’Altera
Guions de Sistemes Electrònics Digitals: Unitat 1-3
14
Arquitectures evolucionades CPLD’sFamília MAX 7000 d’Altera
Estructura d’una macrocel.la
Guions de Sistemes Electrònics Digitals: Unitat 1-3
15
Arquitectures evolucionades CPLD’sFamília MAX 7000 d’Altera
Arquitectura d’un EPM- 7128S (versió de 84 pins)
Guions de Sistemes Electrònics Digitals: Unitat 1-3
16
Exemples de programació de SC en PLD’s GAL22V10A la Web ED trobareu exercicis de mostra (U 1.13, U 1.14, U 1.15):
Funcions combinacionals senzilles (BOOLE-DEUSTO + PROTEUS)Descodificador Hexadecimal a 7 segments (OrCAD + PROTEUS) (versions en captura d’esquemàtic i en VHDL per tal que pugueu comparar-les)
A la Web SED trobareu:Pràctica SPLD_Pract_1: El vostre primer disseny en l’entorn de programació ispLEVERispLEVER de Lattice Semiconductor
¡¡ Baixant-vos els programaris i els fitxers dels projectes podeu fer córrer vosaltres mateixos aquestes aplicacions i gravar els PLD amb el programador de l’EPSC !!
El fitxer nom_SC.JED es grava dins
Guions de Sistemes Electrònics Digitals: Unitat 1-3
17
Exemples de programació de SS en PLD’s GAL22V10
A la Web ED trobareu exercicis de mostra (U 2.6, U 2.7):Cel·la de memòria d’1 bit (BOOLE-DEUSTO + PROTEUS)Comptador binari de 8 estats (BOOLE-DEUSTO + PROTEUS) Comptador universal de 3 bits (OrCAD + PROTEUS (versions en captura d’esquemàtic)Comptador de 3 bits + descodificador HEX-7seg (versió mixta captura d’esquemàtic i VHDL)Comptador de 8 bits (OrCAD + PROTEUS) (versió VHDL)
A la Web SED trobareu: • Pràctica SPLD_Pract_2: El disseny d’un comptador com a punt de
partida per al disseny VHDL d’un rellotge digital d’HH:MM:SS en l’entorn de programació ispLEVERispLEVER de Lattice Semiconductor
• Pràctica SPLD_Pract_3: El disseny d’un generador de senyal PWM programable per al control de potència d’un calefactor