Universidad Politécnica de Madrid - etsist.upm.es · semana 3 del bloque temático 1, antes de la...

Departamento de Sistemas Electrónicos y de control

Escuela Universitaria de Ingeniería Técnica

de Telecomunicación

Universidad Politécnica de Madrid

Curso 2011-2012 Primavera

Diseño Microelectrónico

Guía de aprendizaje

Guía de Aprendizaje de Diseño Microelectrónico

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1.- Introducción.

Este documento constituye la Guía de Aprendizaje de la asignatura “Diseño Microelectrónico”. Esta asignatura tiene 4,5 ECTS, y se imparte como obligatoria en la titulación de “Grado en Ingeniería de Sistemas de Telecomunicación” de la E.U.I.T.T. de la U.P.M. La asignatura se basa fundamentalmente en las competencias adquiridas en “Electrónica 2”, y en menor medida se aplican también conceptos sobre sistemas de telecomunicación adquiridos en las asignaturas “Señales y Sistemas”, “Procesado Digital de la Señal” y “Sistemas de Telecomunicación”. Incluye nociones básicas de VHDL (realización de modelos orientados a la síntesis automática), entornos de CAD (con metodología basada en HDLs), diseño y prototipado de sistemas combinacionales y secuenciales con VHDL, tecnología (conceptos básicos de CPLDs y FPGAs) y ejemplos de aplicación a sistemas de telecomunicación.

Además de esta introducción, la Guía se ha estructurado en 5 apartados y 5 anexos.

En el apartado 2 se resumen los contenidos de la asignatura.

En el apartado 3 se explica la metodología con la cual se va a impartir la asignatura. En él se definen los distintos tipos de grupos y actividades que se desarrollarán durante el curso.

En el apartado 4 se explica cómo se va a organizar el aprendizaje: los diferentes bloques temáticos, los recursos, los horarios y la duración de las actividades, etc.

En el apartado 5 se detalla cómo se llevará a cabo la evaluación de la asignatura.

El anexo I contiene las competencias generales y específicas que aborda la asignatura.

El anexo II contiene los resultados de aprendizaje que el estudiante deberá alcanzar para desarrollar las competencias que se enumeran en el anexo I.

El anexo III contiene el formato de ficha que deberá ser cumplimentada para la constitución de los grupos de trabajo en la asignatura.

El anexo IV contiene el programa de actividades de la asignatura.

El anexo V contiene la lista de objetivos e indicadores de la asignatura.

http://www.euitt.upm.es/estudios/grado/teleco


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2.- Contenidos.

Los contenidos de la asignatura se han agrupado en dos bloques temáticos:

Bloque temático Contenidos

BT 1. CAD + Descripción de sistemas digitales básicos con VHDL + Subsistemas + Tecnología (11,5 semanas)

Sistemas combinacionales y secuenciales Modelado de sistemas combinacionales y

secuenciales con VHDL Tutorial de Quartus II y ModelSim Utilización de hojas de datos de PLDs Introducción a las FPGAs Descripción de la tarjeta DE2-70 Sumadores serie y con acarreo anticipado Sumadores-Restadores Autómatas

BT 2. Aplicación a sistemas de telecomunicación (2,5 semanas)

Uso de PLLs y convertidores A/D y D/A Arquitecturas hardware de filtros FIR e IIR Síntesis digital directa de señales Registros de desplazamiento con realimentación

lineal (LFSR) Aplicación a un sistema completo (transmisión y

recepción) de telecomunicación

3.- Metodología

Entendemos el aprendizaje como “el proceso mediante el cual el estudiante adquiere destrezas o habilidades prácticas, incorpora contenidos informativos o adopta nuevas estrategias de conocimiento o acción”. Por otra parte, una lectura detenida de los objetivos de aprendizaje establecidos en esta asignatura, revela la importancia de la adquisición de aprendizajes relacionados con el “saber hacer” y la “toma de decisiones”. Así pues, dadas las características de los aprendizajes perseguidos, la metodología que a nuestro juicio debe primar por encima de las demás, será aquella que potencie una actitud activa por parte del estudiante, comprendiendo lo que se hace, para qué se hace y por qué se hace.

En consecuencia, la asignatura utiliza una metodología basada en la evaluación continua, la planificación del trabajo presencial y no presencial de los estudiantes y el trabajo individual y cooperativo de los estudiantes en el aula de laboratorio –ya que todas las sesiones presenciales se desarrollan en este tipo de aulas.

Los estudiantes se dividirán en grupos para la realización de las diferentes actividades:

GC: Es el conjunto completo de estudiantes que están en la asignatura un determinado semestre.

G20: Es el grupo completo de estudiantes cuya docencia tiene asignado un profesor.


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Las actividades presenciales son actividades que los estudiantes desarrollan en el laboratorio y con presencia de un profesor. Podrán ser de tres tipos:

Expositivas: el profesor presentará un tema en el laboratorio ante un grupo G20.

Aprendizaje cooperativo: esta actividad se realizará por parejas en el laboratorio con la

presencia y el asesoramiento de un profesor.

Evaluación: Pruebas individuales o de grupo completo (GC).

Las actividades no presenciales son actividades que los estudiantes realizarán de manera individual en el laboratorio o fuera de la Escuela, sin la presencia del profesor. Podrán ser de 2 tipos:

Ejercicios individuales: ejercicios realizados de forma individual. Lectura dirigida: actividad individual de lectura focalizada en un tema concreto.

En relación con las actividades de trabajo cooperativo realizadas por parejas:

Cada pareja se mantendrá constituida de forma permanente durante todo el

cuatrimestre. No obstante, es posible que surjan causas imprevistas que obliguen a reconstituir alguna pareja durante el curso, como en el caso de abandono de la asignatura por parte de uno de sus miembros. En tal caso la incidencia será puesta en conocimiento del profesor para que pueda tomar las medidas de corrección pertinentes.

Las parejas las formará el profesor tratando de equilibrar el perfil de los estudiantes que la forman. Para realizar la distribución de estudiantes el profesor solicitará el primer día de clase datos relativos a la situación académica de cada estudiante de su grupo.

Se dará un plazo de una semana para que, en casos suficientemente justificados, los estudiantes puedan solicitar un cambio de pareja a su profesor, transcurrido el cual entregarán la ficha recogida en el anexo III.

En relación con la realización de actividades no presenciales de corte experimental y que,

por tanto, precisan del equipamiento disponible en el laboratorio de la asignatura:

Se comunicará al inicio del bloque temático 1 el horario de “Libre acceso” disponible para los estudiantes. Durante este tiempo se podrá acceder libremente a los locales de laboratorio y realizar las actividades, sin la presencia del profesor.

Si se necesita utilizar material de préstamo (hardware para la realización de prácticas), deberá solicitarse en los despachos 8124 y 8219 mediante el procedimiento de reserva que se establezca.


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Asimismo, en caso de que surjan conflictos en la utilización de los recursos del laboratorio se limitará el acceso a un número determinado de horas semanales por alumno, y dicho acceso se realizará previa reserva del puesto de trabajo.

En relación con las sesiones presenciales:

Antes de cada sesión presencial es necesario conocer las actividades que se van a

realizar en ella, consultando la planificación de actividades disponible en Moodle, en la sección de recursos correspondiente a la primera semana de cada bloque temático.

Observe que las actividades exigen una participación activa de los alumnos, por lo que, en ocasiones, requerirán de la realización de tareas previas cuyos resultados serán utilizados en la sesión presencial; también será necesario disponer, en estas sesiones, del material que proporcionamos para el desarrollo de las actividades (fichas, diapositivas, etcétera).

La dinámica de trabajo de cada actividad concreta, así como los resultados que pueda ser necesario entregar al profesor, se describen en el enunciado de la actividad.

4.- Organización del aprendizaje.

La asignatura se desarrolla durante catorce semanas, en cada una de las cuales se ha planificado para el estudiante un tiempo de actividad de 6 horas, de las cuales, en media, 3 estarán dedicadas a la realización de actividades presenciales y, las otras 3, a actividades no presenciales. Cada semana concreta habrá entre una y cuatro horas presenciales y entre cinco y dos no presenciales: debe revisar el calendario de la asignatura para saber cuándo debe acudir al aula de laboratorio.

La asignatura está dividida en dos bloques temáticos independientes de 11,5 y 2,5 semanas de duración, respectivamente. Para completar las actividades presenciales y no presenciales de cada bloque dispondrá de los siguientes recursos e información:

La planificación semanal detallada de las actividades presenciales y no presenciales, que puede ver en Moodle. La planificación está organizada en dos bloques temáticos y, dentro de cada bloque, en semanas. Cada semana se ha ubicado en una tabla en la que cada fila se corresponde con una actividad distinta. Las actividades presenciales y no presenciales se han coloreado de manera diferente.

Documentación y recursos didácticos para la realización de las actividades: fichas,

ejercicios, diapositivas, hojas de datos y esquemas que componen todo el material documental necesario para la realización de todas las actividades planificadas en la asignatura.

Esta asignatura dispone de un entorno virtual, Moodle, para todos aquellos alumnos

matriculados en la misma: le servirá para completar cuestionarios que acrediten la realización de actividades no presenciales y, también, para la realización de pruebas de evaluación no


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presenciales. A través de Moodle podrá acceder también a los recursos didácticos de la asignatura (foros, enunciados de actividades, diapositivas, etc.) y a información sobre los horarios, aulas, grupos de trabajo y resolución de incidencias que puedan afectar al curso de la asignatura.

El acceso se realiza a través de la dirección https://moodle.upm.es/titulaciones

/oficiales/login/login.php. Para poder acceder al entorno virtual se debe disponer de una cuenta de correo electrónico de la UPM que se puede obtener en la dirección http://www.upm.es/alumnos/servicios/

A través de este entorno virtual se proporcionan las siguientes utilidades:

Descarga de todos aquellos documentos utilizados en la asignatura y que hayan sido

realizados por los profesores.

Resolución de ejercicios adicionales para la autoevaluación y el refuerzo del aprendizaje.

La recogida de los resultados de las actividades, cuando se soliciten mediante esta vía.

Enlaces con diferentes organismos e instituciones en los que encontrar información adicional sobre el campo de la electrónica digital.

Un foro, denominado “Avisos y Noticias” sobre problemas organizativos y de

funcionamiento de la asignatura, en el que también se publicarán avisos a modo de tablón de anuncios virtual.

Las actividades presenciales ocuparán entre una y cuatro horas semanales que la asignatura

tiene asignadas dentro del horario del octavo semestre. Por medio de la plataforma Moodle deberá informarse de las franjas horarias que se ocuparán en cada semana de docencia, así como del aula en que se desarrollarán las actividades (que podrá ser diferente de la habitual en las actividades de evaluación). La asignación horaria prevista podría variarse puntualmente para cumplir con la planificación de actividades si se dieran motivos de carácter extraordinario (cambios imprevistos en el calendario docente o en la disponibilidad de aulas o personal docente) que lo justificaran; en este caso se comunicarán los cambios con la máxima antelación posible mediante un mensaje en el foro de “Avisos y noticias”.

Las actividades no presenciales ocuparán entre dos y cinco horas semanales. Algunas de

estas actividades tendrán un plazo límite determinado para completarse (por ejemplo: en la semana 3 del bloque temático 1, antes de la actividad presencial que tiene lugar el jueves de dicha semana…); otras no, y podrá elegir a su conveniencia cuando realizarlas. Para las actividades no presenciales que deban desarrollarse en aulas de laboratorio se proporcionará el horario en que dispondrán de libre acceso al mismo.

Para alcanzar los objetivos de aprendizaje de la asignatura resulta necesario realizar las

actividades planificadas. Por este motivo, para poder aprobar la asignatura, los alumnos tendrán que acreditar que las han realizado en los plazos fijados para cada una de ellas.

https://moodle.upm.es/titulaciones%20/oficiales/login/login.php

https://moodle.upm.es/titulaciones%20/oficiales/login/login.php

http://www.upm.es/alumnos/servicios/


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Para ello, algunas de las actividades, ya sean presenciales o no presenciales, conllevan la entrega de un producto de la actividad (un conjunto de ejercicios realizado o un cuestionario de Moodle, por ejemplo), que será corregido por el profesor. Esta circunstancia se indica en la tabla de actividades mediante la clave “Entregable” en la columna de evaluación. Con relación al resto de actividades, el estudiante deberá ir creando un “portafolios” con la resolución de cada actividad que vaya realizando. Este “portafolios” podrá ser solicitado por el profesor a fin de verificar la realización de las actividades por parte de los estudiantes de su grupo. Adicionalmente, al finalizar cada semana será necesario rellenar un cuestionario en Moodle en el que se solicita información relativa al desarrollo de las actividades: cuáles se han hecho y cuáles no, el tiempo que se ha tardado en realizarlas, la calidad del material didáctico proporcionado, etc.

5.- Evaluación.

En esta asignatura se aplica una metodología de evaluación continua, con las siguientes

características: La asignatura está dividida en dos bloques temáticos con evaluación independiente.

El bloque 1 se evaluará con las siguientes actividades:

o Entregables individuales: son ejercicios realizados individualmente en actividades

presenciales o no presenciales.

o Entregables por parejas: son ejercicios realizados por parejas en actividades presenciales. La calificación obtenida se aplicará a los dos miembros de la pareja.

o Prueba de evaluación de manejo de herramientas CAD: es un examen individual

realizado en la duodécima sesión presencial. Se realizará en el aula de laboratorio.

o Examen del bloque: es un examen individual realizado al final del bloque y

corregido por el profesor. Podrá realizarse en el aula de laboratorio o en un aula de examen.

o Exámenes de recuperación: Lo podrán realizar aquellos alumnos que hayan suspendido el examen del bloque y/o la prueba de evaluación de manejo de herramientas CAD. Se realizará tras la finalización de la docencia de la asignatura en la fecha que indique la Subdirección de Ordenación Académica.

Los alumnos que, teniendo que presentarse al examen de recuperación, no lo superen, tendrán suspensa la asignatura.

El bloque 2 se evaluará únicamente mediante entregables por parejas. Los siguientes apartados detallan el procedimiento de evaluación y calificación de la

asignatura.


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1.- Para aprobar el bloque 1 resulta necesario y suficiente:

Obtener una calificación de 5 o más puntos en la prueba de evaluación de manejo de herramientas CAD (o en su correspondiente recuperación).

Obtener una calificación de 5 o más puntos en el examen de fin de bloque (o en el correspondiente examen de recuperación).

Realizar en el plazo planificado al menos el 60% de las actividades presenciales y no presenciales del bloque.

2.- Para aprobar la asignatura deberá:

Conseguir un aprobado en el primer bloque temático.

Conseguir una calificación de al menos 0,5 puntos en el segundo bloque temático, con la ponderación indicada en el siguiente apartado.

3.- La calificación final de la asignatura estará compuesta por:

Calificación del bloque 1, compuesta por:

o Calificación de la prueba de evaluación de manejo de herramientas CAD, ponderada por un factor 0,1. La máxima nota que podrá obtenerse será de 1 punto.

o Calificación del examen final del bloque, ponderada por un factor 0,55. La máxima nota que podrá obtenerse será de 5,5 puntos.

o Calificación media de los entregables ponderada por un factor de 0,1. La

máxima nota que podrá obtenerse será de 1 punto.

Calificación media de los entregables del bloque 2, ponderada por un factor 0,15. La máxima nota que podrá obtenerse será de 1,5 puntos.

0,5 puntos adicionales si se han realizado más del 80% de las actividades.

1 punto adicional si se han realizado más del 90% de las actividades.

Como excepción a lo anterior:

o Si se aprueba el bloque 1, se obtienen al menos 0,5 puntos en el bloque 2 y, con la ponderación indicada en el punto 3, no se alcanza un total de 5 puntos en la nota final, la calificación será de aprobado con 5 puntos.


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o Si la calificación de alguno de los exámenes de bloque 1 (y su recuperación) es inferior a 5, no se han realizado, al menos, el 60% de las actividades del bloque 1, o la puntuación obtenida en el bloque 2 es inferior a 0,5 puntos, la calificación final será de suspenso, independientemente de la calificación que se pudiera calcular con el procedimiento de ponderación detallado en el punto 3.

Si el estudiante opta por el procedimiento de evaluación basado en “solo prueba final”, deberá cumplimentar la “Solicitud de evaluación de Diseño Microelectrónico mediante sólo prueba final”, disponible en la secretaría del Departamento de Sistemas Electrónicos y de Control, y entregarla antes de que finalice la segunda semana lectiva del semestre. En este caso la totalidad de la calificación se obtendrá mediante la realización de las siguientes pruebas:

Una prueba práctica, oral, de cuatro horas de duración, que será juzgada por el tribunal de evaluación de la asignatura. Mediante esta prueba, el estudiante deberá mostrar sus destrezas y habilidades prácticas relacionadas con los objetivos de la asignatura. El día y lugar de realización de esta prueba será publicado respetando los plazos establecidos en la normativa de la UPM.

Una prueba escrita, de cuatro horas de duración, que se llevará a cabo en el día, hora y

lugar asignado por la Subdirección de Ordenación Académica en el Plan Anual Docente.


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Anexo I. Competencias.

En esta asignatura el estudiante desarrolla las siguientes competencias generales: C_GEN_02: Capacidad de búsqueda y selección de información, de razonamiento crítico y de elaboración y defensa de argumentos dentro del área. C_GEN_04: Capacidad de abstracción, de análisis y de síntesis y de resolución de problemas. También se desarrollan las siguientes competencias comunes y específicas recogidas en la Orden

Ministerial CIN/352/2009, por la que se establecen los requisitos para la verificación de títulos

universitarios oficiales que habiliten para el ejercicio de la profesión de Ingeniero Técnico de

Telecomunicación:

C_COM_09: Capacidad de análisis y diseño de circuitos combinacionales y secuenciales, síncronos y asíncronos, y de utilización de microprocesadores y circuitos integrados. C_COM_10: Conocimiento y aplicación de los fundamentos de lenguajes de descripción de dispositivos de hardware. C_ST_06: Capacidad para analizar, codificar, procesar y transmitir información multimedia empleando técnicas de procesado analógico y digital de señal.


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Anexo II. Resultados de aprendizaje.

Tras superar la asignatura, el estudiante debe ser capaz de: RA1: Diseñar arquitecturas de sistemas digitales aplicando metodologías de diseño jerárquico. RA2: Conocer las características básicas de las diferentes tecnologías de circuitos integrados configurables de complejidad media para la realización de sistemas digitales cableados. RA3: Conocer las técnicas para el diseño de pruebas de verificación de sistemas digitales. RA4: Aplicar herramientas CAD para la captura, simulación y realización de sistemas digitales. RA5: Conocer la estructura, interfaz y funcionamiento de subsistemas cableados. RA6: Aplicar las técnicas de análisis y diseño de sistemas digitales cableados en el ámbito de los sistemas de telecomunicación. Interrelación entre resultados de aprendizaje y competencias: Interrelación entre resultados de aprendizaje y competencias:

C_GEN_02 C_GEN_04 C_COM_09 C_COM_10 C_ST_06

RA1 x x x x

RA2 x x

RA3 x x

RA4 x x

RA5 x x x

RA6 x x x


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Anexo III. Ficha de Constitución de Pareja

Diseño Microelectrónico

Ficha de Constitución de la Pareja Pareja: ________________ Fecha: _______________

Integrantes de la Pareja: Miembro 1

Apellidos: ________________________________________ Nombre: ________________________________________ e-mail: _________________________________ Teléfono: _________________ Foto: Miembro 2

Apellidos: ________________________________________ Nombre: ________________________________________ e-mail: _________________________________ Teléfono: _________________ Foto:

Programa de Actividades de Diseño Microelectrónico

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Semana Código Título Modalidad Duración

(minutos) Sesión Evaluación

1

BT1.P1

Presentación de la Asignatura: normativa, organización, método,

evaluación, contacto, tutorías, formación de los grupos y entorno

virtual de la asignatura.

Expositiva 30 S1

G20 No procede

BT1.AP1 Codificación I: Binario natural y complemento a 2.

Por parejas.

Res. de

problemas.

40 S1

G20

Chequeo de

realización

BT1.AP2 Codificación II: Hexadecimal y BCD.

Por parejas.

Res. de

problemas.

40 S1

G20

Chequeo de

realización

BT1.AINP1 Lectura de la “Guía de la Asignatura Diseño Microelectrónico”.

Individual.

Lectura

dirigida.

20 NP

PS2 No procede

BT1.AINP2 Ejercicios sobre "Principios de codificación".

Individual.

Res. de

problemas

40 NP

PS2 Autoevaluación.

BT1.AP3 Aritmética binaria: suma, resta usando complemento a 2, extensión

de signo, multiplicar y dividir por potencias de 2.

Por parejas.

Res. de

problemas

50 S2

G20

Chequeo de

realización

BT1.AINP3 Lectura sobre “Sistemas combinacionales y álgebra de Boole”.

Individual.

Lectura

dirigida.

120 NP

PS3 No procede.

2

BT1.AP4 Funciones lógicas I: inversión, producto y suma lógica,

expresiones canónicas y tablas de verdad.

Por parejas.

Res. de

problemas

55 S3

G20

Chequeo de

realización

BT1.AP5 Funciones lógicas II: síntesis de funciones y cronogramas.

Por parejas.

Res. de

problemas

55 S3

G20

Chequeo de

realización

BT1.AINP4 Lectura sobre subsistemas combinacionales y realización de

ejercicios de síntesis de sistemas combinacionales.

Individual.

Tutorial 120

NP

PS4

Individual.

Entregable

BT1.AP6

Modelo de funcionamiento de los circuitos combinacionales.

Metodología de diseño. Ejercicio de análisis y diseño de un

circuito combinacional.

Por parejas.

Res. de

problemas

50 S4

G20

Chequeo de

realización

BT1.AINP5 Visita guiada a la página web de ALTERA. Instalación de Quartus

II y ModelSIm

Individual.

Tutorial 40

NP

PS5

Individual.

Entregable

BT1.AINP6 Realización de ejercicios sobre síntesis de circuitos

combinacionales simples.

Individual.

Res. de

problemas

20 NP

PS5

Chequeo de

realización

3

BT1.P2

Presentación de HDLs. Modelado de circuitos combinacionales

(Entidades y puertos; Arquitecturas y procesos; lista de

sensibilidad y sentencia case). Presentación de las actividades no

presenciales de la semana.

Expositiva 55 S5

G20 No procede

BT1.AP7

Tutorial VHDL ModelSim: Modelado del circuito de la actividad

AINP6 como tabla de verdad. Presentación de ModelSim.

Creación de proyectos y ficheros HDL. Compilación de modelos

Por parejas.

Tutorial 55

S5

G20

Chequeo de

realización

BT1.AINP6 Ejercicios de modelado VHDL.

Individual.

Res. de

problemas

40 NP

PS6

Chequeo de

realización

BT1.P3 Test-Benches VHDL. Modelo de simulación Expositiva 50 S6

G20 No procede

BT1.AP8

Tutorial ModelSim: Realización de Test-Benches (secuencia de

sentencias wait). Simulación y verificación de resultados con visor

de formas de onda.

Por parejas.

Tutorial 60

S6

G20

Chequeo de

realización

BT1.AINP7 Realización de ejercicios de modelado VHDL (decodificador BCD

a 7 segmentos)

Individual.

Res. de

problemas

80 NP

PS7

Chequeo de

realización


4



4

BT1.AP9

Entrada VHDL del ejercicio del tutorial ModelSim en Quartus.

Uso del visor RTL. Asignación de pines. Programación de la

tarjeta SEC-EII.

Por parejas.

Tutorial 55

S7

G20

Chequeo de

realización

BT1.AP10 Ejercicio de modelado, simulación y prueba en tarjeta de un

modelo VHDL. Por parejas. 55

S7

G20

Chequeo de

realización

BT1.AINP8 Conceptos de tecnología necesarios para realizar la actividad

BT1.AP14. Individual 140

NP

PS8

Individual.

Entregable

BT1.AINP9

Ejercicios (guiados) de modelado de circuitos combinacionales

con sentencias IF y CASE. Simulación ModelSim. Entrada en

Quartus. Uso del visor RTL.

Individual.

Res. de

problemas

100 NP

PS8

Chequeo de

realización

5

BT1.AINP10 Dos ejercicios de diseño en papel de un subsistema combinacional,

modelado VHDL y simulación en ModelSim.

Individual.

Res. de

problemas

60 NP

PS8

Chequeo de

realización

BT1.AINP11

Batería de ejercicios sobre modelado VHDL de subsistemas

combinacionales: análisis de modelos realizados, completar

modelos, indicar qué circuito se modela…

Individual.

Res. de

problemas

60 NP

PS8

Chequeo de

realización.

Entregable

BT1.AP11

Dos ejercicios de modelado de circuitos combinacionales.

Realización de Test Bench y Simulación en ModelSim. Entrada en

Quartus II. Visor RTL.

Por parejas.

Res. de

problemas

50 S8

G20

Chequeo de

realización

BT1.AP12

Lectura guiada de la hoja de datos del MAX 3000A. Extracción de

características. Aplicación de las características en la realización

de ejercicios.

Por parejas.

Res. de

problemas

30 S8

G20

Chequeo de

realización

BT1.AP13

Extracción de características de la hoja de datos de una familia de

PLDs. Aplicación de las características en la realización de

ejercicios.

Por parejas.

Res. de

problemas

30 S8

G20

Por parejas.

Entregable

BT1.AP14

Medida de corrientes y tensiones en la tarjeta SEC-EII.

Comprobación de las características extraídas de la hoja de datos.

Comprobación de los valores de polarización de los LEDs de la

tarjeta.

Por parejas.

Res. de

problemas

110 S9

G20

Por parejas.

Entregable

6

BT1.AINP12

Un ejercicio de modelado VHDL de subsistemas combinacionales.

Test Bench y Simulación en ModelSim. Entrada en QII y visor

RTL.

Individual.

Res. de

problemas

40 NP

PS10

Individual.

Entregable

BT1.AP15

Ejercicio de modelado de circuitos combinacionales. Test Bench y

Simulación en ModelSim. Entrada en QII. Visor RTL. Prueba en

tarjeta.

Por parejas.

Res. de

problemas

50 S10

G20

Chequeo de

realización

BT1.AP16

Evaluación de modelado de circuitos combinacionales. Test Bench

y Simulación en ModelSim. Entrada en QII. Visor RTL. Prueba

en tarjeta. (La nota de cada alumno será la media de la obtenida

por la pareja)

Por parejas.

Res. de

problemas

60 S10

G20

Por parejas.

Entregable

BT1.AINP13 Ejercicios sobre flip-flops y registros.

Individual.

Res. de

problemas

80 NP

PS11

Individual.

Autoevaluación.

BT1.AP17 Ejercicio de análisis y diseño de flip-flops con entrada de enable y

reset o preset síncrono

Por parejas.

Res. de

problemas

15 S11

G20

Chequeo de

realización

BT1.P4 Modelo de funcionamiento de los circuitos secuenciales síncronos.

Modelado VHDL. Expositiva 45

S11

G20 No procede

BT1.AP18

Tutorial ModelSIm: Modelado de circuitos secuenciales síncronos

simples. Realización de bancos de test de circuitos secuenciales:

generación del reloj, alineación de estímulos con los flancos.

Por parejas.

Tutorial 50

S11

G20

Chequeo de

realización


5



7

BT1.AINP14 Preparación de la evaluación sobre manejo de herramientas CAD. Individual 50 NP

PS12 No procede

BT1.AP19 Prueba de Evaluación individual: Manejo de herramientas CAD.

Evaluación.

Prueba

escrita

55 S12

G20

Individual.

Examen de

laboratorio

BT1.AINP15 Modelado y simulación guiados de un flip-flop con entradas

síncronas de control.

Individual.

Res. de

problemas

80 NP

PS13

Chequeo de

realización

BT1.AINP16 Modelado y Simulación Guiados de Circuitos Secuenciales.

Visores RTL y Technology Map.

Individual.

Res. de

problemas

50 NP

PS13

Chequeo de

realización

BT1.AINP17 Modelado y simulación de circuitos secuenciales (I)

Individual.

Res. de

problemas

60 NP

PS13

Individual.

Autoevaluación.

BT1.AINP18 Modelado y simulación de circuitos secuenciales (II)

Individual.

Res. de

problemas

60 NP

PS13

Individual.

Entregable

8

BT1.AINP19 Ejercicios de contadores y autómatas.

Individual.

Res. de

problemas

140 NP

PS13

Chequeo de

realización

BT1.AP20 Modelado VHDL y simulación en ModelSim de un contador

(Guiado y asistido por el profesor).

Por parejas.

Res. de

problemas

20 S13

G20

Chequeo de

realización

BT1.AP21 Realización de dos variantes del contador, visualizando la síntesis

RTL.

Por parejas.

Res. de

problemas

35 S13

G20

Chequeo de

realización

BT1.AP22 Tutorial ModelSim: Arquitecturas VHDL con varios procesos.

Desarrollo del modelo de un contador con salida de fin de cuenta.

Por parejas.

Tutorial 55

S13

G20

Chequeo de

realización

BT1.AINP20 Un ejercicio completo de modelado y simulación de un circuito

combinacional.

Individual.

Res. de

problemas

50 NP

PS14

Individual.

Autoevaluación.

BT1.

AINP21

Un ejercicio completo de modelado y simulación de un circuito

secuencial.

Individual.

Res. de

problemas

50 NP

PS14

Individual.

Autoevaluación.

9

BT1.AP23 Ejemplos (guiados) de circuitos con varios procesos. Simulación

ModelSim.

Por parejas.

Res. de

problemas

55 S14

G20

Chequeo de

realización

BT1.AP24

Ejercicio ModelSim: desarrollo del modelo de un contador

módulo M habilitado por un conformador de pulsos. Simulación

ModelSim y realización en tarjeta.

Por parejas.

Res. de

problemas

55 S14

G20

Por parejas.

Entregable

BT1.

AINP22

Un ejercicio completo de modelado y simulación de un circuito

con varios procesos

Individual.

Res. de

problemas

40 NP

PS15

Chequeo de

realización


combinacional.

Individual.

Res. de

problemas

40 NP

PS15

Individual.

Entregable


secuencial.

Individual.

Res. de

problemas

40 NP

PS15

Individual.

Entregable

BT1.AINP25

Realización de la primera parte del tutorial “Subsistemas

aritméticos básicos”: Incluye exposiciones teóricas sobre

sumadores, restadores, multiplicadores y divisores y

comparadores, así como ejercicios de modelado VHDL de este

tipo de subsistemas.

Individual.

Tutorial 120

NP

PS15

Chequeo de

realización


6



10

BT1.P5 Atención a dudas y cuestiones relativas a la lectura de la primera

parte del tutorial “Subsistemas aritméticos básicos”. Expositiva 20

S15

G20 No procede

BT1.AP25 Realización de la segunda parte del tutorial “Subsistemas

aritméticos básicos”

Por parejas.

Tutorial 55

S15

G20

Chequeo de

realización

BT1.P6 Atención a dudas y cuestiones relativas a la lectura de la segunda

parte del tutorial “Subsistemas aritméticos básicos” Expositiva 10

S15

G20 No procede

BT1.AP26 Ejercicios de modelado de sumadores-restadores.

Por parejas.

Ejercicio

guiado

25 S15

G20

Chequeo de

realización

BT1.AINP26 Ejercicios de modelado de subsistemas aritméticos básicos.

Individual.

Res. de

problemas

90 NP

PS16

Individual.

Chequeo de

realización.

BT1.AINP27 Ejercicios de modelado y simulación de subsistemas aritméticos.

Individual.

Res. de

problemas

70 NP

PS16

Individual.

Chequeo de

realización.

BT1.AINP28 Ejercicios de modelado y simulación de circuitos aritméticos

simples.

Individual.

Res. de

problemas

80 NP

PS16

Individual.

Entregable

11

BT1.P7 Presentación de los esquemas de la tarjeta DE2-70. Expositiva 30 S16

G20 No procede

BT1.P8 FPGAs Expositiva 35 S16

G20 No procede

BT1.P9 Modelos estructurales en VHDL Expositiva 20 S16

G20 No procede

BT1.AP27 Ejercicio guiado de modelado estructural y simulación de un

banco de registros.

Por parejas.

Res. de

problemas

25 S16

G20

Chequeo de

realización

BT1.AINP30 Lectura sobre “Modelado de autómatas en VHDL”.

Individual.

Lectura

dirigida

50 NP

PS17 No procede

BT1.AINP31 Modelado y simulación de dos autómatas (sencillos), uno de

Moore y otro de Mealy, a partir del diagrama de estados.

Individual.

Res. de

problemas

70 NP

PS17

Individual.

Entregable

BT1.AP28 Diseño, modelado, simulación y prueba hardware de un autómata

Por parejas.

Res. de

problemas

110 S17

G20

Chequeo de

realización

12

BT1.AINP32 Preparación Examen del bloque 1 Libre 120 NP

PS18 No procede

BT1.AP29 Examen del Bloque 1.

Evaluación.

Prueba

escrita

110 S18

GC

Individual.

Prueba escrita

BT2.AP1 Aplicaciones 1: uso de PLLs y control de convertidores ADC y

DAC Tutorial 110

S19

G20

Por parejas.

Entregable

13

BT2.AINP1 Arquitecturas hardware de filtros digitales FIR e IIR. Síntesis

Digital Directa (DDS) de señales.

Individual.

Lectura 120

NP

PS20 No procede

BT2.AP2 Aplicaciones 2: filtros FIR e IIR Tutorial 110 S20

G20

Por parejas.

Entregable

BT2.AP3 Aplicaciones 3: generación de frecuencias mediante síntesis digital

directa. Modulación en FM Tutorial 110

S20

G20

Por parejas.

Entregable


7



14

BT2.AP4

Aplicaciones 4: integración de módulos para procesado básico de

señal (filtros FIR selectores de frecuencia, rectificador de onda

completa, promediador, filtros IIR). Demodulador de FM

Tutorial 110 S21

G20

Por parejas.

Entregable

BT2.AINP2 Función y arquitectura de los LFSR Individual.

Lectura 120

NP

PS22 No procede

BT2.AP5 Aplicaciones 5: registros de desplazamiento con realimentación

lineal (LFSR) Tutorial 110

S22

G20

Por parejas.

Entregable

La notación empleada es la siguiente:

BTn.Pm Presentación del profesor nº m del Bloque Temático n BTn.AINPm Actividad Individual No Presencial nº m del Bloque Temático n BTn.APm Actividad Presencial nº m del Bloque Temático n Sx Sesión número x PSx Actividad a realizar de manera previa a la sesión presencial x Semx Actividad a realizar durante la semana x NP Modalidad no presencial G20 Grupo presencial de laboratorio GC Grupo presencial completo

Diseño Microelectrónico: Objetivos e Indicadores

3

Los objetivos de aprendizaje describen el conjunto de habilidades, destrezas y conocimientos que el estudiante debe adquirir cursando la asignatura. Los indicadores de aprendizaje definen objetivamente cómo detectar si se ha alcanzado, o no, un determinado objetivo de aprendizaje.

La notación empleada es la siguiente:

BT#x.O#y Objetivo y del bloque temático x

BT#x.O#y.I#z Indicador z del objetivo y del bloque temático x

Evaluación Tipo de evaluación que se va a emplear para evaluar el indicador. Puede ser: Control: supervisión por parte del profesor Indirecta Entregable Examen

AO Indicador de adquisición obligatoria


4

BLOQUE TEMÁTICO 1

Repaso. Introduccción al modelado VHDL. Entornos de CAD. Subsistemas. Tecnología.

OBJETIVOS E INDICADORES:

Objetivo BT1.O1. Aceptar la organización, la normativa y el método seguido en la asignatura.

Indicadores: Evaluación AO

BTI.O1.I1. Asistencia a clase. Control X

BTI.O1.I2. Envío y presentación de los entregables obligatorios. Control X

BTI.O1.I3. Sostenimiento del ritmo de trabajo. Cumplimiento de plazos. Control X

BTI.O1.I4. Implicación en el trabajo de pareja. Control X

BTI.O1.I5. Comunicación de incidencias y propuestas para la mejora en el funcionamiento de la asignatura.

Control

Objetivo BT1.O2. Desarrollar y verificar la funcionalidad de modelos VHDL de circuitos digitales simples y de baja complejidad.


BTI.O2.I1. Describe las siguientes ventajas del ciclo de diseño con HDLs: Eficiencia e independencia de la tecnología

Examen X

BTI.O2.I2. Describe el propósito de las Declaraciones de Entidad y Cuerpos de Arquitectura VHDL en el modelado de circuitos combinacionales y secuenciales simples.

Examen X

BTI.O2.I3. Establece la correspondencia entre el modelo VHDL de un circuito combinacional o secuencial simple y otro tipo de representaciones funcionales del circuito (tablas de verdad, cronogramas, circuitos lógicos o descripciones funcionales en lenguaje informal)

Examen X

BTI.O2.I4. Dado un test-bench VHDL simple es capaz de dibujar un cronograma con los estímulos que aplica

Examen X

BTI.O2.I5. Realiza el modelo VHDL de un circuito combinacional o secuencial simple a partir de una descripción de su funcionamiento (tabla de verdad, cronograma, circuitos lógico o descripción funcional en lenguaje informal)

Examen

BTI.O2.I6. Realiza modelos VHDL con dos procesos Examen

BTI.O2.I7. Codifica en un test-bench VHDL los estímulos para la simulación de circuitos combinacionales simples

Examen

Objetivo BT1.O3. Realizar y simular modelos VHDL en el entorno de simulación ModelSim


BTI.O3.I1. Crea un proyecto VHDL en el entorno ModelSim Examen X

BTI.O3.I2. Crea y edita un fichero VHDL en el entorno ModelSim Examen X

BTI.O3.I3. Compila un fichero VHDL en el entorno ModelSim Examen X

BTI.O3.I4. Ejecuta una simulación VHDL en el entorno ModelSim Examen X

BTI.O3.I5. Utiliza la herramienta de visualización de formas de onda de ModelSim para analizar los resultados de una simulación

Examen X


5

Objetivo BT1.O4. Realizar sistemas digitales con chips configurables empleando la herramienta de CAD Quartus II.


BTI.O4.I1. Describe el ciclo de diseño completo con entrada HDL en el entorno Quartus II. Examen X

BTI.O4.I2. Crea un proyecto en Quartus II Examen X

BTI.O4.I3. Sintetiza un modelo VHDL utilizando la herramienta Quartus II Examen X

BTI.O4.I4. Emplea el visor RTL de Quartus para revisar la estructura sintetizada a partir de modelos VHDL.

Examen

BTI.O4.I5. Realiza, en el entorno Quartus II, las asignaciones necesarias para definir el fitting de un diseño sobre un chip configurable conociendo la conexión del chip a recursos de entrada-salida de una tarjeta de prototipado.

Examen X

BTI.O4.I6. Descarga el fichero de programación (o configuración) de un chip configurable empleando el programador del entorno Quartus II.

Examen X

Objetivo BT1.O5. Utilizar los recursos que proporcionan los fabricantes de FPGAs en sus páginas web.

Indicadores: Evaluación

BTI.O5.I1. Descarga e instala las herramientas CAD que se utilizan en la asignatura (Quartus II y ModelSim).

Indirecta X

BTI.O5.I2. Descarga las hojas de datos de los PLDs que se utilizan en la asignatura (EPCM3064ALC44-10 y EP2C70F896)

Indirecta X

BTI.O5.I3. Conoce el tipo de documentación adicional que ofrecen los fabricantes de PLDs (notas de aplicación, errata sheets, white papers) y encuentra la que están relacionada con las familias de PLDs que se utilizan en la asignatura (MAX3000A y Cyclone II) con una determinada temática (por ejemplo, nota de aplicación para interfaces con SDRAMS para dispositivos Cyclone II)

Entregable

BTI.O5.I4. Distingue, en la página web del fabricante Altera, las diferentes familias de PLDs que ofrece este fabricante (Stratix, Arria, Cyclone, MAX)

Entregable

BTI.O5.I5. Obtiene información aproximada del coste de una determinada pieza en la página web del fabricante Altera

Entregable

BTI.O5.I6. Conoce el concepto de “SDK” y es capaz de encontrar plataformas de desarrollo para FPGAs de una determinada familia del fabricante Altera

Entregable

BTI.O5.I7. Enumera otros fabricantes de PLDs (Xilinx, Lattice, Actel) y localiza sus páginas web Entregable

Objetivo BT1.O6. Extraer la información básica de las hojas de datos de PLDs


BTI.O6.I1. Localiza en la hoja de datos de la familia MAX3000A la información sobre el modelo lógico, modelo de programación, modelo eléctrico, modelo de tiempos y modelo de consumo de los elementos de esa familia

Indirecta X

BTI.O6.I2. Extrae en la hoja de datos de la familia MAX3000A la información sobre los recursos internos (puertas equivalentes, Macrocells, LABs, nº máximo de pines de usuario) de un determinado miembro de esa familia

Examen X

BTI.O6.I3. Encuentra en la hoja de datos de la familia MAX3000A la información relativa a la programación del PLD y es capaz de determinar, a partir de ella, si es posible o no realizar programación in system, cuál es el interfaz que se utiliza para realizar la programación y si ésta es permanente o no.

Entregable

BTI.O6.I4. Extrae de la hoja de datos de la familia MAX3000A la información sobre las características eléctricas de un determinado miembro de esa familia

Examen X

BTI.O6.I5. Utiliza la información extraída sobre las características eléctricas de forma práctica: comprobación de que un circuito está en márgenes, comprobación de compatibilidad lógica, interfaz con un LED.

Examen

BTI.O6.I6. Identifica las diferentes versiones de un determinado miembro de la familia MAX3000A de acuerdo con su mayor o menor velocidad (speed grades) a partir de la información de la hoja de datos.

Entregable


6

Objetivo BT1.O7. Comprender la estructura, función y realizar el modelo VHDL de los subsistemas aritméticos


BT1.O7.I1. Completa el cronograma de funcionamiento de los subsistemas aritméticos básicos (sumadores, comparadores e incrementadores) a partir de una descripción de sus características específicas (tipo de subsistema y número de bits de la interfaz)

Examen X

BT1.O7.I2. Reconoce los circuitos aritméticos básicos (sumadores, comparadores e incrementadores) realizados con una estructura regular basada en el empleo de una célula básica

Examen X

BT1.O7.I3. Describe las diferencias existentes entre las distintas arquitecturas (serie, acarreo anticipado y mixta) de realización de sumadores.

Examen

BT1.O7.I4. Describe las características propias de los subsistemas aritméticos que operan con un dato de entrada constante.

Examen

BT1.O7.I5. Describe la relación existente entre la velocidad de operación de un sistema digital y la cantidad de recursos empleados en su realización.

Examen

BT1.O7.I6. Reconoce el modelo VHDL de cualquier subsistema aritmético Examen X

BT1.O7.I7. Realiza el modelo VHDL de cualquier subsistema aritmético

Examen

Objetivo BT1.O8. Comprender la estructura, función y realizar el modelo VHDL de acumuladores


BT1.O8.I1. Completa el cronograma de funcionamiento de un acumulador a partir de una descripción de sus características específicas.

Examen X

BT1.O8.I2. Construye la estructura de un acumulador a partir de una descripción de sus características específicas.

Examen

BT1.O8.I3. Reconoce el modelo VHDL (con procesos o estructural) de un acumulador. Examen X

BT1.O8.I4. Realiza el modelo VHDL (con procesos o estructural) de un acumulador.

Examen

Objetivo BT1.O9. Realizar diagramas de estado de circuitos secuenciales de mediana complejidad


BT1.O9.I1. Diseña el diagrama de estados de circuitos secuenciales de complejidad media-baja Examen

BT1.O9.I2. Diseña el diagrama de estados de circuitos secuenciales de complejidad media-alta Examen

BT1.O9.I3. Reconoce el modelo VHDL correspondiente al diagrama de estados de un autómata. Examen X

BT1.O9.I4. Realiza el modelo VHDL correspondiente al diagrama de estados de un autómata. Examen

Objetivo BT1.O10. Seleccionar y adaptar un subsistema complejo para su uso en una determinada aplicación


BT1.O10.I1. Realiza comparadores de magnitud en complemento a 2 empleando comparadores binarios

Examen

BT1.O10.I2. Describe la aplicación de los barrel-shifters Examen

BT1.O10.I3. Determina las dimensiones y características de un acumulador en función de las condiciones requeridas por su aplicación

Examen X


7

Objetivo BT1.O11. Encontrar en las hojas de datos de FPGAs la información básica que se precisa para una determinada aplicación


BT1.O11.I1. Conoce la estructura de la hoja de datos de la familia Cyclone II y localiza los apartados donde se encuentra la información básica: descripción funcional, diagrama de bloques, tabla con resumen de la familia, características eléctricas, especificación de tiempos, nomenclatura para la referencia de una determinada pieza, configuración, encapsulados y pines.

Indirecta X

BT1.O11.I2. Extrae en la hoja de datos de la familia Cyclone II la información sobre los recursos internos de un determinado miembro de esa familia (LEs, cantidad de memoria interna).

Entregable

BT1.O11.I3. Enumera los diferentes mecanismos de programación de los PLDs de la familia Cyclone II a partir de la información de la hoja de datos.

Entregable

BT1.O11.I4. Extrae en la hoja de datos de la familia Cyclone II la información sobre las características eléctricas de un determinado miembro de esa familia.

Entregable

BT1.O11.I5. Identifica las diferentes versiones de un determinado miembro de la familia Cyclone II de acuerdo con su mayor o menor velocidad (speed grades) a partir de la información de la hoja de datos.

Entregable

Objetivo BT1.O12. Manejar un esquema complejo con una FPGA y otros circuitos, siendo capaz de extraer información del mismo.


BT1.O12.I1. Entiende la jerarquía del esquema de la tarjeta DE2: dada una salida en un circuito determina a que puntos está conectada.

Indirecta X

BT1.O12.I2. Dado un componente en el esquema de la tarjeta DE2 lo identifica en la tarjeta y viceversa.

Indirecta

BT1.O12.I3. Enumera los bloques del diagrama de bloques de la tarjeta DE2 e identifica la página del esquema donde está descrito cada uno de ellos.

Indirecta

BT1.O12.I4. Identifica los circuitos de alimentación de la tarjeta DE2, especificando cuántos reguladores hay y qué tensiones de alimentación generan.

Entregable

BT1.O12.I5. Dado un circuito de la tarjeta DE2 indica con qué tensión está alimentado. Entregable

BT1.O12.I6. Distingue los condensadores de desacoplo del resto de condensadores del esquema de la tarjeta DE2.

Entregable

BT1.O12.I7. Distingue las resistencias de terminación del resto de resistencias del esquema de la tarjeta DE2.

Entregable

BT1.O12.I8. Distingue los diodos clamp en el esquema de la tarjeta DE2 e indica los valores de protección que ofrecen.

Entregable

BT1.O12.I9. Identifica los pulsadores de la tarjeta DE2 y entiende cómo están conectados al FPGA, los niveles de tensión que suministran y las corrientes que hay en juego en el circuito.

Indirecta

BT1.O12.I10. Identifica los switches de la tarjeta DE2 y entiende cómo están conectados al FPGA, los niveles de tensión que suministran y las corrientes que hay en juego en el circuito.

Indirecta

BT1.O12.I11. Identifica los displays de 7 segmentos de la tarjeta DE2 y entiende cómo están conectados al FPGA, cómo se iluminan y las tensiones y corrientes que hay en juego en el circuito.

Indirecta

BT1.O12.I12. Distingue la circuitería de generación de reloj del esquema de la tarjeta DE2, qué alternativas existen y para qué se utiliza.

Entregable

BT1.O12.I13. Distingue el conector que agrupa las entradas/salidas de usuario (pines libres del FPGA) de la tarjeta DE2. Dado un pin del conector es capaz de averiguar a qué pin del FPGA está conectado.

Entregable

BT1.O12.I14. Localiza en el esquema de la tarjeta DE2 los pines del FPGA, distinguiendo entre sus diferentes usos (alimentación, masa, datos, relojes, reset, configuración)

Entregable


8

Objetivo BT1.O13. Identificar la utilidad de circuitos integrados auxiliares como: buffers, transceivers y drivers de línea.


BT1.O13.I1. Enumera casos de uso para buffers y transceivers. Examen

BT1.O13.I2. Conoce la diferencia entre comunicaciones serie y paralelo Examen

BT1.O13.I3. Conoce la diferencia entre comunicaciones serie diferenciales y asimétricas Examen

BT1.O13.I4. Identifica las siglas LVDS con un estándar de comunicaciones serie diferencial de alta velocidad y bajo consumo

Examen

Objetivo BT1.O14. Describir la circuitería de configuración de la FPGA y los modos de configuración que pueden

utilizarse.


BT1.O14.I1. Distingue entre la FPGA, la memoria de configuración, el PLD que implementa la lógica del USB Blaster, el controlador USB y el conector USB

Entregable

BT1.O14.I2. Distingue entre configuración y programación de la FPGA Indirecta X

Objetivo BT1.O15. Aplicar el concepto de desacoplo en el análisis de los esquemas de alimentación de los circuitos.


BT1.O15.I1. Conoce el patrón de consumo de energía en los circuitos digitales actuales (CMOS) Examen X

BT1.O15.I2. Conoce los diferentes tipos de condensadores de desacoplo que se utilizan en los circuitos digitales y dónde se ubican

Entregable

BT1.O15.I3. Distingue entre la estructura lógica y la estructura física de un esquema de alimentación

Indirecta

BT1.O15.I4. Entiende el mecanismo mediante el cual se produce el ruido de conmutación en los circuitos digitales y la utilidad de los desacoplos para paliarlo

Examen

BT1.O15.I5. Conoce la conveniencia de separar las redes de alimentación de los circuitos digitales y analógicos

Examen

Objetivo BT1.O16. Describir la arquitectura básica de las FPGAs.


BT1.O16.I1. Enumera los principales elementos de la arquitectura de una FPGA: bloques de entrada/salida, LUTs, recursos de interconexión y memorias, y es capaz de identificarlos sobre un diagrama

Examen X

BT1.O16.I2. Enumera las diferencias entre las FPGAs y los PLDs complejos: densidad de integración, arquitectura, tipo de células.

Examen

BT1.O16.I3. Enumera otros recursos habitualmente disponibles en una FPGA: PLLs, multiplicadores hardware.

Examen

BT1.O16.I4. Conoce la existencia de pines específicos, asociados a redes de interconexión dedicadas, para las señales de reloj y reset y la conveniencia de su utilización

Examen


9

BLOQUE TEMÁTICO 2

Aplicación a sistemas de telecomunicación.

OBJETIVOS E INDICADORES:

Objetivo BT2.O1. Aplicar las FPGA y HDL a la realización de sistemas de telecomunicación.


BT2.O1.I1. Comprende los modelos funcionales HDL de bloques de procesado de señal de aplicación a los sistemas de telecomunicación (tales como filtros FIR e IIR, PLL, DDS, LFSR, controladores…).

Entregable X

BT2.O1.I2. Aplica un sistema básico de telecomunicación sobre una FPGA a partir de los modelos HDL de los bloques funcionales que lo forman.

Entregable

Universidad Politécnica de Madrid - etsist.upm.es · semana 3 del bloque temático 1, antes de la...

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