CONTROL DE LECTURA DE ARQUITECTURA Y ORGANIACION DEL COMPUTADOR ICODIGOAPELLIDOS Y NOMBRESFECHANOTA
013100474KLOAIZA ROMAN JOHAN HUGO14/05/2015
1. Protocolo de Coherencia de Cache MESIMModificado
EExclusivo
SCompartido
IInvalido
2. Tipos de peticin MESIPrRdPeticin de Lectura
PrWrPeticin de Escritura
3. Transacciones en el Bus:BusRdLectura del bus
BusRd(S)Hace la lectura del bus as como indica que se est ejecutando la transaccin en el bus.
BusRd(-S)Hace la lectura del bus pero no se ejecuta la transaccin en el bus.
BusRdXLectura exclusiva del bus
BusWBEscritura en el bus
Explique su funcionamiento:El protocolo MESI a diferencia del MSI posee un estado Exclusivo que va encontrarse ente el
estado Modificado y el Compartido.
En el protocolo MESI podemos destacar que cuando nos encontramos en un estado invalido a
diferencia que el MSI, este puede ir a los estados que ya conocemos(modificado y Compartido)
pero adems puede realizar una lectura de bus a un estado exclusivo y con ella proceder a una
peticin de escritura y llegar al estado modificado.
De igual forma tenemos la posibilidad de contar con el estado exclusivo que nos da a conocer
que una sola cache(la actual) posee una copia del bloque y esta no ha sido modificada, esto nos
da a entender que la memoria principal est actualizada, como tambin podemos indicar que el
estado de exclusivo puede presentarse cuando el procesador lee por primera vez un bloque y
no existe una copia valida en otra cache como ninguna operacin a realizar. Luego de all si se
realiza una escritura el bloque se actualiza y pasa al estado Modificado sin generar una
Transaccin del bus .El protocolo MESI tiene la necesidad de que se presente una seal(S) que
es la que indica si se est ejecutando una transaccin en el bus (determinar en una transaccin
BusRd si existe otra cache que tenga el mismo bloque. Y en caso no se est ejecutando
solamente se realiza la lectura del bus en el espacio correspondiente.
Protocolo MESIOperacinAccin del ProcesadorTransaccin en el BusProporciona el BloqueCache 1C1Cache2C2Cache 3C3A/F
P1 Lee uPrRd(u)BusRd(-S)MpE--F
P1 Lee uPrRd(u)-------C1E--A
P1 Lee uPrRd(u)-------C1E--A
P1 Escribe uPrWr(u)--------C1M--A
P2 Lee uPrRd(u)BusRd(S)MPSS-F
P1 Escribe uPrWr(u)BusRdXC1MI-A
P1 UpdatePrWr/FlushBusWBC1SI--
P3 Lee uPrRd(u)BusRd(S)MPSISF
P2 escribe uPrRd(u)BusRdXMPIMIF
P2 UpdatePrWr/FlushBusWBC2ISI-
P1 lee uPrRd(u)BusRd(S)MPSSIF
P1 Escribe uPrWr(u)BusRdXC1MIIA
P1 Escribe uPrWr(u)-------C1MIIA
P1 UpdatePrWr/FlushBusWBC1SII-
P3 Escribe uPrWr(u)BusRdXMPIIMF
P3 UpdatePrWr/FlushBusWBC3IIS-
P2 Escribe uPrWrBusRdXMPIMIF
P2 UpdatePrWr/FlushBusWBC2ISI-
P1 Lee uPrRd(u)BusRd(S)MPSSIF
P2 Lee uPrRd(u)BusRd(S)C2SSIA
P3 Lee uPrRd(u)BusRd(S)MPSSSF
P1 Escribe uPrWr(u)BusRdXC1MIIA
P1 UpdatePrWr/FlushBusWBC1SII-
P2 Escribe uPrWr(u)BusRdXMPIMIF
P2 UpdatePrWr/FlashBusWBC2ISI-
P3 Escribe uPrWr(u)BusRdXMPIIMF
P3 Escribe uPrWr(u)---------C3IIMA
P3 Update PrWr/FlushBusWBC3IIS-
P2 Escribe uPrWr(u)BusRdXMPIMIF
P2 UpdatePrWr/FlushBusWBC2ISI-
P1 Escribe uPrWr(u)BusRdXMPMIIF
P1 UpdatePrWr/FlushBusWBC1SII-
P3 Lee uPrRd(u)BusRd(S)MPSISF
P2 Lee uPrRd(u)BusRd(S)MPSSSF
P3 Lee uPrRd(u)BusRd(S)C3SSSA
P1 Escribe uPrWr(u)BusRdXC1MIIA
P1 Escribe uPrWr(u)---------C1MIIA