Universidad Autónoma de Nuevo LeónFacultad de Ingeniería Mecánica y Eléctrica
Noviembre 2010Sistemas DigitalesElectrónica Digital I
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Haz lo necesario para lograr tu más ardiente deseo, y acabarás lográndolo. Ludwig van Beethoven
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Todos los exámenes son a las 7:00 AM en la sala de Informática
Solo en los exámenes extraordinarios se solicitara la implementación física del problema propuesto, es
indispensable traer su material
LUNES MARTES MIÉRCOLES JUEVES VIERNES
8Diseño
Secuencial
9 10Diseño
Secuencial
11 12Diseño
Secuencial
15 Centenario de la Revolución Mexicana
16 17 18 19PF M2 y M3
22 PF M1
23
M124
M225 PF M4
M326
M4
No
viemb
re
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DPF = Después de entregar el proyecto Final
No Proyectos Vigentes Fecha limite
1 Alarma y Aviones
2 Multiplexor de 8 a 1 línea Martes 19
3 Sumador de 2 números binarios de 8 Bits C/n (2 sn74283)Jueves 21
3 Comparador de 2 números binarios de 8 Bits C/n (2 sn7485)
4 Decodificador de BCD a 7 Segmentos, (0 a 9 ) y del 10 al 15 mensaje o letrero
Lunes 25
5 Convertidores de código Miércoles 276 Pulsos de sincronía Viernes 29
7 Luces en donde la salida B debe de sustituirse por una Q Viernes 5
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Contadores
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Contadores
Los contadores se pueden clasificar en:
• Binarios
• Décadas
• Especiales
Todos ellos pueden ser ascendentes y/o
descendentes.
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Contadores Binarios
Los contadores binarios
pueden ser clasificados
por el número de bit’s
por ejemplo:
Los contadores binarios
pueden ser clasificados
por el número de bit’s
por ejemplo:
Bit’sConteo
AscendenteConteo
Descendente
1 0 a 1 1 a 0
2 0 a 3 3 a 0
3 0 a7 7 a0
4 0 a 15 15 a 0
5 0 a 31 31 a 0
6 0 a 63 63 a 0
7 0 a 127 127 a 0
8 0 a 255 255 a 0
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Contadores Decimales
Los contadores decimales o también llamados de décadas o en BCD son de cuatro bit’s, porque solo cuentan de:
• 0 a 9 ascendente
• 9 a 0 descendente
Los contadores decimales o también llamados de décadas o en BCD son de cuatro bit’s, porque solo cuentan de:
• 0 a 9 ascendente
• 9 a 0 descendente
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Contadores Especiales
• Un contador especial puede ser un contador de un
minutero o segundero de un reloj digital o
marcador deportivo de 0 a 59 en forma
ascendente y/o de 59 a 0 en forma descendente.
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Contador Binario de un Bit
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Contador Binario de un Bitstate_diagram
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;DeclarationsE0=0;E1=1;
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;DeclarationsE0=0;E1=1;
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Contador Binario de un Bit
State_diagram SState E0:goto E1;State E1:Goto E0;test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
State_diagram SState E0:goto E1;State E1:Goto E0;test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
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Contador Binario de un Bit
Truth_table
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;
Truth_table(Q0:>Q0)0:>1;1:>0;test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;
Truth_table(Q0:>Q0)0:>1;1:>0;test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;
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Contador Binario de un Bit
S:=(S+1)
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;
S:=(S+1)test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ0 pin 19 istype 'reg';"sincronizaciónS=Q0;equationsS.Clk=Clk;
S:=(S+1)test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;
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Contador Binario de un Bit
Divisor de frecuencia
1 2
1
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Contador Binario de dos Bit’sascendente
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Contador Binario de dos Bit’s
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;DeclarationsE0=[0,0];E1=[0,1];E2=[1,0];E3=[1,1];
MODULE cbub"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;DeclarationsE0=[0,0];E1=[0,1];E2=[1,0];E3=[1,1];
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Contador Binario de dos Bit’s ascendente
State_diagram SState E0:goto E1;State E1:Goto E2;State E2:Goto E3;State E3:Goto E0;
State_diagram SState E0:goto E1;State E1:Goto E2;State E2:Goto E3;State E3:Goto E0;
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Contador Binario de dos Bit’sascendente
Truth_Table([Q1,Q0] :>[Q1,Q0])
[0,0]:>[0,1];
[0,1]:>[1,0];
[1,0]:>[1,1];
[1,1]:>[0,0];
Truth_Table([Q1,Q0] :>[Q1,Q0])
[0,0]:>[0,1];
[0,1]:>[1,0];
[1,0]:>[1,1];
[1,1]:>[0,0];
MODULE cbubas"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;
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Contador Binario de dos Bit’sascendenteMODULE cbubas
"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;
S:=(S+1);test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
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Contador Binario de dos Bit’s ascendente
test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
1
1
3
0
0
0
1
0
2
1
1
3
0
0
0
0
1
1
1
0
2
1
1
3
0
1
1
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Contador Binario de dos Bit’sdescendente
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Contador Binario de dos Bit’sdescendente
State_diagram SState E0:goto E3;State E1:Goto E0;State E2:Goto E1;State E3:Goto E2;
State_diagram SState E0:goto E3;State E1:Goto E0;State E2:Goto E1;State E3:Goto E2;
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Truth_Table([Q1,Q0] :>[Q1,Q0])
[0,0]:>[1,1];
[0,1]:>[0,0];
[1,0]:>[0,1];
[1,1]:>[1,0];
Truth_Table([Q1,Q0] :>[Q1,Q0])
[0,0]:>[1,1];
[0,1]:>[0,0];
[1,0]:>[0,1];
[1,1]:>[1,0];
MODULE cbubas"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;
Contador Binario de dos Bit’s
descendente
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MODULE cbubas"EntradaClk pin 1;"salida RegistradaQ1,Q0 pin 19,18 istype 'reg';"sincronizaciónS=[Q1,Q0];equationsS.Clk=Clk;
S:=(S-1);
Contador Binario de dos Bit’s
descendente
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Contador Binario de dos Bit’sdescendente
test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
test_vectors(Clk->Q0).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
1
0
2
0
0
0
1
1
3
1
0
2
0
1
1
0
0
0
1
1
3
0
1
1
1
1
3
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Contador binario de dos bit’s
Que contenga una entrada X de modo que:
a) Si X=0 se ascendente
b) Si X=1 sea descendente
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State_diagram S
State E0:
If X Then E3 else E1;
State E1:
if X then E0 else E2;
State E2:
if X then E1 else E3;
State E3:
if X then E2 else E0;
State_diagram S
State E0:
If X Then E3 else E1;
State E1:
if X then E0 else E2;
State E2:
if X then E1 else E3;
State E3:
if X then E2 else E0;
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Truth_table
([X,Q1,Q0] :>[Q1,Q0])
[0,0,0]:>[0,1];
[0,0,1]:>[1,0];
[0,1,0]:>[1,1];
[0,1,1]:>[0,0];
[1,0,0]:>[1,1];
[1,0,1]:>[0,0];
[1,1,0]:>[0,1];
[1,1,1]:>[1,0];
Truth_table
([X,Q1,Q0] :>[Q1,Q0])
[0,0,0]:>[0,1];
[0,0,1]:>[1,0];
[0,1,0]:>[1,1];
[0,1,1]:>[0,0];
[1,0,0]:>[1,1];
[1,0,1]:>[0,0];
[1,1,0]:>[0,1];
[1,1,1]:>[1,0];
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test_vectors
([Clk,X]->Q0)
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,0]->.x.;
test_vectors
([Clk,X]->Q0)
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,0]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,1]->.x.;
[.c.,0]->.x.;
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Universidad Autónoma de Nuevo LeónFacultad de I ingeniería Mecánica y Eléctrica
Contador Binario ascendente de 0 a 15
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MODULE conta"Constantes la señal de reloj en la simulación .c. se sustituye por C
“ La salida .x. se sustituye por solo x C,x = .c.,.x.;"Entrada de reloj Clk pin 1; "Salidas de los Flip Flops Q3..Q0 pin 19..16 istype 'reg,buffer';
Declarations
Cuenta = [Q3..Q0];
Equations
Cuenta.Clk=Clk;
Cuenta:= (Cuenta + 1);
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Noviembre 2010Sistemas DigitalesElectrónica Digital I
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•Test_Vectors
•([Clk ] -> Cuenta)
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
•END
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Divisor de frecuencias
8
4
2
1
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Divisor de frecuencias
16
8
4
2
1
Clk/2
Clk/4
Clk/8
Clk/16
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Contador Binario descendente de 0 a 15
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MODULE conta"Constantes la señal de reloj en la simulación .c. se sustituye por C
“ La salida .x. se sustituye por solo x
C,x = .c.,.x.;
"Entrada de reloj
Clk pin 1;
"Salidas de los Flip Flops
Q3..Q0 pin 19..16 istype 'reg';
Declarations
Cuenta = [Q3..Q0];
Equations
Cuenta.Clk=Clk;
Cuenta:= (Cuenta - 1);
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•Test_Vectors
•([Clk ] -> Cuenta)
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
• [ C ] -> x ;
•END
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Contador binario de 0 a 1023GAL22V10
MODULE conta
“La señal de reloj en la simulación .c. se sustituye por C
" La salida .x. se sustituye por solo x
C,x = .c.,.x.;
"Entrada de reloj
Clk pin 1;
"Salidas de los Flip Flops
Q9..Q0 pin 23..14 istype 'reg,buffer';
Declarations
Cuenta = [Q9..Q0];
Equations
Cuenta.Clk=Clk;
Cuenta:= (Cuenta + 1);
Test_Vectors
([Clk ] -> Cuenta)
[ C ] -> x ;
[ C ] -> x ;
[ C ] -> x ;
[ C ] -> x ;
………………
End
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Contadores Decimales
Los contadores decimales o también llamados de décadas o en BCD
son de cuatro bit’s, porque solo cuentan de:
• 0 a 9 ascendente
• 9 a 0 descendente
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Contador de 0 a 99
Rck
Rck = Ripple Clock
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Ck Q3 Q2 Q1 Q0 Rck
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 0
0 0 0 0 0 1
1 0 1
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MODULE deca
"entrada
Clk pin 1;
"Salida combinacional
Rck pin 12 istype 'com';
"Salidas registradas
Q3..Q0 pin 19..16 istype 'reg';
D=[Q3..Q0];equationsD.clk=Clk;
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Truth_table(D:>D)0:>1;1:>2;2:>3;3:>4;4:>5;5:>6;6:>7;7:>8;8:>9;9:>0;
Truth_table(D->Rck)0->1;1->1;2->1;3->1;4->1;5->1;6->1;7->1;8->1;9->0;
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1
1
1
1
F
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Truth_table(D:>D)^HF:>0;0:>1;1:>2;2:>3;3:>4;4:>5;5:>6;6:>7;7:>8;8:>9;9:>0;
Truth_table(D->Rck)0->1;1->1;2->1;3->1;4->1;5->1;6->1;7->1;8->1;9->0;
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Diagrama de transición
Ck Q3 Q2 Q1 Q0 Rck
8 1 0 0 0 1
9 1 0 0 1 0
0 0 0 0 0 1
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MODULE deca
"entrada
Clk pin 1;
"Salida combinacional
Rck pin 12 istype 'com';
"Salidas registradas
Q3..Q0 pin 19..16 istype 'reg';
D=[Q3..Q0];equationsD.clk=Clk;
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Asignación de valores a los estados
declarations
E0=[0,0,0,0];
E1=[0,0,0,1];
E2=[0,0,1,0];
E3=[0,0,1,1];
E4=[0,1,0,0];
E5=[0,1,0,1];
E6=[0,1,1,0];
E7=[0,1,1,1];
E8=[1,0,0,0];
E9=[1,0,0,1];
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Máquina de Mealy
state_diagram DState E0:goto E1 with Rck=1;state E1:goto E2 with Rck=1;state E2:goto E3 with Rck=1;state E3:goto E4 with Rck=1;state E4:goto E5 with Rck=1;
state_diagram DState E0:goto E1 with Rck=1;state E1:goto E2 with Rck=1;state E2:goto E3 with Rck=1;state E3:goto E4 with Rck=1;state E4:goto E5 with Rck=1;
state E5:goto E6 with Rck=1;state E6:goto E7 with Rck=1;state E7:goto E8 with Rck=1;state E8:goto E9 with Rck=1;state E9:
goto E0 with Rck=0;
state E5:goto E6 with Rck=1;state E6:goto E7 with Rck=1;state E7:goto E8 with Rck=1;state E8:goto E9 with Rck=1;state E9:
goto E0 with Rck=0;
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test_vectors(Clk->D).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;
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Truth_table(D->Rck)0->1;1->1;2->1;3->1;4->1;5->1;6->1;7->1;8->1;9->0;
Máquina de Moore
Máquina de Mealy
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test_vectors(Clk->D).c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;.c.->.x.;END
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Contadores EX3, 2421, 5211
“EX-3declarationsE0=[0,0,1,1];E1=[0,1,0,0];E2=[0,1,0,1];E3=[0,1,1,0];E4=[0,1,1,1];E5=[1,0,0,0];E6=[1,0,0,1];E7=[1,0,1,0];E8=[1,0,1,1];E9=[1,1,0,0];
“2421declarationsE0=[0,0,0,0];E1=[0,0,0,1];E2=[0,0,1,0];E3=[0,0,1,1];E4=[0,1,0,0];E5=[1,0,1,1];E6=[1,1,0,0];E7=[1,1,0,1];E8=[1,1,1,0];E9=[1,1,1,1];
“5211declarationsE0=[0,0,0,0];E1=[0,0,0,1];E2=[0,0,1,1];E3=[0,1,0,1];E4=[0,1,1,1];E5=[1,0,0,0];E6=[1,0,1,0];E7=[1,1,0,0];E8=[1,1,1,0];E9=[1,1,1,1];
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Contador asendente/descendente
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MODULE adbcd"entradasClk, AD pin 1,2;"salida CombinacionalRck pin 12 istype 'com';"salidas RegistradasQ3..Q0 pin 19..16 istype 'reg';D=[Q3..Q0];equationsD.clk=Clk;
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"asignación de valores a los estadosdeclarationsE0=[0,0,0,0];E1=[0,0,0,1];E2=[0,0,1,0];E3=[0,0,1,1];E4=[0,1,0,0];E5=[0,1,0,1];E6=[0,1,1,0];E7=[0,1,1,1];E8=[1,0,0,0];E9=[1,0,0,1];
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Máquina de Mealystate_diagram DState E0:If AD then E1;If !AD Then E9 with Rck=0;state E1:If AD then E2 else E0 with Rck=1;state E2:If AD then E3 else E1 with Rck=1;state E3:If AD then E4 else E2 with Rck=1;state E4:If AD then E5 else E3 with Rck=1;state E5:If AD then E6 else E4 with Rck=1;state E6:If AD then E7 else E5 with Rck=1;state E7:If AD then E8 else E6 with Rck=1;state E8:If AD then E9 else E7 with Rck=1;state E9:If AD then E0 with Rck=0;if !AD Then E8 with Rck=1;
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Máquina de Moorestate_diagram DState E0:Rck=1;If AD then E1 else E9;state E1:Rck=1;If AD then E2 else E0;state E2:Rck=1;If AD then E3 else E1;state E3:Rck=1;If AD then E4 else E2;state E4:Rck=1;If AD then E5 else E3;state E5:Rck=1;If AD then E6 else E4;state E6:Rck=1;If AD then E7 else E5;state E7:Rck=1;If AD then E8 else E6;state E8:Rck=1;If AD then E9 else E7 ;state E9:Rck=0;If AD then E0 else E8;
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test_vectors([Clk,AD]->D)[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,1]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;
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Señal de resetMODULE deca"entrada Clk,Clr pin 1,2;"Salida combinacionalRck pin 12 istype 'com';"Salidas registradasQ3..Q0 pin 19..16 istype 'reg';D=[Q3..Q0];equationsD.clk=Clk;
D.ar=Clr;
ar = Asynchronous ResetNo lo soporta el GAL16V8
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Truth_table(D:>D)0:>1;1:>2;2:>3;3:>4;4:>5;5:>6;6:>7;7:>8;8:>9;9:>0;
Truth_table(D->Rck)0->1;1->1;2->1;3->1;4->1;5->1;6->1;7->1;8->1;9->0;
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test_vectors([Clk,Clr]->D)[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,1]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;[.c.,0]->.x.;
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Contador de 0 a 59 ascendente
MODULE cnn
"entrada
Clk pin 1;
“Salida
Rck pin 12 istype ‘com’;
"Salidas registradas
Q6..Q0 pin 19..13 istype 'reg';
D=[Q6..Q4];
U=[Q3..Q0];
equations
D.clk=Clk;
U.Clk=Clk;
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truth_table([D,U]:>[D,U])[7, ^HF]:>[0,0];[0,0]:>[0,1];[0,1]:>[0,2];[0,2]:>[0,3];[0,3]:>[0,4];[0,4]:>[0,5];[0,5]:>[0,6];[0,6]:>[0,7];[0,7]:>[0,8];[0,8]:>[0,9];[0,9]:>[1,0];[1,0]:>[1,1];[1,1]:>[1,2];[1,2]:>[1,3];…………………[5,8]:>[5,9];[5,9]:>[0,0];
[7, ^HF]:>[0,0];
1
1
1
1
1
1
1
F
7
Unidades
Decenas
0
0
0
0
0
0
0
Clk
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Truth_table
([D,U]->[Rck])
[5,9]->1;
test_vectors
(Clk->Rck)
.c.->.x.;
.c.->.x.;
.c.->.x.;
Todo lo no listado en Truth_table la salida toma el valor de cero
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Transición Negativa
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1
0
0
1
1
0
15
9
0
0
0
0
0
0
0
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truth_table
([D,U]->[Rck])
[0,0]->[1];
[0,1]->[1];
[0,2]->[1];
[0,3]->[1];
[0,4]->[1];
[0,5]->[1];
[0,6]->[1];
-----------------
[5,4]->[1];
[5,5]->[1];
[5,6]->[1];
[5,7]->[1];
[5,8]->[1];
[5,9]->[0];
Transición Positiva
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Contador de 15 a 0 descendente
MODULE cont
Clk pin 1;
Rck pin 12 istype 'com';
"Salidas registradas
Q4..Q0 pin 19..15 istype 'reg';
D=[Q4];
U=[Q3..Q0];
equations
D.clk=Clk;
U.Clk=Clk;
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TEST_VECTORS([Clk]->[D,U,Rck])[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];[.c.]->[.x.,.x.,.x.];END
truth_table([D,U]:>[D,U])[1,^HF]:>[0,0];[0,0]:>[1,5];[0,1]:>[0,0];[0,2]:>[0,1];[0,3]:>[0,2];[0,4]:>[0,3];[0,5]:>[0,4];[0,6]:>[0,5];[0,7]:>[0,6];[0,8]:>[0,7];[0,9]:>[0,8];[1,0]:>[0,9];[1,1]:>[1,0];[1,2]:>[1,1];[1,3]:>[1,2];[1,4]:>[1,3];[1,5]:>[1,4];
“tabla para Rcktruth_table([D,U]->[Rck])[0,0]->[0];[0,1]->[1];[0,2]->[1];[0,3]->[1];[0,4]->[1];[0,5]->[1];[0,6]->[1];[0,7]->[1];[0,8]->[1];[0,9]->[1];[1,0]->[1];[1,1]->[1];[1,2]->[1];[1,3]->[1];[1,4]->[1];[1,5]->[1];
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Module cont“EntradasCk,X pin 1,2;Q7..Q0 pin 19..12 istype ‘dc,reg’;Sd=[Q7..Q0];EquationsSd.clk=Ck;DeclarationsD=[Q7..Q4];U=[Q3..Q0];Truth_table([X,D,U]:>[D,U])[0,0,0]:>[0,1];[0,0,1]:>[0,2];[0,0,2]:>[0,3];[1,0,2]:>[0,1];………………………….;
[1,1,2]:>[1,1];………………………………;
[0,7,8]:>[0,0];[1,0,0]:>[7,8];[0,^HF,^HF]:>[0,0];[1,^HF,^HF]:>[0,0];
Contador de 0 a 78ascendente/descendente
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Contadores que incluyen el decodificador
f
e
g
a
d
b
c
dp
Q0
RckClk
Q1 Q2 Q3 Q4 Q5 Q6
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Contadores que incluyen el decodificador (BCD)
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
a b c d e f g Rck
E0 1 1 1 1 1 1 0 1
E1 0 1 1 0 0 0 0 1
E2 1 1 0 1 1 0 1 1
E3 1 1 1 1 0 0 1 1
E4 0 1 1 0 0 1 1 1
E5 1 0 1 1 0 1 1 1
E6 X 0 1 1 1 1 1 1
E7 1 1 1 0 0 0 0 1
E8 1 1 1 1 1 1 1 1
E9 1 1 1 X 0 1 1 0
f
e
g
a
d
b
c
dp
Q0
RckClk
Q1 Q2 Q3 Q4 Q5 Q6
GAL16V8
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Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
a b c d e f g Rck
E0 1 1 1 1 1 1 0 1
E1 0 1 1 0 0 0 0 1
E2 1 1 0 1 1 0 1 1
E3 1 1 1 1 0 0 1 1
E4 0 1 1 0 0 1 1 1
E5 1 0 1 1 0 1 1 1
E6 1 0 1 1 1 1 1 1
E7 1 1 1 0 0 0 0 1
E8 1 1 1 1 1 1 1 1
E9 1 1 1 X 0 1 1 1
E10 1 1 1 0 0 0 0 1
E11 1 1 1 1 1 1 1 1
E12 1 1 1 0 1 1 1 1
E13 0 0 1 1 1 1 1 1
E14 1 0 0 1 1 1 0 1
E15 1 0 0 0 1 1 1 0
Contadores que incluyen el
decodificador(Hexadecimal)
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Programa
Medio Termino I.- Introducción a los Sistemas Digitales II.- Sistemas Numéricos III.- Álgebra Booleana IV.- Minimización de funciones Booleanas.
Examen Final
V.- Diseño Combinacional. VI.- Flip-Flops.
VII.- Diseño Secuencial.
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Instrucciones: Lea cuidadosamente la descripción de cada problema escriba claramente en el espacio indicado:
1.-Para el diseño combinacional obtenga
a).-El diagrama de bloques indicando las entradas y salidas. ( 5 puntos)
b).- La tabla de verdad. ( 20 puntos)
Una vez comprobado el funcionamiento imprima y anexe al instructivo
c).- El Archivo en formato ABEL ABL ( 10 puntos)
d).- La simulación que deberá de contener las pruebas necesarias para
comprobar que cumple con lo solicitado. ( 10 puntos)
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a) El diagrama de bloques indicando las
entradas y salidas. ( 5 puntos)
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b).- La tabla de verdad. ( 20 puntos)
m A B A=B A>B A<B
0 0 0 1 0 0
1 0 1 0 0 1
2 1 0 0 1 0
3 1 1 1 0 0
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d).- El Archivo en formato ABEL ABL (10 puntos)
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e).- La simulación que deberá de contener las pruebas necesarias para comprobar su funcionamiento. WAV ( 10 puntos)
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Diseño Secuencial
a). - El Diagrama de bloques indicando las entradas y salidas
( 5 puntos)
b).- Diagrama de Transición ( 15 puntos)
c). - Obtenga la tabla de Estados ( 10 puntos)
Una vez comprobado el funcionamiento imprima y anexe al instructivo
d).- El archivo en formato ABEL ( 15 puntos)
e).- La simulación que deberá de contener las pruebas necesarias para comprobar su
funcionamiento (10 puntos)
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Para la solución de los problemas es permitido
usar los dispositivos GAL16V8, GAL22V10 o
GAL26V12.
En la computadora sólo está permitido usar el
programa Isp Starter y Word para mostrar
los resultados.
Sólo una sola impresión está permitida por Sólo una sola impresión está permitida por
cada problema.cada problema.
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2.- Para el diseño secuencial obtengaa). - El Diagrama de bloques indicando las entradas y salidas
(5 puntos)
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b).- Diagrama de
Transición ( 10 puntos)
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c). – Obtenga la tabla de
Estados ( 10 puntos)
0 1
E0 E1 E2
E1 E3 E3
E2 E6 E7
E3 E4 E4
E4 E5 E5
E5 E1 E2
E6 E4 E8
E7 E8 E8
E8 E9 E9
E9 E1 E2
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Una vez comprobado el funcionamiento imprima y anexe al instructivo
e).- El archivo en formato ABEL ABL ( 15 puntos)
f).- La simulación que deberá de contener las pruebas necesarias para comprobar su funcionamiento WAV
( 10 puntos)
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Para la solución de los problemas es permitido usar los dispositivos GAL16V8, GAL22V10 o GAL26V12.,
En la computadora sólo está permitido usar el programa Isp Starter.Sólo una sola impresión está permitida por cada problema.Sólo una sola impresión está permitida por cada problema.
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Reglas obligatorias para presentar el examen
1.-Solo esta permitido el uso de lápiz o pluma para resolver el examen.
(Deja tus libros afuera del aula)
2.-No se permite el uso de disquetes, o memorias USB ni el uso de
INTERNET.
3.- En la computadora solo esta permitido usar el programa Isp Starter y
Word.
4.- En los archivos en formato ABEL-HDL tanto en el combinacional como
en el secuencial incluir líneas de comentarios que contengan:
“Fecha.
“Nombre y numero de matricula.
“Nombre de la Materia y hora en que se esta cursando
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Reglas obligatorias para presentar el examen
5.-Para la solución de los problemas es permitido usar los dispositivos:
GAL16V8, GAL20V8, GAL22V10 o GAL26V12
6.- Antes de imprimir guarde los archivos
7.- Solo esta permitido una sola impresión por cada problema.
8.- Si tienes una pregunta o duda por favor levanta la mano.
9.- El examen es individual, no se permite preguntar al compañero ni ver
su monitor SE CONSIDERA COPIA, no te arriesgues.
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Calificación
Concepto Puntos
Examen de medio término 25
Examen Final 30
Tareas 15
Proyecto Final 30
Proyectos adicionales 15