[ARQUITECTURA DE COMPUTADORES ]UNIDAD 3 : El nivel de Lógica Digital
Febrero 2008
Ing. Jorge Irey
Universidad Nacional del CallaoEscuela de Post GradoMaestría en Ingeniería de Sistemas
Transistor Inversor Compuerta NANDCompuerta NOR
Compuertas Básicas
Función “mayoría de 3 variables”
Equivalencias
NOT
AND OR
Funciones equivalentes
Identidades del Algebra Booleana
NAND NOR
AND OR
Símbolos alternativos
Función XOR : circuitos equivalentes
Características eléctricas de un dispositivo
Circuitos Integrados
Circuitos Combinacionales
MultiplexoresDecodificadoresComparadoresArreglos Lógicos Programables
Circuito Multiplexor de 8 entradas
Circuito Multiplexor
Circuito Decodificador de 3 a 8
Circuito Decodificador de 3 a 8 EJEMPLO
Memoria8K
Memoria8K
Memoria8K
Memoria8K
Memoria8K
Memoria8K
Memoria8K
Memoria8K
0-8191
8192-16383
En total Hay 216 posiciones de memoriaPero en cada chip hay 213 direcciones
Definen a que chip se debe referenciarSon los 3 bits de la izquierda en cada dirección
Circuito Comparador 4 bits
PLA de 12 entradas/6 salidas
Circuitos Aritméticos
DesplazadoresSumadoresUnidades Aritmético Lógico
Desplazador a la izq./der. 1 bit
Circuito de un medio sumador
Circuito de un sumador completo
ALU de 1 bit
ALU de 1 bit
• A AND B F0 = 0 ; F1 = 0
• A OR B F0 = 0 ; F1 = 1
• -B F0 = 1 ; F1 = 0
• A + B ( suma aritmética ) F0 = 1 ; F1 = 1
• En condiciones normales:– ENA = 1– ENB = 1– INVA = 0
ALU de 1 bit : A AND B F0 = 0 ; F1 = 0
00
00
1111
1100001100
00
00
00
00
11
00
00
11
00
11
00
0000
00
00 0000
ALU de 1 bit : A OR B F0 = 0 ; F1 = 1
11
00
1100
1111000000
11
00
00
11
00
00
00
11
00
11
00
0000
00
0000
00
ALU de 1 bit : -B F0 = 1 ; F1 = 0
00
11
0011
0000111111
00
00
11
00
00
00
00
11
00
11
0011
11
11
ALU de 1 bit : A + B F0 = 1 ; F1 = 1
11
11
0000
0000110011
11
11
00
00
00
00
11
11
11
11
11
00
00
1111
00
0011
11
00 00
ALU de 8 bits
Circuitos Secuenciales
Problema con los circuitos combinacionales : no manejan el concepto de almacenamiento.Circuito secuencial : la salida está en función de la entrada actual y de la entrada previa la salida depende de entradas anteriores.Concepto de “almacenamiento” flip-flop
Conceptos básicos: Relojes
• Edge-triggered cambia el estado cuando la señal del reloj está de subida o de bajada (Rising edge o falling edge )
• Level-triggered cambia el estado cuando la señal del reloj es alta o baja.
Conceptos básicos: Relojes …
MEMORIA
• Mucha gente usa los términos LATCH y FLIP-FLOP de forma intercambiable.
• Técnicamente un LATCH es un circuito “level-triggered” (por nivel) y un FLIP-FLOP es un circuito “edge-triggered” (por flanco)
• Tanenbaum diferencia LATCH de FLIP-FLOP
• Null emplea el término de FLIP-FLOP
Consideraciones …
LATCH
Latch NOR en estado 0Tambien llamado
LATCH SRLATCH SR
Latch NOR en estado 1
Tabla de Verdad: NOR
LATCH SR
0
0
1
1
0 0
SET establece el LATCH( lo pone en 1 )
REset borra el LATCH( lo pone en 0 )
• Si S=0, R=0 y Q=0 -Q es 1• Si S=0, R=0 y Q=1 -Q es 0
LATCH SR con reloj
Si el clock = 0 el LATCH no cambia de estadoSI el clock = 1, el LATCH es sensible a S y R
LATCH D con reloj
Es una verdadera memoria de 1 bit
FLIP - FLOP
La transición de estado ocurre en el flanco ascendente del reloj (de 0 a 1 ) o en el flanco descendente (de 1 a 0 )Un FLIP-FLOP se dispara por flancoUN LATCH se dispara por nivel
Tiene un retraso depropagación
FLIP-FLOP D (Data)
Es una representación verdadera de la memoria física de un computadorEste circuito almacena 1 bit de información
Símbolos estándar para Latches y Flip-Flops
Registros
Organización de la Memoria
Chip Select
ReaD
Output Enable
Leer:CS = 1RD = 1
Escribir:CS = 1RD = 0
3 bits
4 palabras
Chips de Memoria
Chips de CPU y Buses
Chips de CPU
Ancho de Bus
Temporización del Bus
• Bus SíncronoSíncrono• Todas las actividades
del Bus tardan un número entero de ciclos ( ciclo del Bus)
• SI el bus tiene diversos dispositivos, el bus se ajusta al más lento, por lo cual, los dispostivos rápidos no aprovechan el potencial
• Bus AsíncronoAsíncrono : no tiene reloj maestro
• Tiene más ventajas, PERO, la mayoría de buses son síncronos
Arbitraje del Bus
• Arbitraje CENTRALIZADO • Arbitraje DESCENTRALIZADO
Top Related