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LLóógica Programablegica Programable

-- Dispositivos Dispositivos --

IntroducciIntroduccióón a los Sistemas n a los Sistemas LLóógicos y Digitalesgicos y Digitales

20082008

Sergio Noriega – Introducción a los Sistemas Lógicos y Digitales - 2008

CPLD (Complex Programmable Logic Device)

Aclaración:Fabricantes como Altera llaman CPLD a ciertos modelos de arreglos de compuertas programables por el usuario (FPGA).Para seguir una convención se llamará aquí, CPLD a los dispositivoslógicos programables complejos (también denominados EPLD) que forman parte de la segunda oleada tecnológica de dispositivos digitales programables por hardware.

CPLD EPM7000 ( MAX7000 de ALTERA)

Hojas de datos en: www.altera.com

USADO EN EL LABORATORIO

retardo de lógica entre pines

In system programmability

Se muestra sólo una parte

Para diseños rápidosconviene usar macroceldasde un mismo LAB

Estructura PAL (unión de mintérminos)

Permite agregar mas términos producto

Permite usar términos productosno usados aquí en otras macroceldas

1 bit dememoriaEEPROM

Permite negar el resultado

Un solo flip-flop por macrocelda

1 bit dememoriaEEPROM

Alternativas para el control detri-state, open drain, slew rateen cada pin I/O

Modelo de temporización que muestralas cadenas de retardo internas en el

dispositivo

La línea a trazos muestra el retardo mínimo posible de conseguir alconectar un pin con otro sin anteponer lógica alguna salvo la de cadabloque de entrada-salida. Ese valor es el que define el “speed grade”.

Modelo de temporización

Nota: Estas filminas son sólo parte de las especificaciones del modelode temporización.El esquema completo está en las hojas de datos del dispositivo.

Algunos encapsulados de esta familia MAX7000

CPLD XC9500 ( XILINX)

Hojas de datos en: www.xilixnx.com

Bloque contenedor de macroceldas (similar al LAB de Altera)

Un solo flip-flop por macrocelda

Define salida combinatoriao secuencial

Flexibilidad en la configuraciónde cada flip-flop

Product Term Allocator:Permite extender el número detérminos producto si excede lacapacidad de una celda normal.

Esquema del bloquede entrada-salida deun pin

Control del slew rate

Soporte de lógica de 3V

Este control en ciertos casoses útil para evitar la generaciónde inestabilidad en la salida

FPGA (Field Programmable Gate Array)

FPGA FLEX10K ( ALTERA)

USADO EN EL LABORATORIO

Basado en configuración por RAMPosee bloques de memoria RAMdedicados.La lógica combinatoria se basaen tablas de look-up.Necesita dispositivo de booteopara su configuración inicial(memoria EEPROM serie).

EAB: Bloque específicopara generar memoria

Estructura complejapara interconexión debloques lógicos

Posibilidades de configuración de EAB

Se puede configurar:Longitud de palabra/Cantidad de registros.Tipo de memoria.Modo de sincronización.Modo de acceso.

Estructura de un EAB

LE: Elemento lógicosimilar a las macroceldaspero mas grande y flexible

Estructura de un LAB

Estructura de un LE

Lógica combinatoria basadaen tablas de look-up

El flip-flop puede ser usadopor otra parte del circuito

Opción Carry Chain paraimplementar sumadorescon acarreo eficiente

Opción de Cascade Chain

Permite incrementar el número de términos producto en algunafunción que necesita alto Fan-In.

Util para la implementación deseñales de carry de salida en el la misma macrocelda.

Permite resolver dentro de lamacrocelda la lógica de cadabit de un contador incluyendo laopción de hacerlo up/down

Esquema de interconección de LAB´s

Esquema de bloque de I/O

Existe mayor flexibilidad que en las CPLD.Aquí se puede registrar la entraday salida como así tambiénsincronizar la salida tri-state con un flip-flop dedicado.

Formas de onda de interfaz JTAG para la programación del chip

FPGA XC4000 ( XILINX)Características:

Basado en configuración por RAMPosee bloques de memoria RAMdedicados.La lógica combinatoria se basaen tablas de look-up.Necesita dispositivo de booteopara su configuración inicial(memoria EEPROM serie).

FPGA XC4000 ( XILINX)

Aquí la flexibilidad de un bloque lógico CLB permite implementar dos funcionescon salidas independientes que pueden combinarse y disponer de dos flip-flops.

CLB es equivalente a LE en Altera

Configuración de bloque RAM para generar RAM simple puerto

Vistas de estructuras enla matriz de interconexiónde los bloques lógicos

CPLD MAX II ( ALTERA)

Este dispositivo es una CPLD de tecnología de 180nm, basada enel uso de memoria Flash para su programación.Se podría considerar como un posible reemplazo de la MAX7000aunque existen diferencias estructurales que la hacen parecer mas a una FPGA ya que la lógica la implementa con LUTs y no PALs como en la MAX7000, además del tipo de matriz de interconexión interna, etc..Soporta lógica de 3.3, 2.5, 1.8 y 1.5 V.Posee bloque de memoria UFM no-volátil para usuario hasta 8Kbit quepuede por ej. implementar una EEPROM serie de hasta 8.192 bits.Hasta 272 pines de I/O para el usuario.Programación tipo ISP [In system programmability] (IEEE 1532).Compatible con PCI en 3,3 V@ 66 MHz.

Características según el modelo

el doble de velocidad que la MAX7000

Estructura de un LE

Carry-Select Chain: Permite armar sumadores tipo carry-selectpara aumentar la velocidad

LE en modo aritmético: Para la resolución de funciones como:sumadores, contadores, acumuladores, etc.

LE en modo normal: Para la resolución de funciones genéricas dehasta 4 variables.

Bloque UFM (User Flash Memory):Puede ser usado para implementarinterfaces tipo I2C, SPI, paralelo,etc..Este bloque incluye generador interno de reloj y la lógica necesaria para la programación dela memoria serie además de sulectura y/o escritura.

ISP (IN SYSTEM PROGRAMMABILITY):Permite la programación y reprogramación de los chips “en el circuito”a través de una interface serie denominada JTAG estandarizada por la IEEE (norma IEEE 1149.1).Se requieren de 4 líneas de control (TMS y TCK)y datos TDI y TDO).Permite la configuración y/o test de múltiples dispositivos con ISPsimplemente conectandolos en cascada.

Nota: Esta interfaz JTAG la tiene también la MAX7000S, FLEX10K, etc..

FPGA ProASIC3 ( ACTEL)

Tabla con características según el modelo

Esta FPGA de ACTEL es la última versión de FPGA que incorpora memoriaFLASH en vez de RAM para su configuración (similar a la MAXII de Altera).

Resúmen de características generales

Tipo de encapsulado y de Entrada/Salida según modelo

Estructura general de una FPGA ProASIC3

Modos del módulo Versalite

Este módulo es el que realiza la función combinatoria y/o registrada.Similar a un LE en dispositivos Altera ó CLB en Xilinx.

Switch Flash

Esta llave no-volátil permite configurar al dispositivo.Consta de dos transistores Flash que comparten la misma compuertaflotante: uno sirve para programación/sensado (1) y el otro comollave propiamente dicha (2).

(1) (2)

Bloque de Entrada-Salida

La entrada tiene dobleregistro lo que permiteimplementar memoriastipo DDR (DoubleDataRate)

FPGA CYCLONE III ( ALTERA)

Cada LAB tiene 16 LE ( Elemento Lógico)Los LE están basados en LUTs que pueden implemntar cualquier funciónlógica de 4 variables.

FPGA construída con tecnología de 65nm de bajo consumo.Hasta 119.000 Les.Hasta 3,8 Mbits de memoria dedicada que soporta DDR y DDR2.Hasta 288 multiplicadores dedicados para aplicaciones tipo DSP de250 MHz de performance.Hasta 20 Lazos de enganche de fase (PLLs).Hasta 534 pines de I/O para el usuario compatibles con PCI, PCI-e,PCI-X, LVCMOS, LVPECL, LVDS, etc.. Capacidad de implmentar interface serie hasta 875/840 Mbps (en recepción /transmisión)) para comunicación serie LVDS.

Esquema para la generaciónde cadenas de Carry

La memoria dedicada permite implementar diferentes tipos de memoria:ROM, SRAM de simple y doble puerto, FIFO, etc.

Se pueden configurar tantola longitud de palabra comoel número de posiciones dememoria:8192 x1 bit a 256 x 36 bits.

Ejemplos de memoriaSRAM de simple y doblepuerto configuradas conlas librerías parametrizadas

FPGA SPARTAN 3 ( XILINX)

DCM: Administrador deReloj Digital.IOB: Bloque de E/S.CLB: Bloque de LógicaConfigurable.

Multiplicador de 18x18 bits

RAM dedicada de 18Kbits.

CLB contiene LUTs basadasen RAM.

IOB: Múltiples estándares de E/S simple ó diferencial (LVDS, LVCMOS,LVTTL, PECL, PCI, etc).Incluye registros DDR (Double Data Rate) y control de Impedancia (DCI) para la terminación de líneas a fin de reducir componentes en el PCB.

Cada IOB, el DCM y la RAM dedicada permiten implementar memoria RAM DDR.

modo LVDS

Los CLB poseen dos LUT de4 entradas.

Con algunos CLB puede emularse:ROMRAM yRegistro de Desplazamiento.

FPGA STRATIX II ( ALTERA)

FPGA VIRTEX 4 ( XILINX)

KITS de Desarrollo

STARTER KIT UB3 ( CYCLONE de ALTERA)

El kit dispone de una FPGA modeloEP1C6 con memoria SRAM, Flashy PROM serie, oscilador, reguladores de tensión, pulsadores, llaves, LEDs,display LCD, interfaces y conectores varios.

STARTER KIT UB3 ( CYCLONE de ALTERA)

STARTER KIT SPARTAN 3 ( XILINX)

DIAGRAMAS DE LA PLACA DE DESARROLLO

El kit dispone de una FPGA modeloXC3S200 con memoria SRAMadicional de 512Kx16, PROM de 2M,oscilador de 50MHZ, reguladoresde tensión, pulsadores, llaves,LEDs, displays y conectores varios.

Esquemático de los reguladores de tensión de la placa

STARTER KIT para FPGA ProASIC3 ( ACTEL)

Kit de desarrollo para la serie de FPGA programables con memoria Flash.

STARTER KIT para FPGA ProASIC3 ( ACTEL)

Programador con cable con conexión a port USB de PC

Test, Configuracióny Programación

Etapa de Etapa de Etapa demontaje configuración reconfiguración

PROGRAMACIÓN JTAG ( IEEE 1149.1)

Generalmente con 4 cables es posible el TEST, la configuración de dispositivos lógicos programables tipo FPGA y la programación de EPLDs.

Las EPLD usualmente tienen memoria Flash y se usa este tipo de programación.

Las FPGA usualmente están basadas en memoria RAM ysuelen ser programadas desde una memoria EPROM serie aunque desde hacepoco hay en el mercado FPGA Flash).

In system programmabilityEJEMPLO PARA EL CASO DE EPLDs

Boundary Scan

Ejemplo de conexionadopara programación de unaFPGA Cyclone II de Altera

Aquí puede conectarseuna interface a PCpara programación

Memoria EPROM seriepara booteo

Boundary Scan

REFERENCIA: Cyclone II Device Handbook página 392

Boundary Scan

REFERENCIA: Cyclone II Device Handbook página 39214.IEEE 1149. (JTAG) Boundary-Scan Testing for Cyclone II devices

Boundary Scan

REFERENCIA: Manual de FPGA XC4000E y XC4000X de Xilinx página 38

Disposición de cadena serie de boundary scan(FPGA XC4000 de Xilinx)

Boundary Scan

Parte de circuito deJTAG dentro del PLD

Boundary Scan

Esquema donde se puede apreciar la cadena de RD que están conectados con la circuitería interna del PLD.En formato serie se puede programar y/o verificar el estado de funcionamiento del chip como así también configurarlo (FPGA).En este último caso, se realiza en forma simple un test para verificar que:

1) El chip funciona OK.

2) El chip está bien programado.

El punto 1) es esencial parael fabricante ya que reducesustancialmente los costosde producción al disponer deuna herramienta sencilla paratest.JTAG permite hacer el test deuna gran cadena de PLDsenlazándolos en serie.Esto es válido también para los nuevos microcontroladores con Flash.

Bibliografía:

Apuntes de teoría:• Trabajo Final “Introducción a los Dispositivos FPGA: Análisis y Ejemplos

de Diseño ”. Autor: Eduardo Bozich. Año 2005.

Libros:• “Sistemas Digitales”. R. Tocci, N. Widmer, G. Moss. Ed. Prentice Hall.• “Diseño Digital”. M. Morris Mano. Ed. Prentice Hall. 3ra edición. • “Diseño de Sistemas Digitales”. John Vyemura. Ed. Thomson.• “Diseño Lógico”. Antonio Ruiz, Alberto Espinosa. Ed. McGraw-Hill.• “Digital Design:Principles & Practices”. John Wakerly. Ed. Prentice Hall.• “Digital Design with CPLD Applications and VHDL”. Robert Dueck. Ed.

Thomson .• “Diseño Digital”. Alan Marcovitz. Ed. McGraw-Hill.• “Electrónica Digital”. James Bignell, R. Donovan. Ed. CECSA.• “Fundamentos de Diseño Lógico y Computadoras”. M. Mano, C. Kime.

Ed. Prentice Hall. • “Notas de aplicación y hojas de datos de las empresas: Actel, Altera,

Atmel, Lattice, Quicklogic, Xilinx, etc..”

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