Circuitos secuenciales

Mario Medina C. Jorge Salgado S

mariomedina@udecl. jorgesalgado@udec.cl

Circuitos Secuenciales

Los circuitos vistos hasta ahora son combinacionales, en los cuales: Las salidas dependen slo de las entradas. En los circuitos secuenciales las salidas

dependen de: Las entradas actuales Las entradas anteriores El estado del sistema

Memoria

Es la habilidad de un organismo de almacenar, retener y recuperar informacin Memento

50 First Dates

Total Recall Eternal Sunshine of

the Spotless Mind

Cmo construir una memoria?

Almacenar informacin de todo lo ocurrido hasta la fecha Registro histrico

Memento, 50 First Dates

Historia Tradicin oral

Escritura

Cmo construir una memoria?...

Quizs no es necesario almacenar toda la historia anterior Slo los ltimos cambios

Slo la situacin actual

Estado del sistema Resume todos los cambios que han tenido las

entradas

Realimentacin (Feedback)

Proceso en el cual la salida del sistema es usada como parte de la entrada. Realimentacin positiva

Tiende a aumentar la salida

Realimentacin negativa Tiende a reducir la salida

Realimentacin bipolar A veces aumenta la salida, a veces la reduce.

Ejemplo bsico de circuito

realimentado

Perodo del oscilador depende del retardo de la compuerta

Salida Entrada

Salida

Entrada

MU

X

Realimentacin

Ejemplo de circuito realimentado

Inversores realimentados mantienen valor

Valor de salida puede controlarse con MUX

A D C B E X

A

B

C

D

E

Salida tiene perodo 10 (5 ciclos en 1 y 5 ciclos en 0)

Oscilador de anillo en base a

inversores

Latches y Flip-Flops

Latch: Es un dispositivo secuencial que monitorea continuamente sus entradas y que cambia sus salidas en cualquier instante prescindiendo de la seal de un reloj.

Flip-Flop: Es un dispositivo secuencial que monitorea continuamente sus entradas, pero que cambia sus salidas, slo en tiempos determinados, activadas por una seal de reloj. 10/53

R

R

S S

Q

Q

Latch SR: Elemento bsico de

memoria

El Latch bsico SR puede construirse con: compuertas NOR acopladas

compuertas NAND acopladas

Latch bsico SR

Elemento bsico de memoria

Latch bsico con NORs Latch bsico con NANDs con entradas negadas

Ok

Comportamiento del Latch SR

Si RS = 11, entonces QQ = 00 (Problema)

Si RS = 11 y cambian al mismo tiempo a RS=00, las salidas oscilan (Problema) QQ cambian a 11, luego a 00, luego a 11 y as sucesiv.

Condicin de carrera Se puede dar si los retardos de ambas compuertas son

exactamente iguales

Carrera termina si una salida cambia antes que la otra

R

S

Q

Q

Entradas Prohibidas

Q y Q tienen el

mismo valor

Comportamiento del circuito

S R Q

0 0 Q anterior

0 1 0

1 0 1

1 1 Inestable

Si entrada S (Set ) = 1 La salida Q es 1 Si entrada R (Reset ) = 1 La salida Q es 0

Tabla verdad del circuito SR

R

S

Q

Q

Operacin de Set y Reset

Ok Ok

S(t) R(t) Q(t) Q(t + t)

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 X

1 1 1 X

Ecuacin Caracterstica

Q(t+ t) = S(t) + R(t)Q(t)

R

SR 00 01 11 10

0 0 X 1

1 0 X 1

0

1

Q ( t )

S

Latch S-R

0 1

SR = 10

SR = 01

SR = 0-

SR = -0 Ok

Latches (retentores)

Las salidas de los retentores (latches) cambian al cambiar sus entradas. Son circuitos asincrnicos.

Es un circuito biestable no sincronizado. Mantiene el ltimo estado

No depende de la seal del reloj

Es la base para otros circuitos

Alternativa: retentores activados por nivel.

Latch RS 74LS279

Latch S-R activado por nivel

Si EN es 0, salida Q no cambia

Si EN es 1, Q reacciona ante cambios en R y S

Ok. Ver diagrama de tiempo.

20/53

Latch R-S activado por nivel

La salida Q cambia slo cuando la entrada EN se activa.

Ok

Las salidas de los flip-flops cambian

dependiendo de su entradas, y activadas con la seal del reloj.

Ejemplo: Flip-flop JK maestro-esclavo. Construido en base a latches S-R

Los FF on activados por el canto de subida o de bajada del reloj.

Flip-Flops (FF)

Flip-flops activados por

reloj (canto)

Flip-flop RS activado por

canto de subida del reloj

Ok

K

J

R

S

Q

Q

Latch R-S

Evita estado inestable del latch R-S. Si JK=11, latch cambia de estado (Toggle).

Puede tener oscilaciones

Latch J-K

J(t) K(t) Q(t) Q(t + t)

0 0 0 0

0 0 1 1

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 1

1 1 1 0

Ecuacin Caracterstica

Q(t+t) = Q(t)K(t) + Q(T)J(t)

K

JK 00 01 11 10

0 0 1 1

1 0 0 1

0

1

Q ( t )

J

Latch J-K

0 1

JK = 1-

JK = -1

JK = 0- JK = -0 Ok.all

Con JK=11, toggle

Flip-flop J-K con deteccin de

la transicin en los pulsos

Flip-flop J-K con deteccin de

transicin de pulsos

Comportamiento para JK=11

Flip-flop J-K con deteccin de pulsos

Comportamiento Smbolo

Ok

Q D

Clock

Q D

Clock

Q D

Q Q

Subida del reloj Bajada del reloj

Latch (retenedor) D y flip-flops D

Ambos tienen una sola entrada de datos, D.

Activados por nivel (en latch) o por cantos (F-F) Puede ser el canto de subida o el canto de bajada

30/53

D

Clk

Q

Q'

Q Q'

100

Canto de Subida

Canto de Bajada

Flip-Flop D

Ok

D(t) Q(t) Q(t+ 1)

0 0 0

0 1 0

1 0 1

1 1 1

Ecuacin Caracterstica

Q(t+1) = D(t)

D 0 1

0 1

0 1

0

1

Q

0 1

D = 1

D = 0

D = 0

D = 1

All.Ok

Flip-Flop D (Data) 40/53

Latch D activado por nivel

Ok

Latch D activado por nivel

GDQ Q+

0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 1

Ok

Q D

Clock

Q D

Clock

Q D

Q Q

Cambia con subida del reloj Cambia con el nivel 1 del reloj

Flip-Flop Latch

Flip-flops y Latches

Flip-Flop D vs. Latch D Flip-flop activado por canto

Latch activado por nivel

Nivel

Quad Latch D LS7475

Q T

Clock

Q

Clock

Q T

Q Q

Subida del reloj Bajada del reloj

Flip-flop T (Toggle)

Una sola entrada de datos T Activado por canto

Puede invertir su estado (salida) actual

Q T

Clock

Q

Clock

Q T

Q Q

Subida del reloj Bajada del reloj

Flip-flop T (Toggle)

Una sola entrada de datos T Activado por canto

Puede invertir el estado actual

T(t) Q(t) Q(t+ 1)

0 0 0

0 1 1

1 0 1

1 1 0

Ecuacin Caracterstica: Q(t+1) = Q(t) XOR T(t)

T 0 1

0 1

1 0

0

1

Q

Generalmente se construye uniendo las entradas de un flip-flop JK.

Flip-Flop T (Toggle)

0 1

T = 1

T = 1

T = 0 T = 0

T(t) Q(t) Q(t+ 1)

0 0 0

0 1 1

1 0 1

1 1 0

Ecuacin Caracterstica: Q(t+1) = Q(t) XOR T(t)

T 0 1

0 1

1 0

0

1

Q

Generalmente se construye uniendo las entradas de un flip-flop JK.

Flip-Flop T (Toggle)

0 1

T = 1

T = 1

T = 0 T = 0

40/53

Resumen de flip-flops

Ecuaciones caractersticas: SR: Q+ = S + RQ (SR 11)

JK: Q+ = JQ + KQ

D: Q+ = D

T: Q+ = TQ = TQ + QT

Implementando flip-flops

Los Flip-Flops pueden implementarse en trminos de otros flip-flops: T con JK

D con JK

JK con RS

T con RS

T con D

Etc. Tarea:Hacerdiagramasdetiempo

50/62

Implementando flip-flops

Seales CLEAR y PRESET Permiten dar valores iniciales al flip-flop

CLEAR da valor inicial 0

PRESET da valor inicial 1

Activas altas o bajas

Actan asincrnicamente Dan valor inicial al flip-flop en

forma independiente del clock

Implementando flip-flops

Flip-flop D activado por canto de subida con seales CLEAR y PRESET activas bajas

Ok Tarea: demostrar Q

Flip-Flop J-K con entradas de control

Smbolo Comportamiento

Atencin con los inversores en las lineas preset y clear

El reloj no tiene ningn efecto, cuando actan preset y clear

LS74HC112 Dual flip-flop J-K activado

por canto de bajada

LS74HC112 Dual flip-flop J-K activado

por canto de bajada

OklarespuestaQ

LS7474 Dual flip-flop D activado por

canto de subida

Flip-flop como divisor de frecuencia

Frecuencia de salida es la mitad de la frecuencia de reloj

Ok..explicar

Flip-flop como divisor de frecuencia

Frecuencia de salida es un cuarto de la frecuencia de reloj

Ok.explicar

50/53

Almacenamiento de datos 60/62

4 Flip-flips D en paralelo.

Almacenan una palabra de 4 bits (en forma simultnea).

Tienen un reloj comn.

Entrada paralela y salida

paralela.

Ok.Explicardiagramadetiempos

Flip-flops como generadores de secuencias

Ok.

frec. QA?

frec. QB?

Fin Unidad 12

Fin de la Unidad 12 Circuitos secuenciales