LABORATORIO ELECTRONICA DIGITAL I

DEPARTAMENTO DE INGENIERA ELECTRNICA https://sites.google.com/site/edwinacubillos/

Msc. Edwin Andrs Cubillos Vega

Tutorial de Simulacin

Herramienta Xilinx V 13.2

El objetivo de este tutorial es realizar la simulacin de un multiplexor 2:1 utilizando la herramienta

Xilinx Versin 13.2.

Contrario a las versiones anteriores de Xilinx, la versin 13.2 no tiene la opcin de crear una

simulacin utilizando diagramas de tiempo, en este caso se debe utilizar lenguaje de descripcin de

hardware como VDHL Verilog.

Despus de haber creado el diagrama esquemtico seguimos estos pasos para hacer la simulacin:

1. En el panel izquierdo (llamado Design), damos click derecho y seleccionamos la opcin New

Source

2. En la ventana que aparece seleccionamos VHDL Test Bench y le damos el nombre al archivo.

Luego damos click en Next hasta finalizar.

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3. Aparecer una ventana para asociar el archivo Mux2a1 con el archivo a crear, damos clic en

Next

4. Aparece una ventana de resumen Summary, damos clic en Next

5. Se crear un cdigo como el siguiente

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6. En el panel Design seleccionamos la opcin Simulation. Despus de la declaracin de las 4

seales X2, X1, Y y S, se debe definir el tiempo que dura cada pulso as:

Ahora, se deben generar los estmulos que permitirn hacer la simulacin, primero se borran las

lneas que hay entre el begin y el end process del tb y luego se empiezan a aadir los estmulos

de la siguiente manera:

Se comienza asignando el valor a cada una de las seales, por ejemplo para asignar un 1 o 0

a la seal X2, basta con digitar el cdigo en VHDL:

X2

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En este ejemplo, se inicializaron las seales X1 con 1, X2 con 0 y la lnea de seleccin S con 0,

(recordemos que segn el funcionamiento de un multiplexor, si S = 0 a la salida se presenta el

valor de X1 y si S = 1 a la salida se presenta el valor de X2). Luego de 100ns se cambia la lnea

S a 1. Despus de transcurridos otros 100ns la seal X1 cambia a 0, X2 a 1. Luego de otros

100ns la seal S pasa a un valor de 0.

7. Se procede a guardar la simulacin. En este paso observamos la Consola, en la parte inferior, el

cual nos dice si hay algn error en el cdigo de simulacin.

8. Damos clic en el botn Implement Top Module.

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9. Expandimos el ISim Simulator en la ventana de procesos y damos doble clic en Post-Place &

Route Check Syntax para verificar la sintaxis. Si no hay errores de sintaxis debe aparecer un

chulo verde al lado de esta opcin

10. Finalmente damos clic en la opcin Simulate post-Place & Route Model y se abre la ventana

ISim donde podemos ver la simulacin

11. Como se puede observar en el diagrama de tiempo no hay variacin en las seales, esto se debe

al margen de tiempo con el que se hace la simulacin, procedemos a disminuir el zoom hasta

que veamos la variacin en las seales.

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Podemos utilizar la barra amarilla para desplazarla sobre el diagrama de tiempos y analizar un

instante de tiempo determinado.