Circuitos Msi

Sistemas Digitales 1

CIRCUITOS ARITMETICOS Y LOGICOS PARA EL MANEJO

DE DATOS


Los bloques lógicos MSI son bloques de circuitos de integración media que realizan determinadas funciones lógicas de aplicación general, relativamente complejas.Los bloques MSI permiten el desarrollo y realización de los Sistemas Digitales de una forma lógica y estructurada.Los principales bloques MSI son:

1.Decodificadores (DECODER).2.Codificadores (CODER).3.Multiplexores (MUX).4.Demultiplexores (DEMUX).5.Comparadores.6.Sumadores, Restadores.7.Unidad Aritmético Lógica.


Decodificadores

Son circuitos lógicos combinatorios con n líneas de entrada y 2n líneas de salida. Para cada condición de entrada, una y solo una señal de salida será activada.Por lo tanto, podemos considerar al decodificador n a 2n como un generador de MINTÉRMINOS.


Decodificador de 2 a 4 líneas (2 bits)

Tiene 2 líneas de entrada y 4 líneas de salida.

Y0 = GA’B’

Y1 = GA’B

Y2 = GAB’

Y3 = GAB


Decodificador de 3 a 8 líneas (3 bits)

El decodificador de 3 a 8 líneas activa una sola de las 8 líneas de salida de acuerdo con el código binario presente en las 3 líneas de entrada. Las salidas son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en cualquier momento.


Decodificador de 3 a 8 líneas 74X138, símbolos estándar IEEE y tradicional.


Realización de Funciones usando Decoders: Las señales de salida del decoder en forma complementada son adecuadas para su procesamiento posterior mediante

NAND, si: por el Teorema de D’Morgan:

f(A,B,…,Z) = mi + mj + … + mk

Otra forma es considerar que cada salida representa un maxtermino de una función, puesto que:Pudiendo implantar una función a partir de la forma canónica de su lista de maxterminos.


1. Mediante un decodificador (con salidas activas altas) y una puerta OR:

2. Mediante un decodificador (con salidas activas bajas) y una puerta NAND:

3. Mediante un decodificador (con salidas activas altas) y una puerta NOR:

4. Mediante un decodificador (con salidas activas bajas) y una puerta AND:


Expansión de Decoders


Decodificadores BCD a 7 segmentos

Es un circuito combinacional que permite un código BCD en sus entradas y en sus salidas activa un display de 7 segmentos para indicar un dígito decimal.

El display de siete segmentos

El display está formado por un conjunto de 7 leds conectados en un punto común en su salida. Cuando la salida es común en los ánodos, el display es llamado de ánodo común y por el contrario, sí la salida es común en los cátodos, llamamos al display de cátodo común.


a

f

b

g

e

c

d

Cátodo común

a

f

b

g

e

c

d

Ánodo común


El 7446, 7447, se diseñan con características de salida activa baja para funcionar con LED’S ANODO COMUN.

El 7448, 7449, se diseña con características de salida activa alta para funcionar con LED’S CATODO COMUN.


Codificadores

Es un circuito combinatorio que realiza la operación inversa del decoder, es decir, posee 2n entradas y n salidas, proporcionando un código de salida, cuando se activa una sola de sus entradas.


Codificador Binario

El codificador binario tiene 2n entradas y n salidas. Sólo, una sola de las entradas puede estar activada. La salida suministra el valor binario correspondiente a la entrada activada. Este tipo de codificador opera en forma contraria a los decodificadores de 2 a 4, 3 a 8, etc., estudiados antes.


Codificador de prioridad

Los codificadores de prioridad seleccionan la entrada de mayor prioridad cuando se presentan varias entradas activas simultáneamente. La figura siguiente representa el diagrama lógico del circuito 74147, que es un codificador de prioridad de Decimal a BCD natural.


Codificador Decimal - BCD

El codificador decimal a BCD posee diez entradas, correspondientes cada una a un dígito decimal y cuatro salidas en código BCD (8421). El diagrama de bloques de la figura muestra la disposición de entradas y salidas del decodificador.


Multiplexores (Selectores de datos) MUX

Un multiplexor es un circuito combinacional que selecciona una de n líneas de entrada y transmite su información binaria a la salida. La selección de la entrada es controlada por un conjunto de líneas de selección. Un multiplexor muy usado es el 74157 (El 74158 es una versión del primero con las salidas activas a nivel bajo). Se trata de un circuito con cuádruple multiplexor de dos a una línea:


El siguiente corresponde al 74153, que es un circuito MSI con dos Mux de 4 a 1 línea.


Expansion de multiplexores: Por ejemplo construir un MUX de 16x1 a partir de MUX de 4x1.


Realización de Funciones usando MUX: Del Teorema de expansión de Shannon, se tiene:


A partir de la expresión canónica y se escoge un Mux determinado:

Ejemplo: Sea f(A,B,C,D)= ∑m(0,2,3,7,8,13,15)


Demultiplexores (Distribuidores de datos) DMUX

Es un circuito combinacional que recibe información en una sola línea y la transmite a una de 2n líneas posibles de salida.

En realidad no existen como tales, sino que vienen definidos por los decodificadores/demultiplexores.

El Decodificador/DEMUX 74138 utiliza su entrada de habilitación G1 para entrada de Datos:


Comparadores

Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos números binarios de n bits e indican cuál de ellos es mayor, menor o sí existe igualdad entre ellos. Existen varias configuraciones de circuitos de un nivel sencillo a uno más complejo para determinar relaciones de magnitud. Comparador de Magnitudes de un Bit

La comparación de dos bits se puede realizar por medio de una compuerta OR exclusiva o una NOR exclusiva. La salida del circuito es 1 si sus dos bits de entrada son diferentes o 0 si son iguales. La figura muestra el circuito comparador de dos bits.


Con OR-Exclusiva Con NOR- Exclusiva


Comparador de Magnitudes de cuatro Bits

En el diagrama se muestra un comparador de magnitud de cuatro bits. Las entradas son A y B y las salidas son las tres variables binarias A>B, A=B y A<B.


Salida A=B

Los dos números son iguales si todos los números del mismo peso son iguales, es decir A3=B3, A2=B2,

A1=B1 y A0=B0.

La igualdad de los números Ai y Bi se determina comparando los coeficientes según el valor 0 ó 1 para los dos bits. En la comparación se emplea la variable yi. Esta variable binaria es igual a 1 si los números de entrada A y B son iguales, de lo contrario será igual a 0. Por consiguiente, la comparación de dos bits en la posición i de un número, está dada por:

Yi (Ai=Bi) = Ai.Bi + Ai’.Bi’ = (Ai XOR Bi)'


El número A será igual a B sí se cumple la condición yi=1 para todos los coeficientes, es decir una operación AND: (A=B) = y3.y2.y1.y0

Salidas A>B y A<B

La comparación comienza desde el bit más significativo. Los dígitos se comparan uno a uno y si estos son iguales se prueba con el siguiente par de bits menos significativos. La comparación continua hasta que se encuentra un par de dígitos desiguales. En la posición donde se encuentre un uno en A y un 0 en B se puede afirmar que A>B. Por el contrario, sí A es igual a 0 y B igual a 1 entonces A<B. La función correspondiente a cada salida es:


(A>B) = A3.B3’ + y3.A2.B2’ + y3.y2.A1.B1’ + y3.y2.y1.A0.B0’

(A<B) = A3’.B3 + y3.A2’.B2 + y3.y2.A1’.B1 + y3.y2.y1.A0’.B0

Circuitos Aritméticos

Medio Sumador (Half Adder)

El circuito combinacional que realiza la suma de dos bits se denomina sumador medio. La figura muestra el símbolo lógico de sumador medio. En el circuito las entradas son A y B, la salida S corresponde a la suma y C, al acarreo de salida.


S = A’·B + A·B’ = A XOR B

C = A·B


Sumador Completo (Full Adder)

El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. Se muestra la tabla de verdad del sumador completo. Las entradas A, B y Ci denotan al primer sumando, el segundo sumando y el acarreo de entrada. Las salidas S y Ci+1 representan a la suma y el acarreo de salida.

iii

i

BCACBAC

CBAS

.1


Esquema para conexión en cascada.


)(.1 BACBAC

CBAS

ii

i

Utilizando dos medios sumadores:


Restador

La resta se implementa mediante un sumador. El método consiste en llevar al minuendo a una de las entradas y el sustraendo en complemento 2 a la otra entrada.

Medio Restador

El circuito tiene dos entrada binarias y dos salidas. La figura muestra el símbolo lógico de Restador medio. En el circuito las entradas son A (minuendo) y B (sustraendo) y la salida D corresponde a la diferencia y P al préstamo de salida.


D = A’·B + A·B’ = A XOR B

P = A’B


Restador CompletoEl Restador completo realiza la resta entre dos bits, considerando que se ha prestado un 1 de un estado menos significativo. En la tabla las entradas A, B y Pi

denotan el minuendo, el sustraendo y el bit prestado. Las salidas D y Pi+1 representan a la diferencia y el préstamo.


Sumador y Restador de Cuatro Bits

Las operaciones aritméticas se pueden implementar mediante circuitos lógicos. El nivel de sencillez obtenido en los circuitos está dado por la técnica de diseño utilizada. La implementación de una unidad aritmética que realice las operaciones de suma y resta en un sólo circuito, es más simple comparándola con una de dos circuitos para las mismas funciones.


Una sola entrada de control S con n líneas de entrada de datos Ii sirve para complementar o no complementar la entrada, según la operación de resta o suma binaria. La figura ilustra un complementador de 4 bits.


Sumador en BCD

La suma en código BCD utiliza las mismas reglas de la suma binaria. Si una suma de dos números es menor o igual que 9, el número BCD resultante es válido. Si la suma es mayor que 9, o si se genera un acarreo el resultado no es válido. En este caso, se suma el número binario 0110 para pasar de nuevo al código BCD. Si se genera acarreo al sumar 0110, éste se suma al siguiente grupo de 4 bits.


Unidad Aritmética y Lógica (ALU)

Una unidad aritmética lógica puede realizar un conjunto de operaciones aritméticas básicas y un conjunto de operaciones lógicas, a través de líneas de selección. En inglés ALU significa Arithmetic Logic Unit (Unidad Aritmética Lógica). La figura muestra el diagrama de bloques de una ALU.


Sección Lógica

Los datos de entrada en una operación lógica son manipulados en forma separada y los bits son tratados como variables binarias. En la tabla se listan cuatro operaciones lógicas OR, OR - Exclusiva, AND y NOT. En el circuito, las dos líneas de selección (S1, S0) permiten seleccionar una de las compuertas de entrada, correspondientes a la función Fi .


Sección Aritmética

El componente básico de la sección aritmética es un sumador en paralelo. Las operaciones aritméticas configuradas en el circuito aritmético se presentan en la tabla. En una ALU, la suma aritmética se puede implementar con un número binario en A, otro número en la entrada B y el acarreo de entrada Cin en un valor lógico 0. El resto de las funciones se enuncian en la columna descripción.


74LS181


Diseño de una Unidad Aritmética Lógica

En el diseño de una ALU se deben seguir los siguientes pasos:

1. Diseñar la sección aritmética independientemente de la sección lógica.2. Determinar las operaciones lógicas del circuito aritmético, asumiendo que los acarreos de salida de todas las etapas son 0.3. Modificar el circuito aritmético para obtener las operaciones lógica requeridas.

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