Instituto Tecnológico de Costa Rica

Escuela de Ingeniería Electrónica

EL 3307 Diseño Lógico

Ejercicios

Tema: Contadores y Registros

Recopilación realizada por:

Ing. José Alberto Díaz García

Diciembre 2008

1 of 37

(:apítulo 7 / Contadores y registros398

En un sistema lógico secuencial se usan flip-flops, contadores y registr,con compuertas lógicas. Sus salidas y la secuencia de operaciones depelas entradas presentes y anteriores.La detección de fallas de un sistema lógico secuencial inicia con la obsde la operación del sistema, seguida por el razonamiento analítico paranar las causas posibles de cualquier mal funcionamiento, y finalmente,nes de prueba para aislar la falla real.

4.

5.

TÉRMINOS CLAVE DE LA PARTE IIcontador de frecuencia entrada serial-salida en sistema lógico secentrada en paralelo-salida paraleloen paralelo entrada serial-salida serial

entrada en paralelo-salida intervalo de muestreoserial operador de igualdad

--l I .

U---l-rln .

PARTE 1SECCIONES 7-1 Y 7-27-1. Agregue otro flip-flop, E, al contador de la figura 7-1. La señal de rel

onda cuadrada de 8 MHz(a) ¿Cuál será la frecuencia en la salida F1 ¿Cuál será el ciclo de trab~

ta señal?(b) Repita el indso (a) si la señal de reloj tiene un ciclo de trabajo d

ciento.(c) ¿Cuál será la frecuencia en la salida a(d) ¿Cuál es el número MOD de este contador?

7-2. Construya un contador binario que convierta una señal de pulso deuna onda cuadrada de 2 kHz.

7-3. Suponga que un contador binario de cinco bits inicia en el estac¿Cuál será el conteo después de 144 pulsos de entrada?

7-4. Use flip-flops J-K y cualquier otra lógica necesaria para construir unasíncrono MOD-24.

7-5. Dibuje las formas de onda de todos los flip-flops en el contador d(de la figura 7-6(b) en respuesta a una frecuencia de reloj de 1 kHzcualquier estado transitorio que podría aparecer en alguna de las ~los flip-flops. Determine la frecuencia en la salida D.

7-6. Repita el problema 7-5 para el contador de la figura 7-6(a).7-7. Cambie las entradas de la compuerta NAND de la figura 7-7 de mo,

contador divida la frecuencia entre 50. Repita para una división de fentre 100.

7-8. Con frecuencia se emplea un contador o un grupo de contadores p~una señal de reloj de alta frecuencia hasta una salida de frecuencCuando estos contadores son binarios (es decir, cuentan en la secueria), la salida no será una onda cuadrada simétrica, si la secuenciaha acortado con el fin de produdr el número MOD deseado. Porconsulte la forma de onda C del contador MOD-6 de la figura 7-4.

Cuando se emplea un contador sólo para la división de frecuennecesario que cuente en una secuencia binaria, siempre y cuando temero MOD deseado. Se puede obtener una salida de onda cuadra(

B

8

8

D

N

2 of 37

Pr(tbl('.naN

1

1

ca para cualquier número MOD par, dividiendo el número MOD en el pro-ducto de dos números MOD, uno de los cuales es una potencia de 2. Porejemplo, un contador MOD-6 se puede formar a partir de un contador MOD-3 y de un contador MOD-2, como se muestra en la figura 7-61.

En este caso los flip-flops A y B Y la compuerta NAND constituyen el con-tador MOD-3, cuya salida B tiene un tercio de la frecuencia de los pulsos deentrada. Esta salida B está conectada a la entrada del flip-flop c, la cual actúacomo un contador MOD-2 para dividir la frecuencia hasta un sexto de la fre-cuencia de los pulsos de entrada.(a) Suponga que todos los flip-flops inicialmente están en BAJO y bosqueje

las fonnas de onda en cada salida de los flip-flops para 12 ciclos de la en-trada.

(b) Dibuje el diagrama de transición de estados y muestre que no es una se-cuencia binaria normal.

SECCiÓN 7-3B 7-9. En la figura 7-8 conecte Q¡ a -CPt y MRt, Y conecte ~ a MR2. Si se aplican

pulsos de 180 kHz a "CPo, determine lo siguiente: (a) la secuencia de conteo,(b) el número MOD, (c) la frecuencia en ~.

D 7-10. Demuestre cómo se puede usar un contador 74LS293 para producir una sali-da de 1.2 kpps a partir de una entrada de 18 kpps.

D 7-11. Muestre cómo se pueden conectar dos 74LS293 para dividir una frecuencia deentrada entre 60, mientras se produce una salida de onda cuadrada simétrica.

C 7-12. Determine la frecuencia en la salida X de la figura 7-62.D 7-13. (a) Agregue la lógica necesaria a un 74HC4024 de modo que opere como un

contador MOD-100.(b) Use un 74HC4024 y cualquier lógica necesaria para convertir una señal de

10 kpps a 1 pps.

SECCIÓN 7-4B 7-14. (a) Dibuje el diagrama para un contador descendente MOD-16.

(b) Construya el diagrama de transición de estados.

399

f..1 ,,

EntradaJU"U"\.

1

3 of 37

1 (;ítpílt,lo 7 I Contadores y registros400

Problemas 7-12 Y 7-64.FIGURA 7-62

(c) Si el contador inicialmente está en el estado 0110, ¿en que estadodespués de 37 pulsos de reloj?

Consulte el contador que se muestra en la figura 7-63. ¿Cómo puede saber sitrata de un contador descendente? Ha sido modificado de manera que nota a través de la secuencia binaria completa 111 a 000. Determine lareal a la que cuenta.

7-15.

FIGURA 7-63 Problema 7-15.

SECCiÓN 7-57-16. Un contador de rizo de cuatro bits se excita mediante una señal de reloj de

MHz. Dibuje las formas de onda en la salida de cada FF si tiene tp<\ = 20 os.Determine cuáles estados del contador, si es que los hay, no ocurrirán debidoa los retardos de propagación.

7-17. (a) ¿Cuál es la frecuencia de reloj máxima que se puede usar con el contadordel problema 7-16?

(b) ¿Cuál seña fmáX si el contador se expandiera a seis bits?SECCIONES 7-6 Y 7-7 .7-18. (a) Dibuje el diagrdma de circuito para un contador en paralelo Moo-64.

(b) Determine k:íX para este contador si cada FF tiene lpU =compuerta tiene tpd = 10 ns.

7-19. En la figura 7-64 se muestra un contador en paralelo de cuatro bit s diseñadode tal manera que no realiza una secuencia a través.de los 16 estados binariOS.

8

c

iT~ ""!?;J;('KsonAl~"~ r' ,t~

4 of 37

('r(tblt'mas

Analice su operación detenTlinando su secuencia de conteo y luego dibuje lasformas de onda en cada salida de los FFs (véase la sección 5-23 para repasarel procedimiento de análisis). Suponga que todos los flip-flops inicialmenteestán en el estado O.

7-20. Simplifique el contador de la figura 7-18(a) de modo que se transforme en uncontador síncrono descendente MOD-8.

7-21. Describa cómo operaría el contador ascendente-descendente de la figura 7-18C,Tsi la salida del INVERSOR estuviera clavada en AlTO.

SECCIONES 7-8 Y 7-97-22. Modifique el circuito de la figura 7-22 de manera que el contador se preesta-

blezca a 0101 y cuente hacia abajo a 0000. Dibuje las formas de onda en ca-da salida de los flip-flops en la salida "TC'o durante 10 ciclos de reloj.

7-23. En la figura 7-65 se muestra cómo un contador descendente con preestableci-miento se puede usar en un circuito temporizador programable. La frecuenciade entrada de reloj es exaaamen~e de 1 Hz derivada de la frecuenda de línea de60 Hz después de la división entre 60. Los interruptores SI a S4 se empleanpara preestabler el contador a un conteo de inicio deseado cuando se aplicaun pul.,o momentáneo a n. La operación del temporizador se inicia presio-nando el interruptor del botón INICIO. El flip-flop Z se usa para eliminar efectosde rebote en el interruptor INICIO. El MV monoestable se usa para proporcio-nar un pulso muy breve a la entrada n. La salida del flip-flop X será una formade onda que pasa a ALTO durante un número de segundos igual al númerofijado en los interruptores.

, (a) Suponga que todos los flip-flops y el contador están en estado O; analice yexplique la operación del circuito, mostrando las formas de onda cuandosea necesario, para el caso en que SI y S4 sean BAJAS y S2 y S3, ALTAS.Asegúrese de explicar la función del flip-flop X.

(b) ¿Por qué no se puede tomar la salida del temporizador en la salida TCo?(c) ¿Por qué el interruptor INICIO no se puede usar para disparar el MV mo-

noestable directamente?(d) ¿Qué pasará si el interruptor INICIO se mantiene presionado durante mu-

cho tiempo? Agregue la lógica necesaria para asegurar que manteniendopresionado el interruptor INICIO no se afectará la operación del tempori-zador (sincronizador).

B

N,C

1 401

_fl_ILfL

5 of 37

Capítulo 7 / Contadores y registros402

FIGURA 7-65 Problemas 7-23,

Modifique el circuito de la figura 7-24 de manera que funcione como un con.tador MOD-IO. La frecuencia en la salida ~ debe ser un décimo de la fre~,"

la entrada CPo. Dibuje las formas de onda en ~, ~, ~,

7-24.

7-25.

7-26.

figura 7-25: (1) borrar el conteo a O; (2) contar hastaconteo a 7610; contar hacia abajo hasta O.

(a)

(b)

(c)

(d)

(e)

1 Hz

.Il__IL

7-63 Y 7-68.

de

El número MOD globalLa función que realizan las entradas MRLa función que desempeñan las entradas MS¿Se trata de un contador ascendente o descendente?¿Cómo lo conectaría para que funcionara como un contador BCD? (con~sulte la hoja de datos en el CD-ROM.)

6 of 37

Problt'ma~

FIGURA 7-66

(1) ¿Cómo lo conectaría para dividir la frecuencia de reloj entre 10 y produciruna onda cuadrada simétrica?

7-28. El CI contador 74192 opera exactamente igual que el 74193. excepto por lassiguientes diferencias:. El 74192 es un contador BCO que cuenta hacia arriba de O a 9. o hacia

abajo de 9 a O.. La salida re u se artiva cuando el conteo es 9 y la entrada CPu es BAJA.Modifique el símbolo IEEE! ANSI de la figura 7-26 de modo que represente al74192.

SECCIONES 7-11 Y 7-12B 7-29. Dibuje las compuertas necesarias para decodificar todos los estados de un

contador MOD-16 usando salidas activas en BAJO.B 7-30. Dibuje las compuertas ANO necesarias para decodificar los 10 estados del

contador BCD de la figura 7-6(b).7-31. En la figura 7-67 se muestra un contador de rizo que se usa para ayudar a ge-

nerar formas de onda de control. Las formas de onda 1 y 2 se podrían usar pa-ra muchos fines, incluyendo control de motores, solenoides, válvulas ycalentadores. Detennine las formas de onda de control, suponiendo que to-dos los flip-flops inicialmente están en BAJO. Ignore las fallas o mal funciona-miento en la decodificaci6n. Suponga la frecuencia de reloj = 1 kpps.

7-32. Dibuje las formas de onda completas en la salida de las compuertas de deco-dificad6n de un contador de rizo MOD-16, incluyendo cualquier estado tran-sitorio o pico que pudieran ocurrir debido a los retardos de los flip-flops. ¿Porqué las compuertas que decodifican los números pares son las únicas que tie-nen estados transitorios?

7-33. El circuito de la figura 7-67 podría funcionar erróneamente debido a estadostransitorios en las salidas de las compuertas NAND de decodificaci6n.(a) Determine en qué punto(s) los estados transitorios pueden causar una

operación errónea.(b) ¿Cuáles son las dos formas que se pueden usar para eliminar la posibili-

dad de una operaci6n errónea?

SECCiÓN 7-137-34. ¿Cuántos flip-flops se usan en la figura 7-32? Indique los estados de cada uno

de éstos después que ocurren 795 pulsos una vez que los contadores se ha-yan bon-ado.

7-35. ¿Cuántos contadores BCD en cascada se necesitan para tener capacidad decontar hasta 8(XX)? ¿Cuántos flip-flops se requieren para esta operación? Com-

B

403

CTR

MR1 CT.0MR2

MS, CT . 9M~

cP-;; DIV2 00DtV5 { O O,

CT O22 03

CP;

749On4290

Problema 7-27.

7 of 37

(~élpíl"lo 7404

D J C J B J A J

ClK CLK CLK CLK .nJl_ILO K C K i K A K

,J X

DCB Control' 1A

X y Control' 2

O ClKcB -A Y

FIGURA 7-67

pare esto con el número de flip-flops que se requieren pan que un (.'ontadorbinario normal cuente hasta 8000. Debido a que emplea más flip-tlops, ¿porqué se usa el método de contadores BCD en cascada?

SECCIÓN 7-147-36. (a) Diseñe un contador síncrono que tenga la siguiente secuencia: 000, 010, ~

101,110 Y repita. Los eStad~ no deseados (sin uso) 001, 011,100 Y 111siempre deben pasar a ()()() en el SIGUIENTE pulso de reloj.

(b) Rediseñe el contador del inciso (a) sin ningún requisito en los estados nousados; es decir, sus estados SIGUIENTES pueden ser condiciones de"no importa". Compare con el diseño de (a).

7-37. Use el procedimiento de diseño de un contador síncrono para crear un conta-dor descendente síncrono de cuatro bits que cuente a través de todos los es-tados, de 1111 a ~. Compare su resultado con el contador descendentesíncrono que se describe en la sección 7-7.

7-38. Usando un procedimiento similar al que se siguió en el diseño del contadorpara excitar el motor paso a paso (figura 7-39), diseñe un contador ...íncronode tres bits que cuente de forma ascendente o descendente bajo el control dela entrada de Dirección, D. Debe contar hacia arriba cuando D = 1 Y haciaabajo cuando D = O. (Sugerencia: este es un problema de cuatro variables.)

Compare su circuito final con el contador síncrono ascendente-descen-dente de la figura 7-18.

D

c,D

~D

SECCiÓN 7-157-39. Dibuje el diagrama para un contador de cinco bits usando flip-flops J-K.7-40. Combine el contador de anillo del problema 7-39 con un solo flip-flop J-K pa-

ra producir un contador MOD-IO. Determine la secuencia de estados para es--te contador. Este es un ejemplo de un contador de decenas que no es BCD.

7-41. Dibuje el diagrama para un contador Johnson MOD-IO usando flip-flops J-K ydetermine su secuencia de conteo. Dibuje el circuito de decodificación nece-sario para decodificar cada uno de los 10 estados. Este es otro ejemplo de uncontador de decenas que no es un contador BCD.

I Contadores y registros

Problema 7-31.

8 of 37

Prc..blc'.níIS

fl~~ Contador w Contador x Contador y Contador z= - de anillo en paralelo -. de rizo ~ Johnson

160 kHz 1o-bit de 4-bits MOD-25 de 4-bits

7-42. Determine la frecuencia de los pulsos en l~s puntos w, x, y y z en el circuitode la figura 7-68.

7-43. (a) En una máquina de pinball hay un grupo de ocho luces de visualizaciónque está controlado por los flip-flops de un contador de anillo de ochobits, los cuales se sincronizan mediante una señal de reloj de 2 pps. Des-criba el efecto visual que se produce.

(b) Repita para un contador johnson de ocho bits.

PARTE 11

SECCIÓN 7-167-44. Como se indicó, el contador de frecuencia de la figura 7-46 tiene la desventaja

de que el visualizador muestra todas las operaciones del contador (restableci-miento, conteo, retención) y por lo tanto resulta confuso, si no es que ilegible.Esto se puede superar mediante la adición de registros de memoria intermediapara almacenar el contenido del contador al final de cada intervalo de conteo(t3 a t4 en la figura 7-46), y mantenerlo para visualización hasta el final del si-guiente intervalo de conteo (17 a tg). En la figura 7-69 se muestra esta modifi-cación. Entre cada contador BCD y su unidad de decodificación-visualizaciónse ha insertado un registro de memoria intermedia que consta de cuatro flip-flops D.(a) Analice este circuito y describa su operación, particularmente la transfe-

. rencia de datos de los contadores al visualizador.

(b) ¿Qué se vería en un visualizador de tres dígitos si la frecuencia descono-cida fuera constante a 2570 pps Y el intervalo de muestreo fuera de 0.1 s?

(c) ¿Qué se vería en este visualizador si la frecuencia desconocida cambiararepentinamente a 3230 pps?

7-45. En el contador de frecuencia de la figurd 7-69 se empelan tres contadoresBCD y un intervalo de muestreo de 100 p..s. Determine las lecturas en los tresvisualizadores del contador de frecuencia para cada una de las siguientes fre-cuencias de entrada.(a) 220 kpps(b) 4.5 Mpps(c) 750 pps

;Tc ~:, c

.,.'i..11;';: ~.. ,

.;;L."

..

~ :: ,,;:.

SECCiÓN 7-17D 7-46. Diseñe el circuito completo para la sección de SEGUNDOS del circuito de re-

loj digital de la figura 7-47. Use un 74LS293 para el MOD-6 y otro 74LS90 pa-ra el BCD (véase el manual de TI1. o el CD ROM para obtener informaciónacerca del 74LS290).

D 7-47. El reloj digital de la figura 7-47 debe tener algún medio para establecer ma-nualmente las secciones de HORAS y MINUTOS con el tiempo correcto de ini-cio. Por ejemplo, esto se puede hacer cambiando la señal de 1 pps hacia lasección de MINUTOS cuando se active el botón de presión ESTABLECERMINUTOS. Una opción similar se puede hacer con el botón de presión ES-TABLECER HORAS. Diseñe la lógica necesaria para proporcionar esta capaci-dad usando dos interruptores de botón de presión.

D 7-48. Modifique la sección de HORAS del reloj digital (figura 7-48) de modo quecuente y represente el tiempo en formato militar (es decir, 00 a 23 horas).

405

9 of 37

Capít nao 7406

Jl

Problemas 7-44 Y 7-49.FIGURA 7-69

SECCIONES 7-19 Y 7-207-49. Modifique el contador de frecuencia de la figura 7-69 de modo que se

pleen circuitos integrados 74ALS174 para registros de memoria inSuponga que la sección del contador contiene tres contadores BCD y un"sualizador de tres dígitos.

7-50. En el ejemplo 7-20 se analizó cómo un 74ALS174 se puede alambrar comoregistro de desplazamiento. Muestre cómo conectar el 74ALS174 (ylógica necesaria) de manera que opere como un contador Johnson.el número MOD?

7-51. Suponga que un 74ALS174 está conectado como sigue:Mil = ALTO; ~ -+ ~; ~ -+ ~; ~ -+ Do~ = ~ = ALTO; D4 = BAJO

Suponga que todos los flip-flops tienen un tiempo de retención cero Yinicialmente están en BAJO.(a) Determine los estados de cada FF después que se aplica un solo pulso a

(b) Repita para un segundo pulso de reloj.7-52. Considere la situación que se representa mediante las formas de onda de

gura 7-52. Si Ds pasa a BAJO justo antes de ~47, ¿cuándo Qó3 pasará a

D

registrosI Contadores y

Q, 00

1

Rr

10 of 37

Probl('nla~

7-53. Muestre cómo el chip 4731B se puede conectar como un registro de despla-zamiento de 256 bits.

SECCIONES 7-21 Y 7-227-54. Modifique el circuito de la figura 7-55, de ~era que la salida del INVERSOR

esté conectada a la entrada A en lugar de MR.(a) Dibuje las formas de onda en cada salida de los flip-flops en respuesta a

las formas de onda de entrada que se muestran en la figura 7-70.(b) Agregue la lógica necesaria para producir una salida de señal de sincroni-

zación que pase a ALTO sólo durante los intervalos tI a t2 y fg a ~.(c) Agregue la lógica necesaria para producir una señal de sincronización

que pase a BAJO sólo durante el intervalo t4 a ry.

C p -_JLrU1.J-U1JlJ-l_J-1JU-U-U-ULJ-U-ULI I I I I I I I I I I I I I I I 1I I I I I I I I I I 1 I I I I I I

MR ~ .1 1 1 I I I I I ~ t!! -t i~ I: u; : : : : : : : : : : : : : : :

to 11 12 13 ~ ~ te 17 te ~ 1~o 111 112 113 1'4 1f& 1'8

c,D

FIGURA 7-70

7-55. Un 74HC165 está conectado como se muestra en la fi~ra 7-71. Suponga queantes de 10. se aplicaron pulsos a CP y la entrada SH/ LD se ha mantenido enALTO durante mucho tiem-E-O' Dibuje la forma de onda ~ en respuesta a lasformas de onda CP y SH/ W iniciando en 10.

N 7-56. Mientras examina el diagrama de una cierta pieza de equipo, a menudo untécnico o un ingeniero encuentra un CI con el que no está familiarizado. Enesos casos, con frecuencia es necesario consultar el manual de datos del CIdel fabricante para buscar las especificaciones del dispositivo. La informaciónen las hojas de datos del CI siempre está completa, pero a veces es difícil en-tenderla, en especial si se trata de alguien con poca experiencia. Este proble-ma le proporcionará experiencia para obtener información acerca de un CImuy complejo, el registro de desplazamiento bidireccional universal 74194.Consulte el CD-ROM o su manual de datos del CI para responder a las si-guientes preguntas. Fundamente sus respuestas.(a) ¿Es asíncrona o síncrona la entrada CLR?(b) Cie11oo falso; cuando CLK está en BAJO, los niveles ~ y St no tienen

efecto en el registro.(c) Suponga las siguientes condiciones:

(d)(c)(f)(g)

1 407

Problema 7-54.

011110

~QBQcQD = 1ABCD = O

CLR=lSR SER = OSL SER = 1

Si ~ = O y St = 1, ¿cuáles serán las salidas del registro después de un pul-so CLK? ¿Después de dos? ¿De tres? ¿De cuatro?Use las mismas condiciones, excepto ~ = 1, SI = O, y repita el inciso (c).Repita el inciso (c) con ~ = SI = 1.Repita el inciso (c) con ~ = St = O.Use las mismas condiciones que en el inciso (c), pero suponga que la sa-lida QA está conectada a SL SER. ¿Cuáles serán las salidas de los registrosdespués de cuatro pulsos CLK?

11 of 37

(:apílul(» 7 / Contadores y registros408

SH/LO

CP

Problema 7-55.FIGURA 7-71

(h) Muestre cómo conectar este110 que cuente a través de0010, 0100, 1000 Y repita.

SECCIÓN 7-247-57. Un técnico prueba el contador de la figura 7-57(a) aplicando una señal

reloj de baja frecuencia y monitoreando las salidas de los flip-flops en losindicadores. Observe la secuencia repetitiva que indican los LEDs (tabla 7-9)¿Cuáles son las posibles razones por las que el contador no cuenta apropiada-mente?

7-58. Consulte el circuito de reloj digital de las figuras 7-47 y 7-48. Un técnico queestá probando el circuito observa que las secciones de SEGUNDOS y MINU-:TOS cuentan de manera adecuada, pero la sección de HORAS lo hacesigue: 01, 02, 03, 04, 05, 06, 07, 08, 09, 10, 11, 12, 11, 12, 11, 12, . . .es la causa probable del mal funcionamiento?

7-59. Un técnico prueba el circuito de reloj digital (figuras 7-47 y 7-48) Yque la sección de HORAS no cuenta y la sección de MlNUfOS cuenta de 00

T

T

T

TABLA 7-9

CI para que funcione como contador dela siguiente secuencia QA QB Qc Qn: 0001,

12 of 37

IJrc.I)lc~m.ls

TABLA 7.10

39, luego se recicla a 00 y repite. ¿Cuáles son las causas probables de estecomportamiento incorrecto?Consulte el contador de frecuencia modificado de la figura 7-69. Suponga quehay tres etapas de contadores BCD con registros de memoria intermedia res-pectivos. El intervalo de muestreo se fija en 1 s y la frecuencia desconocida esde 125 pps. Describa qué aparecerá en el visualizador para cada una de las si-guientes fallas del circuito.(a) Una conexión abierta en la entrada superior de la compuerta AND.(b) Una resistencia RT quemada.Un técnico prueba el contador de frecuencia de la figura 7-69 usando un in-tervalo de muestreo de 1 s y una frecuencia desconocida de 125 pps. El técni-co espera ver una visualización de 125, pero en vez de eso ve que elvisualizador cambia cada cierto número de segundos como sigue: 125, 250,375, 500, 625, 750, 875, 000, 125, 250, . . . ¿Cuál puede ser la causa de estemal funcionamiento?Consulte el contador ascendente-descendente de la figura 7-18. Describa có-mo cada una de las siguientes fallas del circuito afectan las operaciones deconteo ascendente y descendente.(a) La salida de la compuerta AND 4 está internamente cortocircuitada a V cc.(b) Un puente de soldadura está cortocircuitando la salida de la compuerta

AND 1 a la salida de la compuerta AND 3.Un técnico realiza una prueba en el circuito temporizador Csincronizador) dela figura 7-65 y registra los resultados que se muestran en la tabla 7-10. Exa-mine los datos registrados y determine las causas posibles de la operación de-fectuosa.Un técnico alambra el circuito contador de la figura 7-62. Luego aplica una se-ñal exacta de 8.64 kpps a la entrada y mide una frecuencia de 54 pps en X enlugar de la esperada de 60 pps. ¿Qué error probable cometió en el alambrado?

T 7-60.

T 7-61.

T 7-62.

T 7-63.

T 7-64.

SECCiÓN 7-257-65. Escriba el archivo CUPL para crear el contador que se describe en la figura 7-33

usando operaciones booleanas.7-66. Escriba el archivo CUPL para crear el contador que se describe en la figura 7-33

usando el operador de igualdad.

PREGUNTAS DE EJERCICIO7-67. Para cada un~ de los siguientes enunciados indique el o los tipos de contado-

res que se describen.(a) Cada FF se sincroniza al mismo tiempo.(b) Cada FF divide la frecuencia en su entrada CLKentre 2.(c) La secuencia de conteo es 111, 110, 101, 100,011,010,001,000.(d) El contador tiene 10 estados diferentes.(e) El retardo total en la conmutación es la suma de los retardos individuale.s.(t) Este contador no requiere lógica de decodificación.

B

1 40913 of 37

Capítulo 7 / Contadores y registros410

(g) El número MOD siempre es del doble del número de flip-flops.(h) Este contador divide la frecuencia de entrada entre su número J(i) Este contador puede iniciar su secuencia de conteo a partir de

estado deseado.Este contador puede contar en cualquier dirección.Puede afectarse por fallas o mal funcionamiento en la decodifi(Cuenta de O a 99.Puede ser diseñado para contar a través de secuencias arbitrari2lo determinar la lógica necesaria en las entradas] y K de cada j

(j)(k)(1)(m)

APLICACIONES EN MICROCOMPUTADORA7-68. Un microprocesador que se usa en una aplicación de control con f

debe controlar la sincronización de eventos externos, tales como eldo o apagado de dispositivos como solenoides, motores, y relevad-acciones se pueden temporizar (sincronizar) usando software que epetitivamente un ciclo del programa durante un número específicoSin embargo, esto pone una carga pesada en la MPU, porque no puotra cosa mientras ejecuta el ciclo una y otra vez. Por esta razón, 1:de los intervalos temporizados por lo general los crea el hardwarebajo el control de la MPU En otras palabras, la MPU enviará datos 3re para especificarle la duración del intervalo que debe generar.

En el problema 7-23 se vio cómo el CI 74HC193 se podría usarcuito temporizador (figura 7-65) para generar intervalos de tiemp(correspondientes a los datos binarios provenientes de cuatro inteEste circuito se puede modificar de modo que los datos binarios rde una MPU y no de los interruptores. En la sección S-20 se vio t

MPU podía transferir datos a un dispositivo externo usando sus sali

rección, de datos y de reloj (figura 5-48).Muestre cómo combinar estos dos circuitos de modo que la salid

porizador X genere un nivel ALTO para un intervalo (en segundos) i!mero binario que la MPU preestablece en el contador 74HC193.eliminar cualquier circuitería que no se use. SuP0.!!8a que la señal CPes una onda cuadrada de 1 MHz. Recuerde que PL es una entrada a:

c,D

RESPUESTAS A LAS PREGUNTAS DE REPASO

PARTE 1SECCiÓN 7-1l. Falso. 2. 0000.

SECCiÓN 7-2

3. 128.

2. Cierto, ya que un1. D, C y A estados distintos.contador BCD tiene 10. 3. 5 kHz.

SECCIÓN 7-31. 250 Hz. 2. fenl60. 3. 4096.es MOO-64 y divide la frecuencia entre 64.Q~, Q~, Q,.

SECCIÓN 7-41. En un contador ascendente, el conteo se incrementaen 1 con cada pulso de reloj; en un contador descen-dente el conteo disminuye en 1 con cada pulso. 2.La salida invertida de cada FF está conectada a la entra-da CLK del siguiente FF.

SECCiÓN 7-5l. Cada FF agrega su retardo de propagación;total del contador en respuesta a un pulso de I2. MOD-256.

SECCiÓN 7-6l. Puede operar a mayores frecuencias de relccircuiteña más compleja. 2. Seis flip-flopscompuertas AND. 3. ABCDE.

SECCIÓN 7-81. Se puede preestabler a cualquier conteo inido. 2. El preestablecimiento asíncrono esdiente de la entrada de reloj, en tanto que el rcimiento síncrono ocurre en el borde activo dIde reloj.

4. El contador5. Q6,

SECCIÓN 7-91. Cuando Pi se pulsa BAJO, el contador se Jce con el número binario presente en las entro

14 of 37

Rt'sput'stas él

2. Un estado en ALTO en MRelimina todas lasentradas para restablecer el contador a 0000.

4. 1, 1, O, respectivamente. 5. De O a

Véase el texto apropiado. 2. (a) operación de conta-ascendente. (b) Esta entrada se opera con AND con

. entrada o salida que tenga un "4" en su eti-. (c) Esta entrada controla el efecto de cualquier

que tenga "S" en su etiqueta. (d) La entrada deque está controlada por la entrada etiquetada CS.

. Sesenta y cuatro. 2. Una compuerta NAND deentradas A, B, C, D, Ey F.

CIÓN 7-12Los estados transitorios podrian ser causados por es-

cambiantes de los flip-flops uno a la vez durantetransiciones de estados del contador. 2. La señalselección estroboscópica inhibe las compuertas de

ción hasta que todos los flip-flops hayan com-sus transiciones.

2. Muestra los niveles necesarios.1 y K para producir cada transición de estado del FF

3. Muestra los niveles necesarios en las en-] y K de cada flip-flop para producir las transicio-

de estado del contador. 4. Cierto.

2. Contador Johnson. 3.salida invertida del último FF está conectada a la en-

del primer FF. 4. (a) Falso. (b) Cierto.Cierto. 5. Dieciséis; ocho.

prCAulltaN d(' 411las

PARTE IISECCiÓN 7-16l. 1 ms. 2. Contador borrado; el contador cuentapulsos durante el intervalo de muestreo; el contador pa-ra y mantiene el conteo para visualización. 3. Uncontador de anillo usa más flip-flops que un contador

)ohnson.

SECCiÓN 7-171. Forrnador de pulsos, divisor de frecuencia, contadorde segundos y visualizador, contador de minutos y vi-sualizador, contador de horas y visualizador. 2. Paracambiar la TPN de la sección de MINUTOS a una TPPnecesaria por el 74192.

SECCIONES 7-18 A 7-221. Entrada en paralelo/salida serial. 2. Cierto.3. Entrada serial-salida en paralelo. 4. Entrada se-rial-salida serial. 5. El 74165 usa transferencia asín-crona de datos en paralelo; el 74174 usa la síncrona.6. Un estado en ALTO previene el desplazamiento enCP.

SECCIÓN 7-31. Separa las dos funciones idénticas que realiza esa en-trada. 2. SRG 64.

SECCiÓN 7-25l. Flip-flops D. 2. Si la ecuación se escribe con unaextensión .D, el compilador conectará el flip-flop con elpin de salida. De otro modo, conectará la compuertaORo 3. Hará IWisted.D = 011 siempre que el estadopresente de IWistedsea 111 (7).

15 of 37

,.óticas de diseño lógico secuencial --- .

'"

sincronizadof, 74AlS74 A 74ALS74 ,

ASYNCIN D Q META D Q SYNCtN

(en1rada aslncrómca) ClKSistema sjrK:rÓnlCO

FF1 FF2

FF3CLOCK

(reloj del sistema)

Ejercicios8.22 ¿ Qué tiene que decir el n'L Data Book sobre poner en corto momentáneamente las salidas

de una compuerta a tierra como lo hacemos en el circuito de inhibición de rebote de inte-rruptor de la figura 8-5?

8.23 Investigue el comportamiento del circuito de inhibición de rebote de interruptor de la fi-gura 8-5 si se utilizan inversores 74HCr04; repita lo anterior para inversores 74AC04.

8.24 Suponga que se le solicita diseñar un circuito que produzca una entrada lógica sin rebotedesde un interruptor SPST (single-pole. single throw). ¿Con qué problema inherenle seenfrentará usted?

8.25 Explique por qué los circuitos de bus de retención CMOS no trabajan bien en buses de lreSestados con dispositivos TrL conectados. (Sugerrncia; considere las características deentrada 1TL).

8.26 ~ba un JX'Ogr3JDa VHDL simple que combine en latch la dirección y el ckJ::odificm- <klatch de la figura 8-16 y de la tabla 8-2. Haga uso del nombre de señal LA[19:0] para lassalidas de dirección dellatch.

8.27 Disei\e un contador iterativo de 4 bits que utilice cuatro flip-flops (dispositivos biestables)D y ningún otro componente adicional.

8.28 ¿Cuál es el máximo retardo de propagación desde reloj hasta la salida pare el contador ite-rativo de 4 bits del ejercicio 8.27 que utiliza flip-flops (dispositivos biestables) 74HCf?Repita el ejercicio, empleando flip-flops (dispositivos biestables) 74AHCf y 74LS74.

8.29 Diseñe un contador iterativo hacia abajo o descendente de 4 bits con cuatro flip-flops (dis- ,positivos biestables) D y ningún otro componente adicional. ,

8.30 ¿Qué limita la máxima velocidad de conteo de un contador iterativo, si usted no insiste enpoder leer el valor del contador todas las veces?

8.31 Basado en el enf<XIue de diseño del ejercicio 8.27 y la respuesta del ejercicio 8.30, ¿cuál es lamáxima velocidad de conteo (frecuencia) para un contador iterativo de 4 bils que utilizaflip-flops (dispositivos biestables) 74HCf? Repita el ejercicio, utilizando flip-flops (dis-positivos biestables) 74AHCf y 74LS74.

8.32 Escriba una fónnula para la máxima frecuencia de reloj del circuito contador binario serie sin-crOOico en la figura 8-28. En su fÓlmula. haga que tTQ ~~ el ~ de propagación desdeT hasta a en un flip-flop (dispositivo biestable) T, test8blecimienlo el tiempo de estableci-miento de la entrada EN hasta la frontera ascendente de T, y t ANO el retardo de una com-puerta AND.

-.788 Capítulo 8 Prácticas de diseño lógico secuencial

Figura X8.21

Ejercicios

8.23

8.24

8.25

8.26

8.27

8.28

8.29

8.30

8.31

16 of 37

Repita el ejercicio 8.32 para el circuito contador binario paralelo sincrónico

y compare los resultados.Repita el ejercicio 8.32 para un contador binario serie sincrónico de n bits.

8.35 Repita el ejercicio 8.32 para un contador binario paralelo sincrónico de n bits. ¿Más allá

de qué valor de n deja de ser válida o en su fórmula?

8.36 Con la ayuda de un contador binario de 4 bits 74x 163, diseñe un circuito contador modu-lo 11 con la secuenciadeconteo 3,4,5, ..., 12" 13,3,4, ...

8.37 Busque el diagnuna lógico interno para un contador de décadas sincrónico 74x 162 en un librode datos, y escriba su tabla de estado en el estilo de la tabla 8-11, incluyendo su comporta-miento de conteo en los estados sin utilizar 10-15.

8.38 Elabore un esquema en cascada para el 74x163, de manera análoga a la estructura del conta-dor ~n paralelo sincrónico de la figura 8-29, de tal modo que la velocidad de conteo máximasea la misma para cualquier contador con hasta 36 bits (nueve '163). Determine la máxi-ma velocidad de conteo, utilizando las especificaciones de retardo en el peor de los casos, dela hoja de especificaciones técnicas del fabricante, para los dispositivos número' 163 Y cual-quier componente SSI que se utiliza en la conexión cascada.

8.39 Diseñe un contador módulo 129 empleando dos 74xl63 y un inversor simple.

8.40 Escriba un programa ABEL para un contador módulo N de 8 bits con entrada de carga queutiliza un PAL22V 1O, donde el valor de N está especificado por una constante N en el pro-

grama.8.41 Diseñe un circuito sincrónico temporizado con cuatro entradas, N3, N2, N1 y NO, que

representen un entero N en el intervalo 0-15. El circuito tiene una salida simple Z que seasertiva para exactamente N tics de reloj durante cualquier intervalo de 16 tic s (suponien-do que N se mantiene constante durante el intervalo de observación). (Sugerencia: utilicelógica combinacional con un 74x 163 establecido como un contador de división entre 16libre de carrera. Los tics en los cuales Z es asertiva deberían espaciarse tan equidistantescomo sea posible, es decir, el segundo tic cuando N = 8, el cuarto cuando N = 4, Y así suce-

sivamente.)

8.42 Modifique el circuito del ejercicio 8.41 de manera que Z produzca N transiciones en cadaintervalo de 16 tics. El circuito resultante se conoce como un multiplicador de velocidadbinaria y alguna vez fue vendido como una parte TfL MSI, la 7497. (Sugerencia: Dispareel reloj con la salida de nivel del circuito anterior.)

8.43 Repita los ejercicios 8.41 y 8.42 usando una entrada de 8 bits N7..NO, y realice el circuitoempleando un programaABEL para un simple PAL22VI0.

8.44 Repita los ejercicios 8.41 y 8.42 utilizando una entrada de 8 bits N7..NO, y describa eldiseño con la ayuda de un programa VHDL de comportamiento.

8.45 A un diseñador digital (jel autor!) se le solicitó en el último minuto agregar nueva funcio-nalidad a un PCB que tenía lugar para solamente un CI MSI de 16 terminales más. El PCBya tenía una señal de reloj de 16 MHz, MCLK, y una señal de selección de reserva, con-trolada por microprocesador SEL. Se había pedido al diseñador que proporcionara unanueva señal de reloj, UCLK, cuya frecuencia sería de 8 MHz o 4 MHz dependiendo delvalor de SEL. Para poner peores las cosas, el PCB no tenía compuertas SSI de reserva, yse requería que el UCLK tuviera un ciclo de trabajo de 50% para ambas frecuencias. Letomó al diseñador aproximadamente cinco minutos proponer un circuito. Ahora es su turnopara hacer lo mismo. (Sugerencia: el diseñador ya había considerado que el 74x 163 seríael bloque de construcción fundamental del diseño de circuito secuencial truncado.)

~.46 Diseñe un contador módulo 16, utilice un 74xl69 y como máximo un encapsulado SSI,con la siguiente secuencia de conteo: 7,6,5,4,3,2,1, 0,8,9,10,11,12,13, 14, 15,7,

Ejercicios 789

en la figura 8-29,

multiplicador develocidad

17 of 37

"

790 Capítulo 8 Prácticas de diseño lógico secuencial

8.47 Escriba un programa ABEL para un contador de 8 bits que realice una secuencia de conteo

similar a la del ejercicio 8.46.

8.48 Diseñe un contador binario ascendente/descendente para controlar el elevador de un edifi-cio de 20 pisos, mediante un 16V8 simple. El contJkk>r debelÍa tener en~ de habilitacióny de control ascendente/descendente. Debería enclavarse en el estado I cuando se Cuentehacia abajo, enclavarse en el estado 21 cuando se cuente hacia arriba, y saltar el estado 13en cualquiera de los modos. Dibuje un diagrama lógico y escriba las ecuaciones ABEL

para su diseño.

8.49 Repita el ejercicio anterior utilizando VHDL.

8.50 Escriba un programa VHDL para un contador de n bits que realiza una secuencia de conteosimilar a la del ejercicio 8.46. Escriba el programa de manera tal que el tamaño del conta-dor pueda ser cambiado mediante la modificación del valor de una constante simple N.

8.51 Modifique el programa VHDL en la tabla 8-14 de manera que el tipo de puertos D y Q seaSTD_LCX:;IC_VECroR. incluyendo las funciones de conversión que sean requeridas.

8.52 Modifique el programa en la tabla 8-16 para utilizar VHDL estructural, de modo que con.fornle exactamente el circuito en la figura 8-45, incluyendo los nombres de señal mostrcIOOsen la figura. Defina y haga uso de cualquiera de las entidades siguientes que ya no existen en

su librería AND2, INV, NOR2, OR2, XNOR2, Vdffqqn.

8.53 Modifique el programa en la tabla 8-17 para utilizar la instrucción generic de VHDL. demanera que el tamaño del contador pueda modificarse utilizando la definición generic.

8.54 Diseñe un circuito de conversión paralelo en serie con ocho enlaces serie de 32 canales y2.048 Mbps, Y un solo bus de datos en paralelo de 8 bits y 2.048 MHz que conduzca 256bytes por cuadro. Cada enlace serie debería tener el formato de cuadro definido en la figura8-55. Cada línea de datos serie SDATAi debería tener su propia señal de sincronía SYNCi;los pulsos de sincronía deberían estar alternados de modo que SYNCi + I tenga un pulso

un tic después de SYNCi.

8.55 Muestre la temporización del bus en paralelo y los enlaces en serie, y escriba una tabla ofórmula que muestre cuáles segmentos de tiempo del bus en paralelo son transmitidos enqué enlaces en serie y segmentos de tiempo. Dibuje un diagrama lógico para el circuitoutilizando partes MSI de este capítulo; usted puede abreviar elementos repetidos (p>rejemplo, registros de corrimiento), mostrando solamente las conexiones únicas para cadauna.

8.56 Repita el ejercicio 8.54, suponiendo que todas las líneas de datos en serie deben referenciarsus datos a una sola señal SYNC común. ¿Cuántos chips más requiere este diseño?

8.57 Muestre cómo mejorar el circuito en serie a paralelo del ejercicio 8-57 de modo que el byterecibido en cada segmento de tiempo sea almacenado en su propio registro por 125 ps.hasta que el siguiente byte de ese segmento de tiempo sea recibido. Dibuje el contador ylógica de decodificación para 32 segmentos de tiempo de manera detallada, además de losregistros de datos en paralelo y conexiones para los segmentos de tiempo 31, O Y l. Tam-bién dibuje un diagrama de temp>rización en el estilo de la figura 8-58 que muestra lasseñales de datos y decodificación asociadas con los segmentos de tiempo 31, O Y l.

8.58 Supongamos que a usted se le ha solicitado diseñar una computadora en serie, una quemueve y procesa los datos un bit a la vez. La primera decisión que usted debe tomar es cuálbit transmitir y procesar primero, el LSB o el MSB. ¿Cuál de ellos elegiría, y por qué?

8.59 Diseñe un contador en anillo de autocorreccioo cuyos estados son 11111110, 11111101,..., O 1111111, utilizando solamente dos encapsulados SSI/MSI.

18 of 37

Diseñe dos contadores diferentes de 2 bits Y 4 estados, donde cada diseño utiliza solamenteun encapsulado 74x74 (dos ftip-ftops [dispositivos biestables] D disparados por flanco) y

ninguna otra compuerta.Diseñe un contador Johnson de 4 bits y decodificaciÓD para los ocho estados utilizandosolamente cuatro ftip-ftops (dispositivos biestables) y ocho compuertas. Su contador no

necesita ser de autocorreccióo.

Demuestre que un número par de salidas de registro de corrimiento debe conectarse al cir-cuito de paridad impar en un contador LFSR de n bits si genera una secuencia de longitudmáxima (Advierta que éste es un requerimiento necesario pero no suficiente. También,aunque la tabla 8-21 es consistente con lo que usted está suponiendo demostrar, jcitar sim-

plemente la tabla no es una demostración!)

Demuestre que XC debe aparecer en el lado derecho de cualquier ecuación de retroali-mentación LFSR que genere una secuencia de longitud máxima. (Nola: Suponga que laordenación de bit LFSR Y dirección de corrimiento son como las dadas en el texto; es decir,el LFSR se corre a la derecha, hacia la etapa XC).

Supongamos que un contador LFSR de n bits está diseñado de acuerdo con la figura 8-68y la tabla 8-21. Demuestre que si el circuito de paridad impar se cambia a un circuito deparidad par, el circuito resultante es un contador que visita 2n - 1 etapas, incluyendo todos

los estados excepto 11.. .11.

Encuentre una ecuación de retroalimentación para un contador LFSR de 3 bits, aparte deldado en la tabla 8-2 1, que produzca una secuencia de longitud máxima.Dado un contador LFSR de n bits que genera una secuencia de longitud máxima (2n - Iestados), demuestre que una compuerta XOR extra y una compuerta NOR de n - 1 entra-

das conectadas como se sugiere en la figura 8-69 producen un contador con 2n estados.

Demuestre que una secuencia de 2n estados se obtiene todavía si se sustituye una com-puerta NAND por una NOR arriba, pero la secuencia de estado es diferente.

Diseñe un circuito iterativo para verificar la paridad de una palabra de datos de 16 bits conun solo bit de paridad par. ¿Importa el orden de transmísión del bit?

Modifique el programa del registro de conimiento en la tabla 8-23 para proporcionar unaentrada de borrado asincrónica utilizando un 22V 10.

Escriba un programa ABEL que suministre la misma funcionalidad que un registro de co-rrimiento 74x299. Demuestre cómo ajustar esta función en un 22VIO simple, o expliquepor qué no se puede hacer.

Determine el número de términos de producto requeridos para cada salida del PLD RING8en la tabla 8-25. ¿Entrará en un 16R8 o en un 16V8R?

¿En qué situaciones los programas ABEL de las tablas 8-26 y 8-27 dan diferentes resulta-dos operacionales?

Modifique el programaABEL en la tabla 8-26 de manera que las fases sean siempre de porlo menos dos tics de reloj de extensión, incluso si RESTART es asertiva al principio deuna fase. RESET debería tener efecto inmediatamente.

Repita el ejercicio anterior para el programa de la tabla 8-27.

Suponga que el generador de temporización de la tabla 8-26 se utiliza para controlar unsistema de memoria dinámica, de modo que todas las seis fases deben completarse paraleer o escribir la memoria. Si el generador de temporización es reestablecido duranteuna operación de escritura sin completar la totalidad de las seis fases, el contenido de lamemoria puede corromperse. Modifique las ecuaciones en la tabla 8-26 para evitar este

problema.

1.61

8.62

8.63

8.64

8.65

8.66

8.67

8.68

8.69

8.70

8.71

8.72

8.73

8.748.75

Ejercicios 79 t.",19 of 37

792 Capítulo 8 Prácticas de diseño lógico secuencial ;."8.76 Un estudiante propuso crear las formas de onda de temporización de la figura 8-72 COmen-

zando con el programa ABEL en la tabla 8-27 y cambiando la codificación de cada uno delos estados P1 F, P2F, ... , P6F de manera que la salida de fase con'espondiente es 1 envez de O, de modo que la salida de fase es O solamente durante el segundo tic de cada fasecomo se requiere. ¿Es esto un buen enfoque? Haga un comentario sobre los resultados ~~ducidos por el compilador ABEL cuando intente esto.

8.77 Las formas de onda de salida producidas por los programas ABEL en las tablas 8-29 y8-30 no son idénticas, cuando las entradas RESTART y RUN son cambiadas. Explique larazón para esto y posteriormente modifique el programa en la tabla 8-30 de modo que su

comportamiento satisfaga el de la tabla 8-29.

8.78 La implementación del contador en anillo ABEL en la tabla 8-26 00 es autosincronizante.Por ejemplo, describa qué ocurre si las salidas [Pl_L. . P6_L] se encuentran inicialmente

en O, y la entrada RUN es aseniva sin activar RESET o RESTART. ¿Qué otros estados dearranque exhiben esta clase de comportamiento 00 autosincronizante? Modifique el pro-grama de manera que sea autosincronizante.

8.79 Repita el ejercicio anterior para la implementación del contador en anillo VHDL en la

tabla 8-33.

8.80 Disefte un circuito iterativo con una entrada Bj por etapa y dos entradas de frontera X y yde modo que X = 1 si por lo menos dos entradas Bj son 1 y además Y = I si por lo menos

entradas Bj consecutivas son l.

8.81 Diseñe una máquina de cerradura de combinación de acuerdo a la tabla de estado 7-14 conun contador 74x 163 y lógica combinacional para las entradas LO_L. CLA_L y A-D del'163. Utilice valores de contador 0-7 para los estados A-H.

8.82 Escriba un programa ABEL correspondiente al diagrama de estado en la figura 8-84 parala unidad de control del multiplicador.

8.83 Escriba un programa VHDL correspondiente al diagrama de estado en la figura 8-84 parala unidad de control del multiplicador.

8.84 Escriba un programa VHDL que se desempeñe con Ia.~ mismas entradas, salidas y fun-

ciones que la unidad de datos del multiplicador en la figura 8-82.

8.85 Escriba un programa VHDL que combine los programas de los dos anteriores ejercicios

para formar un multiplicador completo de corrimiento y suma de 8 bits.

8.86 El texto establece que el diseñador no necesita preocuparse de ningún problema de tem-porización en el diseño sincrónico de la figura 8-83. En realidad, si existe una pequeña pre-

ocupación. Examine las especificaciones de temporizaciÓD para el 74x377 y discuta al res-

pecto.

8.87 Determine el mínimo periodo de reloj para el circuito multiplicador de corrimiento y suma

en la figura 8-83, suponiendo que la máquina de estado está realizada con un soloGAL16V8-20 y que las partes MSI son tOdas n1.. 74LS. Haga uso de la información de

temporización del peor de los casos, dada en las tablas en este libro. Para el '194, 'pd es,desde el reloj hasta cualquiera de las salidas, de 26 ns y '5 es de 20 ns para las entradas dedatos serie y paralelo y de 30 ns para entradas en modo de control.

8.88 Diseñe una unidad de datos y una máquina de estado de unidad de control para multi-plicar números de complemento a dos de 8 bits utilizando el algoritmo discutido en la

sección 2.8.

.~~..- . ~ !~. ~.'!:; :;~ :"" ,¡,¡,i.,¡,¡,¡,¡,¡,¡,¡,¡,'

20 of 37

SI~, 74F74- A 74F7¡-' 74F74

META SYNCIN OSYNCINASYNCIN O Q O Q O Q

(SYNCIN(entrada asincrónica) ,-- ~QJ( - >QJ( - >QJ( sin sesgo) Sistema sincrónK:o

FF1 FF2 FF4

74F74

~D Q-

-)QJ( Q ~FF3

CLOCK Flaura XI(reloj del sistema)

Diseñe una unidad de datos y una máquina de estado de unidad de control para dividirnúmeros sin signo de 8 bits aplicando el algoritmo de corrimiento y resta que se analizó

en la sección 2.9.Suponga que la señal SYNCIN del problema 8.21 se conecta a un circuito combinacio-nal en el sistema sincrónico, el cual a su vez controla las enttadas D de los flip-flops (dis-positivos biestables) 74ALS74 que están temporizados por CLOCK. ¿Cuál es el máximoretardo de propagación permisible de la lógica combinaciona1?El circuito de la figura X8.9l incluye un flip-flop (dispositivo biestable) eliminador desesgo de manera que la salida sincronizada del sincronizador de ciclo múltiple se encuen-tre disponible tan pronto como es posible después del flanco de CLOCK. Ignorando con-~ideraciones de metaestabilidad, ¿cuál es la frecuencia máxima de CLOCK? Supongaque para un 74F74, 'establecimiento = 5 ns y 'pd = 7 ns.

Aplicando la máxima frecuencia de reloj que se determinó en el ejercicio 8.91, y supo-niendo una velocidad de b-ansición asincronica de 4 MHz, determine el MTBF del sin-

cronizador.Determine el MTBF del sincronizador de la figura X8. 91, suponiendo una velocidad detransición asincrónica de 4 MHz y una frecuencia de reloj de 40 MHz, que es menor quela máxima determinada en la figura X8.91. En esta situación, se presenta en realidad una"falla del sincronizador" solamente si DSYNCIN es metaestable. En otras palabras,SYNCIN puede permitirse ser metaestable durante un tiempo corto, mientras no afecteDSYNCIN. Esto produce un MTBF mejor.

Examine la patente de U.S. número 4,999,528, "Metastable-proof flip-flop (dispositivobiestable)" y describa por qué no siempre funciona como se anuncia. (Sugerencias: Laspatentes pueden hallarse en www. pa tents. ibm. com. Hay suficiente información eneste resumen de patente para averiguar cómo pude fallar el circuito.)

En el circuito de sincronización de las figuras 8-102, 8-104 Y 8-106, se puede reducir elretardo de la transferencia de un byte desde el dominio RCLK hasta el dominio SCLK sise utiliza una versión más anterior del pulso SYNC para arrancar el sincronizador. Supo-niendo que usted pueda generar SYNC durante cualquier bit del byte recibido, ¿cuál bitdebería utilizar para minimizar el retardo? También determine si su solución satisface losrequerimientos de retardo máximo para el circuito. Suponga que todos los componentestienen temporizaci6n 74AHCT que ellatch S-A está construido a partir de un par decompuertas NOA acopladas en cruz, y muestre un detallado análisis de temporizaci6npara sus respuestas.

8.92

8.93

8.95

Ejercicios 7'

Figura X8.91

21 of 37

794 Capitulo 8 Prácticas de diseño lógico secuencial

En vez de utilizar un latch en el circuito de conuul de sincron~ión de la figura 8-1~, algu-nas aplic~iones utilizan un flip-flop (dispositivo biestable) D disparado por frontera COfOO semuestra en la figura 8-111. Obtenga los requerimientos de retaftk) máximo y retardo mínin»para este circuito, COn'esJX>ndiente a las ecuaciones 8-1 hasta la 8-3, y discuta si este enfoquefacilita o em~ los requerimientos de retank>.

Un famoso diseftador digital ideó el circuito mostrado en la figura X8.97(a), que se suPOIMelimina la metaestabilidad en un periodo de un reloj de sistema. El circuito M es un ~.tor de voltaje analógico sin memoria cuya salida es I si a se encuentra en el es~metaestable y O de otro modo. La idea del diseftador del circuito era que si la línea Q 14detecta que está en el estado metaestable cuando CLOCK se va al nivel bajo, la com~NAND bon-ará el ftip-ftop (dispositivo biestable) D, el cual a su vez eliminará la salid¡metaestable, provocando una salida O del circuito M y negando así la entrada CLR del ftipftop (dispositivo biestable). Los circuitos son todos suficientemente rápidos para que t<Oesto ocurra mucho antes de que CLOCK se vaya al nivel alto de nuevo; las formas de ondesperadas se ilustran en la figura X8.97(b).

8.96

8.97

Desafortunadamente, el sincronizador aún fallará ocasionalmente, y el famoso diseñadCJ

digital ahora se encuentra disenando bolsillos para pantalones de mezclilla. Explique, codetalle, cómo fue que llegó a fallar, incluyendo un diagrama de temporización.

Figura X8.97 (a)

(entrada asincr6nica)

(reloj def sistema)

(b)

sincroni~i6n

SYNCIN

~

ClOCK

ASYNCIN

SYNCIN

META

MET ACLR_l

22 of 37

250 Capítulo 6 Registros y contadores

PROBLEMAS

6-1 Incluya una COmpuerta NAND de dos entradas con el registro de la figura 6-1 y conecte la salida dela compuerta a las entradas C de todos los flip-flops. Una entrada de la compuerta NANO recibe lospulsos de reloj del generador de reloj, y la otta entrada de la compuerta se encarga de controlar la car-ga en paralelo. Explique el funcionamiento del registro modificado.

6-2 Incluya una entrada de despeje sincrónica para el registro de la figura 6-2. El registro modifica-do tendrá una capacidad de carga en paralelo y una capacidad de despeje sincrónico. El registrose despeja (pone en ceros) sincrónicamente cuando el reloj tiene una transición positiva y la en-

trada de despeje es 1.

6- 3 ¿Qué diferencia hay entre transferencia en serie y en paralelo? Explique cómo convertir datos en se-rie a paralelo y datos en paralelo a datos en serie. ¿Qué tipo de registro se necesita?

6-4 El contenido de un registro de cuatro bits es inicialmente 110 1. El registro se desplaza seis vecesa la derecha, siendo la entrada en serie 10 lI O 1. ¿Qué contiene el registro después de cada des-

plazamiento?6-5 El registro universal de desplazamiento de cuatro bits mostrado en la figura 6-7 se encierra en un

paquete de CI.

a) Dibuje un diagrama de bloques del circuito integrado que señale todas las entradas y salidas.Incluya dos entradas para la alimentación eléctrica.

b) Dibuje un diagrama de bloques empleando dos CI para producir un registro de desplaza-miento universal de ocho bits.

6-6 Diseñe un registro de desplazamiento de cuatro bit' con carga paralela empleando flip-flops D. Haydos entradas de control: desplazar y cargar. Cuando desplazar = 1, el contenido del registro se des-plaza una posición. Se transfieren nuevos datos al registro cuando cargar = l Y desplazar = O. Si

ambas entradas de control son O, el contenido del registro no cambia.

6-7 Dibuje el diagrama lógico de un registro de cuatro bits con cuatro flip-flops D y cuatro multiple-xores 4 X 1, con entradas de selección de mOOo SI y So- El registro opera según la siguiente ta-bla de función:

s, ft Oper8Clón del ngistro8c -

O O Sin cambioO 1 Complementar las cuab"O salidas1 O Poner el regisb"O en ceros (sincrónico con el reloj)I I Cargar datos en paralelo

6-8 El sumador en serie de la figura 6-6 usa dos registros de cuatro bits. El registro A contiene elnúmero binario 0101, y el registro 8, 0111. El flip-flop de acarreo se restablece inicialmente enO. Numere los valores binarios que están en el registro A y en el flip-flop de acarreo después decada desplazamiento.

6-9 En la sección 6-2 se describieron dos formas de implementar un sumador en serie (A + B). Esnecesario modificar los circuitos para convertirlos en restadores en serie (A - 8).

a) Utilizando el circuito de la figura 6-5, indique los cambios necesarios para obtener A + com-plemento a dos de B.

b) Utilizando el circuito de la figura 6-6, indique los cambios requeridos modificando la tabla6-2, de un circuito sumador a uno restador. (Véase el problema 4-12.)

6- 10 Diseñe un complementador a dos en serie con un registro de desplazamiento y un flip-flop. El nú-mero binario se desplaza hacia afuera por un lado y su complemento a dos se desplaza haciaadentro por el otro lado del registro de desplazamiento.

23 of 37

6-11 Un contador binario de rizo usa flip-flops que se disparan con el borde positivo del reloj. ¿Cuálserá el conteo si a) las salidas normales de los flip-flops se conectan al reloj y b) las salidas decomplemento de los flip-flops se conectan al reloj?

Dibuje el diagrama lógico de un sumador binario de rizo de cuatro bits de cuenta regresiva utili-zando a) flip-flops que se disparan con el borde positivo del reloj y b) flip-flops que se disparancon el borde negativo del reloj.

Demuestre que es posible construir un contador BCD de rizo empleando un contador binario derizo de cuatro bits con despeje asincrónico y una compuerta NANO que detecta la ocurrenciade la cuenta 1010.

6-12

6-13

6-14

6-15

¿Cuántos flip-flops se complementarán en un contador binario de rizo de 10 bits para llegar a lasiguiente cuenta después de la cuenta?: a) 1001100111; b) 0011111111; c) 1111111111.

Un flip-flop tiene un retardo de 5 ns desde el momento en que se da el borde de reloj hasta el mo-mento en que la salida se complementa. ¿Qué retardo máximo tendría un contador binario de ri-zo de 10 bits que usara esos flip-flops? ¿Con qué frecuencia máxima puede operar el contador demanera confiable? .

El contador BCD de rizo que se representa en la figura 6-10 tiene cuatro flip-flops y 16 estados,de los cuales sólo se usan 10. Analice el circuito y detennine el siguiente estado para cada uno delos otros seis estados no utilizados. ¿Qué sucederá si una señal de ruido hace que el circuito pa-se a uno de los estados no utilizados?

Diseñe un contador binario sincrónico de cuatro bits con flip-flops D.

¿ Qué operación se efectúa en el contador ascendente-descendente de la figura 6-13 cuando am-bas entradas, arriba y abajo, están habilitadas? Modifique el circuito de modo que cuando ambasentradas sean 1, el contador no cambie de estado, sino que perntanezca en la misma cuenta.

Las ecuaciones de entrada de flip-flops para un contador BCD construido con flip-flops T se inclu-yen en la sección 6-4. Obtenga las ecuaciones de entrada para un contador BCD construido con a)flip-flops JK y b) flip-flops D. Compare los tres diseños para detenninar cuál es el más eficiente.

Encierre el contador binario con carga paralela de la figura 6-14 en un diagrama de bloques quemuestre todas las entradas y salidas.

a) Muestre las conexiones de cuatro de esos bloques para formar un contador de 16 bits con car-

ga paralela.

b) Construya un contador binario que cuente desde O hasta 64 binario.

El contador de la figura 6-14 tiene dos entradas de control-Cargar (L) y Conteo c)- y una en-trada de datos (1;).

a) Deduzca las ecuaciones de entrada de flip-flops para J y K de la primera etapa, en ténninosde L, C e l.

b) En la figura P6-21 se observa el diagrama lógico de la primera etapa de un circuito integra-do equivalente (74161). Compruebe que este circuito sea equivalente al de a).

6-16

6-17

6-18

6-19

1"'-6-20

6-21

~

Conteo (C)

Datos (D)

FIGURA P6-21

Problemas 251

24 of 37

252 Capítulo 6 Registros y contadores

6-22 Utilizando el circuito de la figura 6-14, ~ tres alternativas para un contador mod-12:

a) Utilizando una compuerta AND y la entrada de carga.

b) Utilizando el acarreo de salida.

c) Utilizando una compuerta NAND y la entrada de despeje asincrónico.

Diseñe un circuito de temporización que genere una señal de salida que se mantenga encendidadurante exactamente ocho ciclos de reloj. Una señal de inicio hace que la salida pase al estado 1;después de ocho ciclos de reloj, la señal vuelve al estado O.

6-23

Disefte con flip-flops T un contador que pase por la siguiente sucesión binaria repetida: O, 1,3,7,6,4. Demuestre que si los estados binarios 010 y 101 se consideran condiciones de indi-ferencia, el contador podría no funcionar correctamente. Encuentre una forma de corregir eldisefto.

Es necesario generar seis señales repetidas de temporización Toa T 5 similares a las que se indi-can en la figura 6-17c). Diseñe el circuito utilizando:

a) Únicamente flip-flops. b) Un contador y un decodificador.

Un sistema digital tiene un generador de reloj que produce pulsos con una frecuencia de 80MHz. Diseñe un circuito que genere un reloj con un tiempo de ciclo de 50 ns.

Diseñe un contador que siga esta sucesión binaria repetida: O, 1,2,3,4,5,6. Use flip-flops JK.

Diseñe un contador que siga esta sucesión binaria repetida: O, 1,2,4,6. Use flip-flops D.

Numere los ocho estados no utilizados del contador de anillo con extremo conmutado de la fi-

gura 6-18a).

Determine el siguiente estado para cada uno de estos estados y demuestre que, si el contador lle-ga a estar en un estado no válido, no volverá a un estado válido. Modifique el circuito como serecomienda en el texto y demuestre que el contador produce la misma sucesión de estados y queel circuito llega a un estado válido desde cualquiera de los estados no utilizados.

Demuestre que un contador Johnson con" flip-flops produce una sucesión de 2" estados. Nu-mere los 10 estados producidos con cinco flip-flops y los ténninos booleanos de cada una de lasdiez salidas de compuerta AND.

Escriba las descripciones HDL de comportamiento y estructural del registro de cuatro bits de lafigura 6-1.

a) Escriba la descripción HDL del comportamiento de un registro de cuatro bits con carga pa-ralela y despeje asincrónico.

b) Escriba la descripción HDL estructural del registro de cuatro bits con carga paralela de la fi-gura 6-2. Utilice un multiplexor 2 x 1 para las entradas de flip-flops. Incluya una entrada dedespeje asincrónico.

c) Verifique ambas descripciones con un conjunto de pruebas.

Se usa el programa de estímulo siguiente para simular el contador binario con carga paraleladescrito en el ejemplo HDL 6-3. Examine el programa y prediga qué salida tendrá el contador yel acarreo entre t = O Y t = 155 ns. -

6-24

6-25

6"26

6-27

6"28

6-29

6.30

6-31

6~32

6-33

~

~

.

25 of 37

//Estimulo para probar//de1 ejemplo 6-3

-.<tul. testcounter;

reg Count, Load,

reg [3:0] IN;

rir~ CO;

wire [3:0] Aicounter cnt (Count, Load, IN, CLK, Clr, A, CO);

al_y.*5 CLK =

initial

beg'inC1r = O;

CLK = 1;

Load = O;

*5 C1r =

*50 Load =

110 Load =

170 Count

120eD4

endaodu le

6- 34 Escriba la descripción HDL del comportamiento de un registro de desplazamiento de cuatro bits

(figura 6-3).

6- 35 Escriba las descripciones HDL de comportamiento y estructural del contador arriba-abajo decuatro bits cuyo diagrama lógico aparece en la figura 6-13.

6- 36 Escriba la descripción HDL del comportamiento de un contador arriba-abajo de cuatro bits concarga paralela utilizando las siguientes entradas de control:

a) El contador tiene tres entradas de control para las tres operaciones: Aniba, Abajo y Cargar. Elorden de precedencia es: Cargar, Arriba y Abajo.

b) El contador tiene dos entradas de selección para especificar cuatro operaciones: Arriba, Aba-

jo, Cargar y sin cambio.

6-31 Escriba la descripción HDL de un contador anular de ocho bits similar al de la figura 6-17a).

6- 38 Escriba la descripción HDL de un contador anular con extremo conmutado de cuatro bits (figu-ra 6-18a).

6-39 Escriba las descripciones HDL de comportamiento y estructural del contador de la figura 6-16.

Problemas 253

el contador

CLK, Clr;

-CLKi

Count . 1;1;

1; IN = 4'bl100;O;

o;

$fini8h;

26 of 37

538 . CONTADORES

7. ¿Cuál de los siguientes contadores es un ejemplo de un contador con un módulo truncado?

(8) módulo 8 (b) módulo 14

(c) módulo 16 (d) módulo 32

8. Un contador asíncrono de 4 bits está formado por flip-flops que tienen un retardo de propaga-ción de la seftal de reloj a Q de 12 os. ¿Cuánto tiempo tarda el contador en iniciar un nuevociclo desde 1111 a OOOO?

9. Un contador BCD es un ejemplo de

(8) contador de módulo completo

(b) un contador de décadas

(c) un contador de módulo truncado

(d) las respuestas (b) y (c)10. En un contador BCD 8421, ¿cuál de los siguientes estados es un estado no válido?

(a) 1100 (b) 0010 (c) 0101 (d) 1000

11. Tres contadores de módulo 10 en cascada tienen un módulo global de:

(a) 30 (b) 100 (c) 1000 (d) 10.000

12. Se aplica una frecuencia de reloj de 10 MHz a un contador en cascada formado por un conta-dor de módulo 5, un contador de módulo 8 y dos contadores de módulo 10. La frecuencia desalida más baja posible es:

(a) 10 kHz (b) 2.5 kHz (c) 5 kHz (d) 25 kHz

13. Un contador ascendente/descendente de 4 bits se encuentra en estado binario cero. El siguien-te estado en el modo descendente es:

(8) 0001 (b) 1111 (c) 1000 (d) 1110

J 4. El valor fin de cuenta de un contador binario de módulo 13 es:

(8)0000 (b)1111 (c)ll01 (d)ll00

SECCIÓN 8.1. Funcionamiento del contador asincrono

1. Para el contador asíncrono de la Figura 8.73,ocho impulsos de reloj, indicando las fonnas de onda de la señal de reloj, de Qo y de Qr

ru-U1fl.ru-U-UL

FIGURA 8.73

2. Para el contador asíncrono de la Figura 8.74, dibujar el diagrama de tiempos completo paradieciséis impulsos de reloj, indicando las formas de onda de la señal de reloj, Qo, QJ Y Q2'

3. En el contador del Problema 2, suponer que cada flip-flop tiene un retardo de propagación,entre el impulso de disparo de reloj y el cambio en la salida Q. de 8 ns. Detenninar el retardo

dibujar el diagrama de tiempos completo para

27 of 37

ALTO

lo e , Q2

CLK C

KO

FIGURA 8.74

en el caso peor (el más largo) a partir de que se aplica un impulso de reloj hasta que el conta-dor alcanza un determinado estado. Especificar el estado o estados para los que se producedicho caso peor.

4. Indicar cómo se conecta un contador asíncrono de 4 bits 74LS93, para obtener cada uno de lossiguientes módulos:

(a) 9 (b) 11 (c) 13 (d) 14

Funcionamiento del contador sincronoSECCIÓN 8.2

S. Si el contador del Problema 3 fuera síncrono en lugar de asincrono, ¿cuál seria el retardo más

largo?6. Dibujar el diagrama de tiempos completo para el contador binario síncrono de cinco etapas de

la Figura 8.75. Verificar que las fonnas de onda de las salidas Q representan el número bina-rio correcto después de cada impulso de reloj.

7. Analizando las enb'adas J y K de cada flip-flop antes de cada impulso de reloj, probar que elcontador de décadas de la Figura 8.76 avanza a través de una secuencia BCD. Explicar, encada caso, cómo estas condiciones hacen que el contador pase al siguiente estado correcto.

8. Las formas de onda de la Figura 8.77 se aplican a las entradas de habilitación, borrado y dereloj, como se indica. Dibujar las señales de salida del contador en función de estas entradas.La entrada de borrado es asíncrona.

9. En la Figura 8.78 se muestra un contador de décadas BCD. Se aplican las entradas de reloj yde borrado que se indican. Determinar las formas de onda de las salidas del contador (Qqo Q"Q2 y QJ). La entrada de borrado es sincrona y el contador, inicialmente, está en el estado bina-no 1000.

10. Las formas de onda de la Figura 8.79 se aplican a un contador 74HC163. Determinar las sali-das Q y RCO. Las entradas son Do = 1, DI = 1, D2 = O y DJ = l.

PROBLEMAS. 539

(e) 15

FIGURA 8.75

28 of 37

CONTADORES540 .

CLK

CTEN 1-- -,r l -CLKJU1.JU1J1.J1JlJ-l.J1 n (TEN

a.K

CiR.-J LJ ciR

_r1_n___I-LJ--l__n__J-l-a..K

CLR

-'JJ-UUU.1.J1JV-l-..JL1-lJ-U~J-l_J.-U-l.n-

I I I I I I I

~ : : !: ! !I I I I I II I I I I I

:: LJ ~!I I I ,I I I I

ENT i i LJI I

U

CLK

CLR

ENP

LOAD

11. Las fonDas de onda de la Figura 8.79 se aplican a un contador 74F162. Detenninar las salidasQ y TC. Las entradas son Do = 1, DI = O, D2 = O y DJ = l.

Contadores ascendentes/descendentes sfncronos

12. Dibujar un diagrama de tiempos completo para un contador ascendente/descendente de 3 bitsque sigue la siguiente secuencia. Indicar cuándo el contador está en modo ascendente y cuán-do está en modo descendente. Suponer que es disparado por flanco positivo.

SECCIÓN 8.3.

FIGURA 8.76

oQo Q, Q2 Q3

FIGURA 8.n

CTR DIV 10

ao al Q2 o)

FIGURA 8.78

FIGURA 8.79

29 of 37

0,1,2,3,2,1,2,3,4,5,6,5,4,3,2,1,013. Dibujar la fonDa de onda de salida Q de un contador ascendente/descendente 74HCI90 con

las fonDas de onda de entrada mostradas en la Figura 8.80. Las entradas de datos están a cero.

Comenzar la cuenta en el estado 0000.

_J--l-fl_J-l-rLJ.~-l-rl-f1-.r1-rUL.n_~-l~L_JLI I I I I I I I I

~ ! !! r1¡ ¡ ¡I lit I

- i ¡: 1: ~ - II II II I I

I I1 I I I

¡¡jAij UL__j- -

CLK

CTEN

o/u

FIGURA 8.80

SECCIÓN 8.4 Diseño de los contadores síncronos

14. Detenninar la secuencia del contador de la Figura 8.81.

Ql!t J D,

Q2C

a.I:

FIGURA 8.81

15. Determinar la

CLK

16. Diseftar un contador

00,10,01, 11,00...17. Diseftar un contador que genere la siguiente

1,4,3,5,7,6,2,1...18. Diseftar un contador que genere la siguiente

0,9,1,8,2,7,3,6,4,5,0,...

PROBLEMAS. 541

del contador de la Figura 8.82. Comenzar con el contador borrado.

FIGURA 8.82

secuencia. Utilizar flip-flops J-K.

secuencia binaria. Utilizar flip-flops J-K.

secuencia binaria. Utilizar flip-flops J-K.

que genere la siguiente

30 of 37

542 . CONTADORES

19. Disei\ar un contador binario que genere la secuencia que indicaFigura 8.83.

FIGURA 8.83

SECCIÓN 8.S Contadores en cascada

20. Para cada una de las configuraciones en cascada de la Figura 8.84, detenninar la frecuencia dela sefl.al en cada punto sefl.alado con un número encerrado en un círculo, y calcular los módu-los globales.

- ~r:::::-:'l~_r=:-:1~_I";-;-'_~1 k H z --l~J--~L~.!J-~L~:!.J~

(a)

J:=:-::1 ~~I=:-::1~_J-=~~_I-=:-:-l~100kHz --l~.!!!I---l~.!.!?J--l~~--~~.:I~

(b)

-r=:"l q¿~r::~~~I-=':1~_I-;::::-::1_~_I-;:::-::l- ~21 MHz -~l~~J---l~!J--~t~~J---l~l.?J---~..!!!.J-~

(c)

__~I-=:-:1~~r;::7:1~_I=~~~r-=;:'~_I;:;;;-::;1_~3 9 . 4 k H z -~L~:!:.J-~l~~---L~!!-J-~l~~J-~~ ~ - ~

(d)

FIGURA 8.84

21. Ampliar el contador de la Figura 8.41 para crear un contador divisor por 10.000 y un contadordivisor por 100.000.

22. Por medio de diagramas de bloques generales, indicar cómo se obtendrán las siguientes fre-cuencias a partir de una seftal de reloj a 10 MHz, empleando flip-flops, contadores de módu-lo 5 y contadores de décadas.

(8) 5 Mliz (b) 2,5 Mliz (c) 2 ~z

(d) 1 MHz' (e) 500 kHz (f) 250 kHz

(g) 62,5 kHz (b) 40 kHz (1) 10kHz (j) 1 kHz

de estados de lael

31 of 37

SECCIÓN 8.6 Decodificación de los contadores23. Dado un codificador de décadas BCD con sólo disponibles las salidas Q, definir la lógica

requerida para decodificar cada uno de los estados futuros e indicar cómo se conectaría al con-tador. Se precisa una salida a nivel ALTO para indicar cada estado decodificado. El MSB es el

de la izquierda.

(a) 0001

(b)OOll

(c)OlOl

(d)Olll(e) 1000

24. Para el contador binario de 4 bits conectado al decodificador de la Figura 8.85, detenninarcada fonna de onda de salida del decodificador en función de 10$ impulsos de reloj.

r~"U1J"Ul.rtnnru1.IUU1.rt1 2 3 4 S 6 7 8 9 1011121314 IS 16

25. Si el contador de la Figura 8.85 es asíncrono, determinar dónde se producen los glitches en lassefiales de salida del decodificador.

26. Modificar el circuito de la Figura 8.85 para eliminar los g/itches de decodificación.

27. Analizar la ocurrencia de g/itches en la salida de la puerta de decodificación en el contador dela Figura 8.45. Si se producen g/itches, sugerir una forma de eliminarlos.

28. Analizar la ocurrencia de g/itches en las salidas de las puertas de decodificación en el conta-dor de la Figura 8.46. Si éstos se producen, modificar el diseño para eliminarlos.

Aplicaciones de los contadores29. Suponer que el reloj digital de la Figura 8.51 se inicializa a las doce horas. Determinar el esta-

do binario de cada contador después de que se hayan producido sesenta y dos impulsos de 60Hz de frecuencia.

30. ¿Cuál es la frecuencia de salida de cada contador en el circuito del reloj digital de la Figura

8.51?

SECCIÓN 8.7

PROBLEMAS. 543

FIGURA 8.85

32 of 37

544 . CONTADORES

31. Para el sistema de control del aparcamiento de coches de la Figura 8.54, en la Figura 8.86 sepresenta una secuencia patrón de entrada y los impulsos del sensor para un deterDlinado pe-riodo de 24 horas. Si ya había 53 coches en el garaje al inicio del periodo, ¿cuál es el estadodel contador pasadas las 24 horas?

S e n sor d eum.n_-ll1_JJlllJl_j~.u-1-llJLL.n1-JLUJLUj_.lL.n.n.n .L1Jentrada I

III

Sensor de ll~ ~l_J ll.l_u.nJllU___I_-1llJLJ- LlJsalida! I

O 24 bu

AGURA 8.86

32. El número binario correspondiente al decimal 57 se presenta en las entradas de datos en para-lelo del convertidor paralelo-serie de la Figura 8.56 (Do es el LSB). Inicialmente, el contadorcontiene todo ceros y se aplica una señal de reloj a 10kHz. Desarrollar el diagrama de tiem-pos que muestre el reloj, las salidas del contador y la salida de datos serie.

Localización de ayertas

33. Para el contador de la Figura 8.1, dibujar el diagrama de tiempos para las formas de onda Qoy Q¡ si se produce alguno de los fallos siguientes (suponer que, inicialmente, Qo y Q. están anivel BAJO):

SECCIÓN 8.9

(a) la entrada de reloj de FFO está cortocircuitada a masa.

(b) la salida Qo está en circuito abierto.

(c) la entrada de reloj de FFl está en circuito abierto

(d) la entrada J de FFO está en circuito abierto

(e) la entrada K de FFl está cortocircuitada a masa.

34. Resolver el Problema 33 para el contador de la Figura 8.11.

35. Aislar el fallo del contador de la Figura 8.3, analizando las formas de

CLK JlLJ2LJ31_J4lJ5l~~7l_J8LI I I I I I I If - I I I I I I I

ao r-l.-II_S-L..J--L--I I I I I I I II I I I I I I I

Q) J~i: i: r :I I I I I I I II I I I I I . I

Q I I I I I I I I2 O . . -, . .. . .

FIGURA 8.87

36. A partir del diagrama de seftales de la Figura 8.88, detenninar el fallo más probable en el con-tador de la Figura 8.14.

37. Resolver el Problema 36, si la salida Q2 se corresponde con la forma de onda de la Figura 8.89.Las salidas Qo y QI son las de la Figura 8.88.

38. Se aplica una señal de reloj de 5 MHz al contador en cascada de la Figura 8.44 y se mide unafrecuencia de 76,2939 Hz en la última salida RCO. ¿Es esto correcto? Si no lo es, ¿cuál es elfallo más probable?

39. Desarrollar una tabla para probar el contador de la Figura 8.44, que muestre la frecuencia dela última salida RCO, para todos los posibles fallos que se producen cuando cada una de lasentradas de datos (Do, DI' D2 Y D3) está en circuito abierto. Utilizar una frecuencia de pruebade reloj de 10 MHz.

ondade la Figura 8.87.

33 of 37

J t j-.i---!.--t !--t.-t I t I I I I IJ r-1--1___l r I 1._. II I I I

I tI I I I I I I I

..r--l.._J i j---l r t

CLK

ao

QI

Q2

FIGURA 8.88

t I I I

[ '-1[.--1- -CLK

Qz

FIGURA 8.8940. El display de 7-segmentos para las decenas de horas del sistema de reloj digital de la Figura

8.51 presenta continuamente en el display un l. Los restantes digitos funcionan correctamen-

te. ¿Cuál es el problema?41. ¿Cuál seria la indicación visual si la salida QI del contador de decenas de minutos de la Figura

8.51 estuviera en circuito abierto? Consultar también la Figura 8.52.

42. Un determinado día (posiblemente un lunes) los dueftos de las plazas del garaje que tiene elsistema de control descrito en las Figuras 8.54 y 8.55, comienzan a presentar quejas. Los due-ftos dicen que pueden entrar en el garaje PQrque la barrera está levantada y el cartel de COM-PLETO está apagado, pero que una vez que han entrado no pueden encontrar una plaza vacía.Si fuera el técnico encargado de mantener este sistema, ¿cuál pensaria que era el problema?¿Cómo localizaria la avería y repararia el sistema lo más rápidamente posible?

sistemasAplicación a los43. Implementar la lógica de entrada del circuito secuencial del sistema de control de semáforos

utilizando sólo puertas NAND.44. Reemplazar los flip-flops D del contador en código Gray de dos bits de la Figura 8.67 por flip-

flops J-K.45. Especificar cómo se cambiaría el intervalo de la luz verde de 25 s a 60 s.

Problemas especiales de diseno

46. Diseñar un contador de módulo 1000, utilizando contadores de décadas 74F162.

47. Modificar el disefto del contador de la Figura 8.44 para conseguir un módulo de 30.000.

48. Repetir el Problema 47 para obtener un módulo de 50.000.49. Modificar el reloj digital de las Figuras 8.51, 8.52 y 8.53 para que pueda reinicializarse en

cualquier instante.50. Diseñar un circuito de alarma para que el reloj digital pueda detectar un intervalo de tiempo

predeterminado (horas y minutos únicamente) y generar un sefial que active una alarma audi-

ble.51. Modificar el diseño del circuito de la Figura 8.55 para 1000 y 3000 plazas de garaje.

52. Implementar la lógica de conversión de datos paralelo-serie de la Figura 8.56 con dispositivos

de función fija especificos.

PROBLEMAS. 545

digitales

34 of 37

546 . CONTADORES

53. En el Problema 15, se ha detenninado que el contador entra en un bucle y alterna entre dosestados. Esto sucede como resultado de un fallo de diseño. Diseñar de nuevo el contador paraque cuando entre en el segundo de los estados del bucle, se inicie un nuevo ciclo en el estadode todo ceros con el siguiente impulso de reloj.

54. Modificar el diagrama de bloques del sistema de control de semáforos de la Figura 8.63, paraañadir una señal de giro a la izquierda durante 15 segundos en la calle principal, inmediata-mente antes de la luz verde.

REVISIONES DE CADA SECCiÓN

SECCIÓN 8.1. Funcionamiento del contador asíncrono

l. Asíncrono significa que cada flip-flop posterior

flíp-flop precedente.

SECCiÓN 8.2

2.3.

El contador se puede inicializar en cualquier estado.

El contador se activa cuando ENP y ENT están a nivel ALTO; RCO pasa a nivel ALTO cuan-do se alcanza el estado final de la secuencia.

SECCIÓN 8.3. Contadores ascendentes/descendentes sincronos

l. El contador pasa al estado 1001

2. ASCENDENTE: 1111, DESCENDENTE: 0000; el siguiente estado es 1111.

Disefto de los contadores siDcronos

l. J= I,K=X(indiferente)2. J =X (indiferente), K = O

3. (a) El estado siguiente es 1011

SECCiÓN 8.4

(b) QJ (MSB): modo no cambio o SET; Q2: modo no cambio o RESET; QI: modo no cambioo SET; Qo (LSB): modo SET o de basculación.

Contadores en cascada

l. Tres contadores de décadas producen -:,,- 1000, cuatro-:,,- 10.000.

2. (a) -:,,-20: flip-flop y divisor por 10

(b) -:,,-32: flip-flop y divisor por 16

(c) -:,,- 160: divisor por 16 y divisor por 10

(d) -:,,-320: divisor por 16, divisor por 10 y flip-flop.

Decodificación de los contadores

l. (a) No hay ningún estado transitorio, porque hay un único

(b) 0000, 0001, 0010, 0101, 0110,0111

(c) No hay ningún estado transitorio, porque hay un único

SECCIÓN 8.S

SECCIÓN 8.6

al primero se activa por medio de la salida del

de décadasproducencontadores

de bit.

de bit.cambio

35 of 37

(d) 0001, 0010, 0011, 0100, 0101, 0110, 0111,1000,1001,1010,1011,1100,1101,1110

Aplicaciones de los contadores1. La puerta G¡ pone a cero el flip-flop en el primer impulso de reloj después de alcanzar el valor

12. La puerta G2 decodifica el valor 12 para inicializar el contador a 0001.

2. El contador de décadas para las horas avanza a través de cada estado desde cero hasta nuevey, al pasar de nueve a cero para iniciar un nuevo ciclo, el flip-flop bascula al estado SET. Estoda lugar a que se presente un 10 en el display. Cuando el contador de décadas para las horasestá en el estado 12, las puertas de decodificación NANO hacen que el contador inicie unnuevo ciclo en el estado l con el siguiente impulso de reloj. El flip-flop pasa a estado RESET.Esto hace que aparezca un 1 (01) en el display.

SECCiÓN 8.7

SECCIÓN 8.8 Simbolos lógicos con notación de dependencia

1. C: control, usualmente reloj; M: modo; G: AND

2. D indica almacenamiento de datos

SECCIÓN 8.9 Localización de averiasl. No hay impulsos en las salidas TC: CTEN del primer contador está cortocircuitada a masa o a

un nivel BAJO; la entrada de reloj del primer contador está en circuito abierto; la línea de relojestá cortocircuitada a masa o a un nivel BAJO; la salida TC del primer contador está cortocir-cuitada a masa o a un nivel BAJO.

2. Con la salida del inversor en circuito abierto, el contador no puede comenzar un nuevo cicloen el valor de carga predeterminado, sino que actúa como un contador de módulo completo.

PROBLEMAS RELACIONADOS

8.1 Véase la Figura 8.90.

CLK

Qoo.~

o)

FIGURA 8.90

Conectar Qo a l~erta NANO co~ tercera entrada (Q2 y Q3 son dos de las entradas). Co-nectar la línea CLR a la entrada CLR de FFO, asi como de FF2 y FF3.

Véase la Figura 8.91.

8.2

8.3

a.KA CCLXI C

7-4LS93

Qo Q¡ Q2 Q3

AGURA 8.91

8.4 Véase la Figura 8.92.

8.5 Véase la Tabla 8.1S.

RESPUESTAS. 54736 of 37

548 . CONTADORES

8.6 La aplicación del álgebra de Boole a la lógica de la Figura 8.37 demuesb'a que lacada puerta OR está de acuerdo con la expresión del paso 5.

uPii)¡jWÑ - I I I I I I I I I I I I I ~ ~ ~ Ia.K I

Qo(1. I I I

Q:z

(1]I I I I

Olt,Slt4It3It211!1}411,SIOII'Olt,S11411,SIO'

FIGURA 8.92

Se requieren contadores de cinco décadas. 105 = 100.0008.7

8.8

8.9

fQO = 1 MH7/[(10)(2)] = SO kHz

Véase la Figura 8.93.

~:P-5Qo

FIGURA 8.93

8.10 Debería cargarse 8ACO!6. 164 - 8 ACO'6 = 65.536 - 32.520 = 30.016

f1t:4 = lO MH2/30,016 = 332.2 Hz

8.11 Véase la Figura 8.94.

CLK Jl-l-U-U-~UU"LQ ~I~I~I~II

o JILUIu..JIU-IIU-J

Q II I I I I I I I I I II I I , II o I I I I I I I I I I I II .., I

I I I . .. . , I , I , . . . , I IQ2..I I..J I I I 1 I I-L-J

AGURA 8.94

AUTOTEST

1. (a)6. (c)11. (c)

1. (b) 3. (b) 4. (c) 5. (a)7. (b) 8. (c) 9. (d) 10. (a)U. (b) 13. (b) 14. (d)

desalida

TABLA 8.15

37 of 37