インテル Arria 10 トランシーバーユーザーガイド...インテル® Arria® 10...

インテル® Arria® 10 トランシーバー PHYユーザーガイド

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UG-01143 | 2017.04.20

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目次

1. Arria® 10 トランシーバー PHY の概要.................................................................................... 81.1. デバイスのトランシーバーのレイアウト........................................................................... 10

1.1.1. Arria 10 GX デバイス・トランシーバーのレイアウト...............................................101.1.2. Arria 10 GT デバイス・トランシーバーのレイアウト...............................................151.1.3. Arria 10 GX および GT デバイスのパッケージの詳細............................................171.1.4. Arria 10 SX デバイス・トランシーバーのレイアウト...............................................181.1.5. Arria 10 SX デバイスのパッケージの詳細......................................................... 19

1.2. トランシーバー PHY アーキテクチャーの概要................................................................... 201.2.1. トランシーバー・バンクのアーキテクチャー........................................................... 201.2.2. PHY 層のトランシーバー・コンポーネント............................................................ 251.2.3. トランシーバーのフェーズ・ロック・ループ.............................................................271.2.4. クロック生成ブロック (CGB) ......................................................................... 28

1.3. キャリブレーション...................................................................................................29

2. Arria 10 トランシーバーへのプロトコルの実装...........................................................................302.1. トランシーバー・デザインの IP ブロック.......................................................................... 302.2. トランシーバー・デザインフロー....................................................................................31

2.2.1. PHY IP コアの選択とインスタンス化................................................................. 312.2.2. PHY IP コアの設定......................................................................................332.2.3. PHY IP コアの生成......................................................................................342.2.4. PLL IP コアの選択...................................................................................... 352.2.5. PLL IP コアの設定...................................................................................... 362.2.6. PLL IP コアの生成...................................................................................... 372.2.7. リセット・コントローラー................................................................................ 372.2.8. リコンフィグレーション・ロジックの作成...............................................................372.2.9. PLL IP コアとリセット・コントローラーへの PHY IP の接続....................................... 382.2.10. データパスの接続...................................................................................... 382.2.11. アナログ・パラメーターの設定........................................................................ 382.2.12. デザインのコンパイル................................................................................. 392.2.13. デザインの機能性の検証.............................................................................. 39

2.3. Arria 10 トランシーバーのプロトコルと PHY IP のサポート................................................ 392.4. Arria 10 トランシーバー・ネイティブ PHY IP コアの使用.................................................... 44

2.4.1. プリセット.................................................................................................462.4.2. General パラメーターと Datapath パラメーター..................................................462.4.3. PMA パラメーター.......................................................................................492.4.4. Enhanced PCS パラメーター.........................................................................532.4.5. Standard PCS パラメーター......................................................................... 602.4.6. PCS Direct.............................................................................................. 652.4.7. Dynamic Reconfiguration パラメーター..........................................................652.4.8. PMA ポート...............................................................................................702.4.9. エンハンスト PCS ポート...............................................................................742.4.10. 標準 PCS ポート....................................................................................... 852.4.11. IP コアファイルの保存場所...........................................................................902.4.12. 未使用のトランシーバー RX チャネル...............................................................91

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2.4.13. サポートされない機能................................................................................. 922.5. Interlaken...........................................................................................................92

2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード.............................932.5.2. Interlaken コンフィグレーションのクロックとボンディング.......................................952.5.3. Arria 10 トランシーバーへの Interlaken の実装方法...........................................1012.5.4. デザイン例.............................................................................................. 1042.5.5. Interlaken 向けネイティブ PHY IP のパラメーター設定........................................ 105

2.6. イーサネット........................................................................................................ 1092.6.1. ギガビット・イーサネット (GbE) および IEEE 1588v2 に準拠した GbE...................... 1102.6.2. 10GBASE-R、IEEE 1588v2 に準拠する 10GBASE-R、および FEC 付き 10GBASE-

R バリアント............................................................................................1222.6.3. 10GBASE-KR PHY IP コア.........................................................................1342.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア................................ 1642.6.5. 1G/2.5G/5G/10G マルチレート・イーサネット PHY IP コア................................... 2002.6.6. XAUI PHY IP コア.................................................................................... 2152.6.7. 頭字語................................................................................................... 229

2.7. PCI Express (PIPE) ........................................................................................... 2302.7.1. PIPE 向けトランシーバー・チャネルのデータパス..................................................2322.7.2. サポートされている PIPE 機能.......................................................................2322.7.3. PIPE Gen1、Gen2、Gen3 モードでの TX PLL の接続方法..................................... 2422.7.4. Arria 10 トランシーバーでの PCI Express (PIPE) の実装方法...............................2482.7.5. PIPE 向けネイティブ PHY IP のパラメーター設定................................................ 2502.7.6. fPLL IP コアの PIPE 向けパラメーター設定.......................................................2552.7.7. ATX PLL IP コアの PIPE 向けパラメーター設定................................................. 2572.7.8. PIPE 向けネイティブ PHY IP のポート............................................................. 2592.7.9. PIPE 向け fPLL ポート................................................................................2662.7.10. PIPE 向け ATX PLL のポート...................................................................... 2672.7.11. TX ディエンファシスのプリセットマッピング..................................................... 2692.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法....................................... 2692.7.13. Gen3 データレートでの PCIe (PIPE) 向け PHY IP コアのリンク・イコライゼーション.... 2762.7.14. Arria 10 PCIe デザイン (ハード IP (HIP) および PIPE) を手動で調整するための

TTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ) ..............................................................280

2.8. CPRI................................................................................................................2812.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック..................................... 2822.8.2. CPRI 向けにサポートされる機能.................................................................... 2832.8.3. CPRI 向けのマニュアルモードのワードアライナー................................................ 2852.8.4. Arria 10 トランシーバーへの CPRI の実装方法................................................. 2862.8.5. CPRI 向けネイティブ PHY IP のパラメーター設定................................................288

2.9. その他のプロトコル................................................................................................2912.9.1. エンハンスト PCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフ

ィグレーションの使用..................................................................................2912.9.2. 標準 PCS の Basic/Custom、およびレートマッチを伴う Basic/Custom のコンフィグ

レーションを使用する..................................................................................3022.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項..............................................3212.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法.........................326

2.10. トランシーバー・ネイティブ PHY IP コアのシミュレーション............................................... 3272.10.1. NativeLink シミュレーション・フロー............................................................. 328

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2.10.2. IP シミュレーションのスクリプティング........................................................... 3332.10.3. カスタム・シミュレーション・フロー................................................................. 334

3. PLL およびクロック・ネットワーク.......................................................................................... 3383.1. PLL.................................................................................................................. 340

3.1.1. ATX PLL および fPLL を使用する場合における送信 PLL の間隔ガイドライン................ 3403.1.2. ATX PLL................................................................................................ 3413.1.3. fPLL......................................................................................................3503.1.4. CMU PLL............................................................................................... 358

3.2. 入力リファレンス・クロックソース................................................................................ 3633.2.1. 専用のリファレンス・クロックピン.................................................................... 3643.2.2. レシーバー入力ピン................................................................................... 3653.2.3. 入力リファレンス・クロックソースとしての PLL カスケード接続..................................3653.2.4. リファレンス・クロック・ネットワーク..................................................................3663.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック.................... 366

3.3. トランスミッタ・クロック・ネットワーク...........................................................................3663.3.1. x1 クロックライン..................................................................................... 3673.3.2. x6 クロックライン..................................................................................... 3683.3.3. xN クロックライン..................................................................................... 3693.3.4. GT クロックライン..................................................................................... 371

3.4. クロック生成ブロック..............................................................................................3733.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング...................................... 3743.6. トランスミッタ・データパス・インターフェイスのクロッキング................................................. 3763.7. レシーバー・データパス・インターフェイスのクロッキング..................................................... 3773.8. 未使用/アイドルのクロックラインの要件....................................................................... 3793.9. チャネル・ボンディング.............................................................................................379

3.9.1. PMA ボンディング..................................................................................... 3793.9.2. PMA ボンディングと PCS ボンディング.............................................................3813.9.3. チャネルの結合方法の選択........................................................................... 3823.9.4. スキューの計算方法................................................................................... 383

3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク............................................... 3833.11. PLL およびクロック・ネットワークの使用...................................................................... 388

3.11.1. 非ボンディング・コンフィグレーション..............................................................3883.11.2. 結合コンフィグレーション........................................................................... 3933.11.3. PLL カスケード接続の実装......................................................................... 3983.11.4. ミックスとマッチデザインの例...................................................................... 4003.11.5. タイミング収束に関する推奨事項..................................................................402

4. トランシーバー・チャネルのリセット.........................................................................................4034.1. リセットが必要なのはいつですか？...............................................................................4034.2. トランシーバー PHY の実装......................................................................................4044.3. どのようにしてリセットしますか？................................................................................ 405

4.3.1. モデル 1：Default Model............................................................................ 4054.3.2. モデル 2：Acknowledgment Model...............................................................4134.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック............... 418

4.4. トランシーバー PHY リセット・コントローラーの使用......................................................... 4194.4.1. トランシーバーの PHY リセット・コントローラー IP のパラメーター化......................... 4214.4.2. Transceiver PHY Reset Controller Parameters............................................. 4224.4.3. トランシーバー PHY リセット・コントローラーのインターフェイス............................... 424

目次


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4.4.4. トランシーバーの PHY リセット・コントローラーのリソース使用率..............................4274.5. ユーザーコード化されたリセット・コントローラーの使用......................................................428

4.5.1. ユーザーコード化されたリセット・コントローラーの信号.......................................... 4284.6. ステータス信号または PLL ロック信号の合成 .................................................................4294.7. ボンディングした PCS および PMA チャネルのタイミング制約..............................................430

5. Arria 10 トランシーバー PHY のアーキテクチャー....................................................................4325.1. Arria 10 PMA アーキテクチャー...............................................................................432

5.1.1. トランスミッタ..........................................................................................4325.1.2. レシーバー.............................................................................................. 4355.1.3. ループバック............................................................................................445

5.2. Arria 10 エンハンスト PCS のアーキテクチャー..............................................................4475.2.1. トランスミッタ・データパス............................................................................4485.2.2. レシーバーデータパス................................................................................. 457

5.3. Arria 10 標準 PCS のアーキテクチャー.......................................................................4655.3.1. トランスミッタ・データパス............................................................................4665.3.2. レシーバーデータパス................................................................................. 471

5.4. Arria 10 PCI Express Gen3 PCS のアーキテクチャー.................................................... 4805.4.1. トランスミッタ・データパス............................................................................4815.4.2. レシーバーデータパス................................................................................. 4825.4.3. PIPE インターフェイス................................................................................ 483

6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション ..................................4856.1. チャネルおよび PLL ブロックのリコンフィグレーション....................................................... 4866.2. リコンフィグレーション・インターフェイスとの相互作用....................................................... 486

6.2.1. リコンフィグレーション・インターフェイスからの読み出し......................................... 4886.2.2. リコンフィグレーション・インターフェイスへの書き込み........................................... 488

6.3. コンフィグレーション・ファイル................................................................................... 4896.4. 複数のリコンフィグレーション・プロファイル....................................................................4926.5. エンベデッド・リコンフィグレーション・ストリーマー............................................................4936.6. アービトレーション................................................................................................ 4966.7. ダイナミック・リコンフィグレーションにおける推奨事項.......................................................4986.8. ダイナミック・リコンフィグレーション実行の手順.............................................................. 4996.9. ダイレクト・リコンフィグレーション・フロー......................................................................5026.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローと PLL IP コア・ガイド・リコンフィグ

レーション・フロー............................................................................................... 5026.11. 特殊なケースでのリコンフィグレーション・フロー............................................................ 504

6.11.1. トランスミッタ PLL の切り替え.....................................................................5046.11.2. リファレンス・クロックの切り替え...................................................................506

6.12. PMA アナログ・パラメーターの変更........................................................................... 5096.12.1. ダイレクト・リコンフィグレーション・フローを使用した VOD、プリエンファシスの変更.......5126.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでの CTLE 設

定の変更 ................................................................................................5136.12.3. トリガーされる Adaptation Mode の CTLE 設定.............................................. 5146.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブ

ルとディスエーブル.................................................................................... 5156.13. ポートとパラメーター............................................................................................5186.14. 複数の IP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス..... 525

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6.15. エンベデッド・デバッグ機能......................................................................................5276.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME).......................................... 5276.15.2. Optional Reconfiguration Logic............................................................... 528

6.16. データパターン・ジェネレーターおよびチェッカーの使用.................................................... 5336.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用................................ 5336.16.2. 擬似ランダムパターン・テストモードの使用.......................................................542

6.17. タイミング収束に関する推奨事項..............................................................................5446.18. サポートされない機能........................................................................................... 5466.19. Arria 10 トランシーバー・レジスターマップ.................................................................547

7. キャリブレーション............................................................................................................ 5487.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアー

ビトレーション...................................................................................................5487.2. キャリブレーション・レジスター................................................................................... 550

7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター..................................5507.2.2. トランシーバー・チャネル・キャリブレーション・レジスター.........................................5517.2.3. フラクショナル PLL キャリブレーション・レジスター............................................... 5517.2.4. ATX PLL キャリブレーション・レジスター........................................................... 5527.2.5. ケーパビリティー・レジスター......................................................................... 5527.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)............................554

7.3. パワーアップ・キャリブレーション................................................................................ 5557.4. ユーザー・リキャリブレーション...................................................................................5577.5. キャリブレーション例.............................................................................................. 559

7.5.1. ATX PLL リキャリブレーション.......................................................................5597.5.2. フラクショナル PLL (fPLL) リキャリブレーション................................................. 5607.5.3. CDR/CMU PLL リキャリブレーション.............................................................. 5607.5.4. PMA リキャリブレーション............................................................................5607.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリ

キャリブレーション.....................................................................................561

8. アナログ・パラメーター設定.................................................................................................. 5648.1. Assignment Editor を使用したアナログ・パラメーター設定................................................5648.2. 既知のアサインメントを使用した Quartus Settings File の更新..........................................5648.3. アナログ・パラメーター設定リスト............................................................................... 5658.4. レシーバーの一般的なアナログ設定.............................................................................567

8.4.1. XCVR_A10_RX_LINK...............................................................................5678.4.2. XCVR_A10_RX_TERM_SEL.......................................................................5688.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX............................................................568

8.5. レシーバーのアナログ・イコライゼーション設定................................................................ 5698.5.1. CTLE の設定........................................................................................... 5698.5.2. VGA の設定............................................................................................ 5728.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定.......................................... 573

8.6. トランスミッタの一般的なアナログ設定........................................................................ 5758.6.1. XCVR_A10_TX_LINK...............................................................................5758.6.2. XCVR_A10_TX_TERM_SEL.......................................................................5768.6.3. XCVR_A10_TX_COMPENSATION_EN......................................................... 5768.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX............................................................ 5778.6.5. XCVR_A10_TX_SLEW_RATE_CTRL............................................................ 578

8.7. トランスミッタ・プリエンファシスのアナログ設定.............................................................. 579

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8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T.............................................5798.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T.............................................5798.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP.........................................5808.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP........................................ 5808.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T.......................... 5818.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T.......................... 5818.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP...................... 5828.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP......................583

8.8. トランスミッタ VOD の設定......................................................................................5838.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL..............................................583

8.9. 専用リファレンス・クロックの設定................................................................................5848.9.1. XCVR_A10_REFCLK_TERM_TRISTATE........................................................5848.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE................................................585

8.10. 未使用のトランシーバー RX チャネルの設定.................................................................585

9. 現行リリースの資料改訂履歴................................................................................................ 5869.1. 以前のリリースの資料改訂履歴.................................................................................. 587

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1. Arria® 10 トランシーバー PHY の概要

このユーザーガイドは、 Arria® 10 トランシーバー物理 (PHY) 層のアーキテクチャー、PLL、クロック・ネットワーク、およびトランシーバー PHY IP についての詳しい説明を提供します。また、プロトコル実装の詳細および、トランシーバー・リセットや、トランシーバー・チャネルと PLL のダイナミック・リコンフィグレーションといった機能についての説明も提供します。

インテル® Arria 10 FPGA は、最大で 96 GX のトランシーバー・チャネルを、統合された最先端の高速アナログ信号調整ならびにクロック・データ・リカバリー手法とともに、チップ間に、チップとモジュール間に、およびパックプレーン・アプリケーション向けに提供します。

Arria 10 の GX デバイスと SX デバイスは、チップ間アプリケーション向けに最大 17.4 Gbps のデータレートを、バックプレーン・アプリケーション向けに 12.5 Gbps のデータレートをサポートする、GXトランシーバー・チャネルを備えています。

Arria 10 GT デバイスは、短距離のチップ間アプリケーション、およびチップとモジュール間のアプリケーション向けに、最大 25.8 Gbps のデータレートをサポートする最大 6 の GT トランシーバー・チャネルを備えています。また、GT デバイスは、チップ間アプリケーション向けに最大 17.4 Gbps のデータレートと、バックプレーン・アプリケーション向けに最大 12.5 Gbps のデータレートをサポートする GXトランシーバー・チャネルも備えています。6 の GT チャネル全てが GT モードで使用されている場合でも、GT デバイスは最大 54 の GX トランシーバー・チャネルを備えています。

Arria 10 トランシーバーは、クリティカル・パワー・センシティブ・デザイン向けに最大データレート11.3 Gbps (チップ間) の省電力モードをサポートしています。デバイスの両側にトランシーバーを備える GX デバイスでは、各側を個別に標準または省電力モードで動作させることができます。オーバーサンプリングでは、1.0 Gbps 以下の送受信データレートが実現可能です。

表 1. GX トランシーバー・チャネル・タイプでサポートされるデータレート

デバイスバリアント標準電力モード (1) 、 (2) 省電力モード (1) 、 (2)

チップ間バックプレーンチップ間

SX (3) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

GX(3) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

GT (4) 1.0 Gbps ～ 17.4 Gbps 1.0 Gbps ～ 12.5 Gbps 1.0 Gbps ～ 11.3 Gbps

(1) 標準および省電力モードで GX トランシーバー・チャネルを指定されたデータレートで動作させるには、対応するコアとペリフェリー電源を用います。詳しくは Arria 10 デバイス・データシートを参照してください。

(2) トランスミッタおよびレシーバーの最小動作データレートは 1.0 Gbps です。1.0 Gbps 以下のトランスミッタ・データレートでは、トランスミッタにオーバーサンプリングを適用する必要があります。また、1.0 Gbps 以下のレシーバー・データレートでは、レシーバーにオーバーサンプリングを適用する必要があります。

(3) デバイスバリアント SX と GX では、最大トランシーバー・データレートは最速 (-1) のトランシーバー・スピードグレードに指定されています。

UG-01143 | 2017.04.20

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Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2015登録済

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表 2. GT トランシーバー・チャネル・タイプでサポートされるデータレート

デバイスバリアント(4) データレート(5) 、 (2)

チップ間バックプレーン

GT 1.0 Gbps ～ 25.8 Gbps 1.0 Gbps ～ 12.5 Gbps

注意: デバイスのデータレートはデバイスのスピードグレードによって異なります。使用できるスピードグレードとサポートされるデータレートについて詳しくはインテル Arria 10 Device Datasheet を参照してください。

関連情報• インテル Arria 10 Device Datasheet

• インテル Arria 10 Device Overview

(4) デバイスバリアント GT では、最大トランシーバー・データレートは (-1) のトランシーバー・スピードグレードに指定されています。

(5) GT トランシーバー・チャネルは最大性能を発揮するために設計されているため、省電力モードの動作は有しません。

1. Arria® 10 トランシーバー PHY の概要UG-01143 | 2017.04.20


9

https://www.altera.com/documentation/mcn1413182292568.html#mcn1413182153340https://www.altera.com/documentation/sam1403480274650.html#sam1403480009265mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

1.1. デバイスのトランシーバーのレイアウト

図 -1: Arria 10 FPGA アーキテクチャーのブロック図ほとんどの Arria 10 デバイスでは、トランシーバー・チャネルは左側の外周部に配置されています。大型の Arria 10 デバイスでは、これに加えて右側外周部にもトランシーバー・チャネルが追加されています。

Core

Logic

Fabr

ic

M20

K Int

erna

l Mem

ory B

locks

Trans

ceive

r Cha

nnels

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS

, Enh

ance

d PCS

PCI E

xpre

ss Ge

n3 H

ard I

P PL

Ls

M20

K Int

erna

l Mem

ory B

locks

PCI E

xpre

ss Ge

n3 H

ard I

P

Varia

ble Pr

ecisi

on D

SP Bl

ocks

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Core

Logic

Fabr

ic

I/O PL

LsHa

rd M

emor

y Con

trolle

rs, G

ener

al-Pu

rpos

e I/O

Cells

, LVD

S

M20

K Int

erna

l Mem

ory B

locks

M20

K Int

erna

l Mem

ory B

locks

Varia

ble Pr

ecisi

on D

SP Bl

ocks

Trans

ceive

r Cha

nnels

PCI E

xpre

ss Ge

n3 H

ard I

PPC

I Exp

ress

Gen3

Har

d IP

PLLs

Hard

IP Pe

r Tra

nsce

iver:

Stan

dard

PCS,

PCIe

Gen3

PCS,

Enha

nced

PCS

1.1.1. Arria 10 GX デバイス・トランシーバーのレイアウト

最も大きな Arria 10 GX デバイスは、96 のトランシーバー・チャネルを備えています。デバイスの左側と右側の外周部にある 8 つのトランシーバー・バンクのアレイの列を以下の図に示します。各トランシーバー・バンクは 6 つのトランシーバー・チャネルを備えています。一部のデバイスは、3 チャネルだけを有するトランシーバー・バンクを備えています。3 チャネルだけのトランシーバー・バンクは、トランシーバー・バンクの一番上に配置されています。また、 Arria 10 デバイスは PCI Express* ハード IP ブロックも備えています。

以下の図に Arria 10 GX デバイスバリアントのさまざまなトランシーバー・バンクのレイアウトを示します。

PCIe* ハード IP トランシーバーの配置について、詳しくはこの項の最後部の関連情報を参照してください。



10


図 -2: 96 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1J

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

TransceiverBank

GXBL1F

TransceiverBank

TransceiverBank

GXBL1D

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBL1G

TransceiverBank

TransceiverBank

GXBL1E

TransceiverBank

TransceiverBank

GXBL1C

GXBR4J

TransceiverBank

GXBR4I

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

TransceiverBank

GXBR4D

TransceiverBank

GXBR4C

PCIeGen1 - Gen3

Hard IP

CH5CH4CH3CH2CH1CH0

TransceiverBank

注：(1) 左列下側のトランシーバー・バンクの名称の末尾は常に「C」です。(2) 右列下側のトランシーバー・バンクの名称の末尾は常に「C」、「D」、または「E」です。

(1) (2)

Legend:

PCIe Gen1 - Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.

PCIe Gen1 - Gen3 Hard IP blocks without Configuration via Protocol (CvP) capabilities.

GX 115 UF45GX 090 UF45

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

Arria 10 GX device with 96 transceiver channels and four PCIe Hard IP blocks.



11


図 -3: 72 あるいは 48 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria10 GX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1H

GXBL1G

GXBL1F

GXBL1E

GXBL1D

GXBL1C

GXBR4H

GXBR4G

GXBR4F

GXBR4E

GXBR4D

GXBR4C(1) (2)


GX 115 SF45GX 090 SF45

GX 115 NF45GX 090 NF45

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

Legend:





　　　　　　　　　　　　　



12



TransceiverBank

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBank

GXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GXBR4J

TransceiverBank

GXBR4I

TransceiverBank

GXBR4H

TransceiverBank

GXBR4G

TransceiverBank

GXBR4F

TransceiverBank

GXBR4E

CH5CH4CH3CH2CH1CH0

TransceiverBank

GX 115 RF40GX 090 RF40

CH2CH1CH0

TransceiverBank

(1) (2)


PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

PCIeGen1 - Gen3

Hard IP

Legend:



Arria 10 GX device with 66 transceiver channels and three PCIe Hard IP blocks.



13


図 -5: 48、36 あるいは 24 のトランシーバー・チャネルと 2 つの PCIe ハード IP ブロックを備えるArria 10 GX デバイス

TransceiverBank

TransceiverBank

GXBL1I

TransceiverBank

GXBL1H

TransceiverBank

GXBL1G

TransceiverBankGXBL1F

TransceiverBank

GXBL1E

TransceiverBank

GXBL1D

TransceiverBank

GXBL1C

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

GX 115 NF40GX 090 NF40GX 066 NF40GX 057 NF40

GX 066 KF35GX 057 KF35GX 048 KF35

GX 115 HF34GX 090 HF34GX 066 HF34GX 057 HF34GX 048 HF34GX 032 HF35GX 032 HF34GX 027 HF35GX 027 HF34

CH5CH4CH3CH2CH1CH0

TransceiverBank

GXBL1J

注：(1) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

GX 066 KF40GX 057 KF40

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP(with CvP)

Legend:



Arria 10 GX device with 48 transceiver channels and two PCIe Hard IP blocks.





14



BankGXBL1D

BankGXBL1C

TransceiverBank

TransceiverBank

GX 048 EF29GX 032 EF29GX 027 EF29GX 032 EF27GX 027 EF27GX 022 EF29GX 022 EF27GX 016 EF29GX 016 EF27

CH5CH4CH3CH2CH1CH0

TransceiverBank

注:(1) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

Legend:


Arria 10 GX device with 12 transceiver channels and one PCIe Hard IP block.

PCIeGen1 - Gen3

Hard IP(with CvP)


TransceiverBank

GXBL1C Transceiver Bank

PCIe Hard IP GX 022 CU19GX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

注：

(2) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。

Legend:

PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.

Arria 10 GX device with six transceiver channels and one PCIe Hard IP block.

(1)

(1) CvP 機能を備えるPCIe ハードIP ブロックは、CH5 とCH4 でのみサポートされます。

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関連情報• インテル Arria 10 Avalon-ST Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-MM Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-MM DMA Interface for PCIe Solutions User Guide

• インテル Arria 10 Avalon-ST Interface with SR-IOV PCIe Solutions User Guide

1.1.2. Arria 10 GT デバイス・トランシーバーのレイアウト

Arria 10 GT デバイスは、72 のトランシーバー・チャネルと 4 つの PCI Express ハード IP ブロックを備えています。GT デバイスは、最大 25.8 Gbps のデータレートをサポートする GT トランシーバー・チャネルを合計で 6 チャネル備えています。

GT デバイスでは、トランシーバー・バンク GXBL1E、GXBL1G、および GXBL1H がそれぞれ 2 つのGT トランシーバー・チャネルを備えています。トランシーバー・バンク GXBL1E と GXBL1H のチャネル 3 と 4 は、GT または GX トランシーバー・チャネルとして使用することができます。トランシーバー・バンク GXBL1G のチャネル 0 と 1 は、GT または GX トランシーバー・チャネルとして使用することが



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https://www.altera.com/documentation/lbl1414599283601.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415123763821.html#nik1410905278518mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

できます。GT 対応チャネル全てが GT トランシーバー・チャネルとして使用されない場合には、バンク内のトランシーバー・チャネル全体を GX トランシーバー・チャネルにリコンフィグレーションすることができます。ただし、トランシーバー・バンク GXBL1E、GXBL1G、および GXBL1H 内の GT 対応チャネルのいずれかが GT トランシーバー・チャネルとして使用される時、他の GT 対応チャネルを除き、トランシーバー・バンク内の残りのチャネルは使用できません。

バンク GXBL1E の GT トランシーバーを使用している場合、隣接する PCIe ハード IP ブロックは使用できません。

図 -8: 72 のトランシーバー・チャネルと 4 つの PCIe ハード IP ブロックを備える Arria 10 GT デバイス

Bank

Bank

Bank

Bank

Bank

Bank

Transceiver Bank

TransceiverBank

GT 115 SF45GT 090 SF45

GT ChannelsCapable of ShortReach 25.8 Gbps

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBR4C

GXBR4D

GXBR4E

GXBR4F

GXBR4G

GXBR4H

注：(1) 左列下側のトランシーバー・バンクの名称の末尾は常に「C」です。(2) 右列下側のトランシーバー・バンクの名称の末尾は常に「C」、「D」、または「E」です。(3) トランシーバー・バンクGXBL1E でのGT チャネルが使用される場合、GXBL1F およびGXBL1E に隣接するPCIe ハードIPは使用不可です。

(1) (2)

GX or RestrictedGT or GXGT or GXGX or Restricted

CH5CH4CH3CH2CH1CH0 PCIe

Gen1 - Gen3Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

Legend:

GX transceiver channels (channel 2 and 5) with usage restrictions.

GT transceiver channels (channel 0, 1, 3, and 4).



GX transceiver channels without usage restrictions.

GX or Restricted

GX or RestrictedGT or GXGT or GX

CH5CH4CH3CH2CH1CH0

GX or RestrictedGX or Restricted

GX or RestrictedGX or Restricted

Transceiver Bank

Transceiver Bank

Transceiver Bank (3)

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

Transceiver Bank

GT デバイスは 72 のトランシーバー・チャネルを備えており、このうち 6 の GT トランシーバー・チャネルが 17.4 Gbps を超えるデータレートをサポートします。6 の GT トランシーバー・チャネル全てを GTモードで使用した場合、チップ間を最大 17.4 Gbps のデータレートで駆動でき、バックプレーンを最大12.5 Gbps のデータレートで駆動できる 54 の GX トランシーバー・チャネルと、使用不可の 12 のGX チャネルがあります。

GT デバイスでは、右側の GX トランシーバー・チャネルを標準または省電力モードで使用することができます。GT デバイスで GT チャネルを 17.4 Gbps 以上の GT データレートで動作させない場合には、右側あるいは左側のトランシーバー・チャネルを標準または省電力モードの GX チャネルとして使用することができます。






16

https://www.altera.com/documentation/lbl1414599283601.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82


1.1.3. Arria 10 GX および GT デバイスのパッケージの詳細

以下の表に Arria 10 GX および GT デバイスの、パッケージサイズ、使用可能なトランシーバー・チャネルおよび PCI Express ハード IP ブロックを示します。

表 3. トランシーバーとハード IP ブロックがデバイスの左側の外周部に配置された GX デバイスのパッケージの詳細• U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。

• U27 パッケージは 27mm x 27mm の 672 ピン・パッケージです。


• F34、F35 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。

• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。K は 36 のトランシーバー・チャネルを有し、N は 48のトランシーバー・チャネルを有します。

デバイス U19 F27 F29 F34 F35 K F40 N F40

トランシーバー数、PCIe ハード IP ブロック数

GX 016 6、1 12、1 12、1

GX 022 6、1 12、1 12、1

GX 027 12、1 12、1 24、2 24、2

GX 032 12、1 12、1 24、2 24、2

GX 048 12、1 24、2 36、2

GX 057 24、2 36、2 36、2 48、2

GX 066 24、2 36、2 36、2 48、2

GX 090 24、2 48、2

GX 115 24、2 48、2

表 4. トランシーバーとハード IP ブロックがデバイスの左側と右側の外周部に配置された GX および GTデバイスのパッケージの詳細• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。R は 66 のトランシーバー・チャネルを有します。

• F45 パッケージは 45mm x 45mm の 1932 ピン・パッケージです。N は 48 のトランシーバー・チャネルを、S は 72 のトランシーバー・チャネルを、U は 96 のトランシーバー・チャネルを有します。

• バンク GXBL1E の GT トランシーバーを使用している場合、隣接する PCIe ハード IP ブロックは使用できません。

デバイス R F40 N F45 S F45 U F45


GX 090 66、3 48、4 72、4 96、4

GX 115 66、3 48、4 72、4 96、4

GT 090 72、4

GT 115 72、4



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https://www.altera.com/documentation/lbl1415123763821.html#nik1410905278518mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

1.1.4. Arria 10 SX デバイス・トランシーバーのレイアウト

最も大きな SX デバイスは 48 のトランシーバー・チャネルを備えています。全ての SX デバイスに GXトランシーバー・チャネル・タイプが含まれます。SX デバイスのトランシーバー・バンクはデバイス左側の外周部に配置されています。

PCIe ハード IP トランシーバーの配置について、詳しくはこの項の最後部の関連情報を参照してください。

図 -9: 48、36 あるいは 24 のトランシーバー・チャネルと 2 つのハード IP ブロックを備える Arria 10SX デバイス

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

Bank

Bank

Bank

Bank

TransceiverBank

TransceiverBank

TransceiverBank

TransceiverBank

Bank

TransceiverBank

Bank

Bank

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 066 NF40SX 057 NF40

SX 066 KF35

SX 057 KF35SX 048 KF35

SX 066 HF34SX 057 HF34SX 048 HF34SX 032 HF35SX 032 HF34SX 027 HF35

SX 027 HF34

GXBL1C

GXBL1D

GXBL1E

GXBL1F

GXBL1G

GXBL1H

GXBL1I

GXBL1J


Legend:

PCIe Gen1- Gen3 Hard IP blocks with Configuration via Protocol (CvP) capabilities.


PCIeGen1 - Gen3

Hard IP

PCIeGen1 - Gen3

(with CvP)Hard IP

Arria 10 SX device with 24 transceiver channels and two PCIe Hard IP blocks.



SX 066 KF40

SX 057 KF40

Transceiver

Transceiver

Transceiver



18


図 -10: 12 のトランシーバー・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス

Bank

Bank

Transceiver Bank

PCIeGen1 - Gen3

Hard IP(with CvP)

CH5CH4CH3CH2CH1CH0

TransceiverBank

SX 022 EF29SX 022 EF27SX 016 EF29SX 016 EF27

SX 048 EF29SX 032 EF29SX 032 EF27SX 027 EF29SX 027 EF27

GXBL1D

GXBL1C


Legend:


Arria 10 SX device with 12 transceiver channels and one Hard IP block.

Transceiver Bank

図 -11: 6 のトランシーバー・チャネルと 1 つのハード IP ブロックを備える Arria 10 SX デバイス

BankGXBL1C Transceiver

Bank

PCIe Hard IP (1) SX 022 CU19SX 016 CU19

CH5CH4CH3CH2CH1CH0

TransceiverBank

Legend:PCIe Gen1 - Gen3 Hard IP block with Configuration via Protocol (CvP) capabilities.

Arria 10 SX device with six transceiver channels and one PCIe Hard IP block.

注：

(2) これらのデバイスは、デバイスの左側にのみトランシーバーを有します。(1) CvP 機能を備えるPCIe ハードIP ブロックは、CH5 とCH4 でのみサポートされます。





1.1.5. Arria 10 SX デバイスのパッケージの詳細

以下の表に Arria 10 SX デバイスの、パッケージサイズ、使用可能なトランシーバー・チャネルおよびPCI Express ハード IP ブロックを示します。



19

https://www.altera.com/documentation/lbl1414599283601.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415138844137.html#nik1410905278518https://www.altera.com/documentation/lbl1415123763821.html#nik1410905278518mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

表 5. トランシーバーとハード IP ブロックがデバイスの左側の外周部に配置された SX デバイスのパッケージの詳細• U19 パッケージは 19mm x 19mm の 484 ピン・パッケージです。



• F34、F35 パッケージは 35mm x 35mm の 1152 ピン・パッケージです。

• F40 パッケージは 40 mm x 40 mm の 1517 ピン・パッケージです。K は 36 のトランシーバー・チャネルを有し、N は 48のトランシーバー・チャネルを有します。

デバイス U19 F27 F29 F34 F35 K F40 N F40


SX 016 6、1 12、1 12、1

SX 022 6、1 12、1 12、1

SX 027 12、1 12、1 24、2 24、2

SX 032 12、1 12、1 24、2 24、2

SX 048 12、1 24、2 36、2

SX 057 24、2 36、2 36、2 48、2

SX 066 24、2 36、2 36、2 48、2

1.2. トランシーバー PHY アーキテクチャーの概要

1 つのリンクは 1 つのエンティティの通信ポートとして定義されています。リンクは 1 つ以上のトランシーバー・チャネルを有することができます。トランシーバー・チャネルとは、トランシーバー・レーンの同義語です。

たとえば、10GBASE-R リンクは 10.3125 Gbps のデータレートの 1 つのトランシーバー・チャネル、つまりレーンを有します。40GBASE-R リンクは 4 つのトランシーバー・チャネルを有します。各トランシーバー・チャネルが 10.3125 Gbps のレーン・データレートで動作します。4 つのトランシーバー・チャネルにより 41.25 Gbps (64B/66B のフィジカル・コーディング・サブレイヤ (PCS) がエンコードされる前およびデコードされた後は 40 Gbps) の合計リンク帯域幅が得られます。

1.2.1. トランシーバー・バンクのアーキテクチャー

トランシーバー・バンクは、デバイスの高速シリアル・トランシーバーに関連する全ての機能ブロックが含まれる基本的なユニットです。

トランシーバー・チャネル数が 66 のデバイスを除くすべてのデバイスで、各トランシーバー・バンクは 6つのトランシーバー・チャネルを備えています。トランシーバー・チャネル数が 66 のデバイスは、6 チャネルと 3 チャネルのトランシーバー・バンクを有します。このデバイスの右側と左側で一番上に配置されているトランシーバー・バンクが 3 チャネルのトランシーバー・バンクです。その他のすべてのデバイスは 6チャネルのトランシーバー・バンクを有します。

以下の図にトランシーバー・バンクのアーキテクチャーと、各バンクで使用可能なフェーズ・ロック・ループ (PLL) とクロック生成ブロック (CGB) リソースを示します。



20


図 -12: 3 チャネルの GX トランシーバー・バンク・アーキテクチャー

PMAChannel PLL(CDR Only)

PCS

Local CGB2

CH2

PMAChannel PLL(CMU/CDR)

PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

Three-Channel GX Transceiver Bank

MasterCGB0

fPLL0

ATXPLL0

ClockDistribution

Network

注意: この図はトランシーバー・バンク・アーキテクチャーの概要です。使用可能なクロック・ネットワークについて詳しくは、PLL およびクロック・ネットワークの章を参照してください。



21


図 -13: 6 チャネルの GX トランシーバー・バンク・アーキテクチャー


PCS

Local CGB5

CH5


PCS

Local CGB4

CH4


PCS

Local CGB3

CH3


PCS

Local CGB2

CH2


PCS

Local CGB1

CH1


PCS

Local CGB0

CH0

FPGA CoreFabric

ClockDistribution

NetworkSix-Channel GX Transceiver Bank

fPLL1

MasterCGB1

MasterCGB0

ATXPLL0

ATXPLL1

fPLL0

注意: この図はトランシーバー・バンク・アーキテクチャーの概要です。使用可能なクロック・ネットワークについて詳しくは、PLL およびクロック・ネットワークの章を参照してください。

図 -14: GT トランシーバー・バンク・アーキテクチャー



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mailto:[email protected]?subject=%20%E3%82%A4%E3%83%B3%E3%83%86%E3%83%AB%20Arria%2010%20%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B7%E3%83%BC%E3%83%90%E3%83%BCPHY%20%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-01143%202017.04.20)%20%E3%83%95%E3%82%A3%E3%83%BC

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