Implementación de Filtros FIR - sase.com.ar · Title: FPGAA bajo GNU/Linux Author: Rodrigo Melo...

Copyright © 2013 INTI, David M. Caruso, Salvador E. Tropea

Implementación de Filtros FIR sobre FPGA

Disertante:David M. CarusoCentro de Micro y Nano-Electrónica del BicentenarioINTI-CMNBUTN-FRA


Temario

Implementación de Filtros FIR sobre FPGA

➔ Introducción a las FPGA

➔ Flujo de diseño con FPGA

➔ Introducción a Síntesis

➔ Topologías e Implementación de filtros FIR

➔ Detalles para la Implementación


¿Qué es una FPGA?

Introducción a las FPGA

● Son circuitos integrados (re)configurables

● Poseen Lógica combinacional (re)configurables

● Poseen Registros (Flip-Flops) (re)configurables

● Poseen un sistema de interconexión (re)configurable

● Poseen entradas/salidas flexibles y (re)configurables

FPGA: Field Programmable Gate Array


Arquitectura básica de una FPGA



Logic Cell

Logic Cell de Xilinx



Slice

Slice de Xilinx



DSP Blocks (Primitiva/Macro)

● Son bloques con funciones lógicas listos para usar

● Tienen alta performance● Es posible combinarlos para realizar funciones complejas● Usos:

Contadores Multiplicadores Sumadores MACs Barrel Shifters Etc

Virtex 6 DSP48E1



Clock Management

Las señales de clock se rutean en forma separada

Las FPGA poseen Digital Clock Managers (DCMs) que generan y controlan las señales de clock

Cada DCM tiene un PLL y permite sintetizar varias frecuencias



¿Por qué FPGA?

“Fábricas” de hardware Permite la creación de lógica dedicada con mínimas restricciones de diseño

Bloques configurables Contiene miles de unidades básicas programables prefabricadas de distinto tipo

Interconexiones configurables La estructura de interconexión es distribuida y flexible. Es “barato” interconectar



¿Por qué FPGA?

Alto paralelismo Alto throughput sin alto clocking.

Terreno medio entre ASIC y CPLD Compromiso entre complejidad y costo

Bajo costo de diseño Bajo tiempo de desarrollo, fácil prototipado y validación

Amplio espectro de aplicaciones Compite en muchos campos

ASIC y silicio a medida

Digital Signal Processing

Microcontroladores embebidos

Capa física de sistemas de comunicaciones

Reconfigurable Computing



Principios de diseño

Jerarquía Divide y conquista

Simplificación del problema

Regularidad Dividir en bloques idénticos

Modularidad Definición robusta de todos los componentes

Permite interfaces sencillas

Flujo de diseño con FPGA


Ciclo básico de desarrollo

EdiciónVHDL, Verilog

AutomatizadorGNU Make

CompiladorGHDL

TestbenchGHDL

Forma de OndaGTKWave

Post-procesoGCC y Perl

Error

Nocumple

Bibliotecasy Cores

Síntesisxst/map/par

Bitstream

FPGA

Ok!

Flujo de diseño con FPGA


Filtro FIR

Introducción a Síntesis

y n=∑k=0

N

h k x n−k

Características:

● No poseen polos en su transferencia

● Su transferencia no puede ser derivada de un filtro analógico

● Son inherentemente estables

● Pueden ser diseñados para tener fase lineal o fase lineal generalizada

● Son de fácil implementación

y n=h0 x nh 1 x n−1h2 x n−2...h N−1 x n−N−1

Convolución discreta

Donde: h(0); h(1) ..; h(N-1) son los coeficientes o “TAPS”


Ejemplo de elaboración Filtro FIR

Introducción a Síntesis

# Low Pass FilterBands=2Taps=7

BandStartType=passRipple=0.7Start=0End=0.28BandEnd

BandStartType=stopAttenuation=20Start=0.4End=0.5BandEnd

Pretenciones

TAPS: {-15;-30;54;127;54;-30;-15}

Q● Windowed Sinc● Moving Average● Parks- McClellan

Elaboración coeficientes


Arquitecturas Generales: Forma Directa

Topologías de filtros FIR

X

Z−1

X

Z−1

X

Z−1

X

Z−1

X

Z−1

X

Z−1

+ + + + +

X

+

h0 h1 h2 h3 h4 h5 h6

x[n]

y[n]

Línea de delay

Multiplicadores

Acumulación

Diseño según: Divide y Conquistarás


Elementos básicos para forma Directa: Delay-IN


Z−1 Z−1 Z−1x[n]

x[n] x[n1] x[n2] x[nN]

Configurable(LONG)

● La entrada rst_i garantiza un estado en el tiempo t=0● La señal ena_i permite realizar el shifteo a un múltiplo de la frecuencia de clk_i.● DLI_BIT: define la resolución de la entrada


Arquitecturas Generales: Forma Transpuesta


X X X X X X Xh1h2h3h4h5h6

x[n]

h0

Z−1+

y[n]Z−1 + Z−1

+ Z−1+ Z−1

+ Z−1+

Multiplicadores

Acumulación& Delay

Agrega un efecto tipo Pipeline. Mejora el timing del filtro.

y 6 =x [0]∗h6x [1]∗h5x [2]∗h4x [3]∗h3x [4 ]∗h2x [5 ]∗h1x [6 ]∗h0


Elementos básicos: Delay-Out


Z−1+

y[n]Z−1

+ Z−1+

x [n]∗h0 x [n]∗h1 x [n]∗h2 x [n]∗hN−1


Listado de topologías a implementar


➔ MAC Paralelo➔ Codificación CSD➔ Optimización por Sub-Expresiones

Todas las topologías presentan 4 versiones: Forma Directa Forma Inversa Forma Directa Optimizada por Simetría Forma Inversa Optimizada por Simetría


MAC Paralelo Directo


Z−1 Z−1 Z−1 Z−1 Z−1 Z−1

+ + + + + +

x[n]

y[n]

● Implementación sencilla

● Requiere tantos multiplicadores como coeficientes tenga el filtro

● Entrega una muestra a la salida por cada ciclo de clock.

X X X X X X Xh1h2h3h4h5h6 h0


MAC Paralelo Directo Optimizado por Simetría


Z−1 Z−1 Z−1x[n]

Z−1 Z−1 Z−1

+ + +

y[n]

X X X Xh3h4=h2h5=h1h6=h0

+ ++ +


Síntesis en FPGA de los filtros: Paralelos Directos


La reducción por simetría consigue disminuir la cantidad de multiplicadores por HardwareAumenta el consumo de LUTsAumenta la frecuencia máxima de operación


MAC Paralelo Inverso


X X X X X X Xh1h2h3h4h5h6

x[n]

h0

Z−1+

y[n]Z−1 + Z−1

+ Z−1+ Z−1

+ Z−1+

Características similares al MAC Paralelo Directo, salvo el pipeline implícito.


MAC Paralelo Inverso Optimizado por Simetría


X

Z−1

X X X

+

h3h4=h2h5=h1h6=h0

y[n]

Z−1

Z−1 +

+

+

Z−1+

Z−1+ Z−1

x[n]

El mezclado de las señales es simplemente un conexionado


Síntesis en FPGA de los filtros: Paralelos Transpuestos


La reducción por simetría no consigue mejoras significativas, porque el sintetizador ya hizo el trabajo!Se puede ver como el pipeline intrínseco aumenta la frecuencia de operaciónEl consumo de Slices es bajo por que el DSP48 absorbe las MACs. Es mejor que PMACD/SPMACD!


Reducción de multiplicadores


X

Motivos:

● Es un recurso limitado en las FPGA

● Posee una latencia que limita la máxima frecuencia de operación.

● Utilizando LUTs y estados de pipeline se pueden conseguir resultados mejores

Se pretende reducir los multiplicadores a CERO!


Reducción de multiplicadores


>>2

>>4 +

1100 110000

11000000

11110000

X1100 11110000

10100

Bondades de la aritmética binaria

12 x 20 = 240

1100x 10100 0 0 1100 0 1100 11110000

<<2

<<4


Codificación: Canonic Signed Digit


Busca reducir la cantidad de sumadores y desplazamientos => Reduce la cantidad de unos

Para esto requiere:

● Base trinaria: [-1;0;1]● No pueden existir 2 elementos distintos de cero consecutivos

Por ejemplo:

-15 = 1 1 1 1 0 0 0 0 -15 =0 0 0 -1 0 0 0 1 CSD

Se reducen 2 elementos no nulos

donde N: bits de cuantización

Se obtiene: (N+1)/2 elementos distintos de cero como máximo


Ejemplo CSD


h Complemento a 2 Elementos no nulos

-15 1 1 1 1 0 0 0 1 5

-30 1 1 1 0 0 0 1 0 4

54 0 0 1 1 0 1 1 0 4

127 0 1 1 1 1 1 1 1 7

54 0 1 1 0 0 0 0 1 4

-30 1 1 1 0 0 0 1 0 4

-15 1 1 1 1 0 0 0 1 5

Implementación directa(sumadores de 2 ent)

4

3

3

6

3

3

4

Total: 26 Sumadores


Ejemplo CSD


h Complemento a 2 CSD

-15 1 1 1 1 0 0 0 1 0 0 0 -1 0 0 0 1

-30 1 1 1 0 0 0 1 0 0 0 -1 0 0 0 1 0

54 0 0 1 1 0 1 1 0 0 1 0 0 -1 0 -1 0

127 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 -1

54 0 1 1 0 0 0 0 1 0 1 0 0 -1 0 -1 0

-30 1 1 1 0 0 0 1 0 0 0 -1 0 0 0 1 0

-15 1 1 1 1 0 0 0 1 0 0 0 -1 0 0 0 1

Implementación directa(sumadores de 2 ent)

1

1

2

1

2

1

1

Total: 9 Sumadores


CSD Directo Normal/Optimizado por Simetría


4>> +

xd_r[n]

xd_r[n]h0= h6

3>>6

>>

+

xd_r[n2]

xd_r[n2]

xd_r[n2]

h2= h4

-15 = 0 0 0 -1 0 0 0 1

54= 0 1 0 0 -1 0 -1 0

7>> +

xd_r[n3]

xd_r[n3]h3

127= 1 0 0 0 0 0 0 -1

Multiplicador CSD

Acumulación

x[n]

2>>5

>>

+xd_r[n1]

xd_r[n1]

h1= h5

-30 = 0 0 -1 0 0 0 1 0

1>>

y[n]

Delay-IN


Síntesis en FPGA de los filtros: CSD Directo


No hay consumo de DSP48Hay mayor consumo de hardware en generalLas frecuencias de operación son mayoresLa optimización por simetría consigue mejores resultados

El Hardware generado depende demasiado de los valores de los coeficientes. Es difícil comparar con arquitectura MAC Paralelo.


CSD Inverso Normal/Optimizado por Simetría


4>> +

x[n]

x[n]h0= h6

3>>6

>>

+

x[n]

x[n]

x[n]

h2= h4

-15 = 0 0 0 -1 0 0 0 1

54= 0 1 0 0 -1 0 -1 0

7>> +

x[n]

x[n]

h3

127= 1 0 0 0 0 0 0 -1

Multiplicador CSD

AcumulaciónDelay

x[n]

2>>5

>>

+x[n]

x[n]

h1= h5

-30 = 0 0 -1 0 0 0 1 0

1>>

y[n]


Síntesis en FPGA de los filtros: CSD Inverso


No hay consumo de DSP48Hay mayor consumo de hardware en generalLa frecuencia de operación siempre es mejor que en los casos directosLa optimización por simetría NO consigue grandes cambios Sintetizador


Optimización por Sub-Expresiones Comunes


Busca las operaciones que se repiten y las calcula una sola vez

hk

hq

Operación en común

Reducción

hk

hq

Sub-ExpresiónComún

Cuidado con el timingde las sub-expresiones!


Mecanismo de búsqueda de Sub-Expresiones*


0 0 0 1 0 0 0 1

0 0 1 0 0 0 1 0

0 1 0 0 1 0 1 0

1 0 0 0 0 0 0 1

0 1 0 0 1 0 1 0

0 0 1 0 0 0 1 0

0 0 0 1 0 0 0 1

x2[0]=x1[0] + (x1[1]<<1)

Por definición la primera expresión común es la señal de entrada. Por lo tanto:

x1[0]=x[0]

Luego de la tabla de coeficientes del filtro en CSD, se buscan los elementos repetidos

x1[0]

x1[1]

x1[2]

x1[3]

x1[4]

x1[5]

x1[6]

* Nota: Subexpression Sharing in Filters Using Canonic Signed Digit Multipliers, R.Hartley,

<< 0<< 1<< 2<< 3<< 4<< 5<< 6<< 7

Desplazamiento temporal

Desplazamiento Espacial

x2


Mecanismo de búsqueda de Sub-Expresiones*


0 0 0 2 0 0 0 2

0 0 0 0 0 0 0 0

0 2 0 0 1 0 1 0

0 0 0 0 0 0 0 2

0 1 0 0 1 0 0 0

0 0 1 0 0 0 1 0

0 0 0 1 0 0 0 1

x3[0]=x1[0] – (x1[0] << 4)

Las sub-expresiones conseguidas son reemplazadas en la tabla y se vuelve a buscar otra más


Mecanismo de búsqueda de Sub-Expresiones


0 0 0 2 0 0 0 2

0 0 0 0 0 0 0 0

0 2 0 0 1 0 1 0

0 0 0 0 0 0 0 2

0 1 0 0 1 0 0 0

0 0 0 0 0 0 3 0

0 0 0 0 0 0 0 3

h

h

h

h

h

h

h

0

1

2

3

4

5

6

Por último se obtiene la tabla con las sub-expresiones. Cada línea representa un coeficiente

El mecanismo simplificó h1


Implementación con Optimización por Sub-Expresiones


x[n]

+

+

Generador desub-expresiones

x1

x1[−1]

x1[0]

x1[0]

−x1[0]

x2

x3

1>>

1>>

x2[0]=x1[0] + (x1[1]<<1)

x3[0]=x1[0] (x1[0]<<4)

x1[0]=x[0]

Es necesario x1[-1]

Se debe garantizar que x1[0], x2[0] y x3[0] estén sincronizados


Optimización por Sub-Expresiones Directo


Generador de Sub-Expresiones

x[n]Línea de Delay*

(x1,x2,x3)

Cálculo coeficientes +

* La linea de Delay es independiente para cada sub-expresión

y[n]


Optimización por Sub-Expresiones y por simetría


0 0 0 2 0 0 0 2

0 0 0 0 0 0 0 0

0 2 0 0 1 0 1 0

0 0 0 0 0 0 0 2

0 1 0 0 1 0 0 0

0 0 0 0 0 0 3 0

0 0 0 0 0 0 0 3

h

h

h

h

h

h

h

0

1

2

3

4

5

6

Las Sub-Expresiones rompen la Simetría!Se necesita otro método

h0≠h6

h1≠h5

h2≠h4




0 0 0 1 0 0 0 1

0 0 1 0 0 0 1 0

0 1 0 0 1 0 1 0

1 0 0 0 0 0 0 1

0 1 0 0 1 0 1 0

0 0 1 0 0 0 1 0

0 0 0 1 0 0 0 1

Las sub-expresiones deben tomarse en un mismo estado temporal o coeficiente

x1= xx2= x1 – (x1 << 4)

h

h

h

h

h

h

h

0

1

2

3

4

5

6




0 0 0 0 0 0 0 2

0 0 0 0 0 0 2 0

0 1 0 0 1 0 1 0

1 0 0 0 0 0 0 1

0 1 0 0 1 0 1 0

0 0 0 0 0 0 2 0

0 0 0 0 0 0 0 2

h

h

h

h

h

h

h

0

1

2

3

4

5

6

Luego se implementa como cualquier otro filtro simétrico


Síntesis en FPGA de los filtros: Sub-Expresiones Directo


Se consiguen pequeñas mejoras en el consumo de hardware respecto a CSD directoLa optimización por simetría sigue dando resultado


Optimización por Sub-Expresiones Inverso


Generador de Sub-Expresiones

x[n]

Línea de DelayAcumulación

(x1,x2,x3)Cálculo coeficientes

y[n]

Sólo tiene una línea de demora!Sólo tiene una línea de demora!


Síntesis en FPGA de los filtros: Sub-Expresiones Inverso


Se consiguen pequeñas mejoras en el consumo de hardware respecto a CSD inversaLa optimización por simetría da una mejora


Concepto de Re-timing

Detalles para la Implementación

Consiste en introducir estados de pipeline en el dispositivo, pero la ubicación de los mismos es controlada por el sintetizador.

FIRx[n] y[n]

x[n]

Z−1 Z−1 Z−1 Z−1

y[n]FIR

Sintetizador

El punto óptimo se consigue cuando se parte al circuito con tantos pipeline hasta que la demora es la del sistema indivisible más lento

Intenta mejorar, de forma automática, el timing de un dispositivo en una FPGA


Pipeline

Z−1 Z−1 Z−1x[n] Configurable

(LONG)


Se puede agregar tanto a la entrada como a la salida del filtro


Resultados de la implemenación en CSD y SS Inverso

Consigue una mejora significativa de velocidad, pero a costa de agregar hardware (pipeline) y latencia



Sistema de numeración y tamaños de señales

Es necesario que las señales intermedias tengan un tamaño para contener los resultados parciales de los productos


AQ16

X

BQ16

CQ32

El doble de Tamaño

Si se usa un sistema de numeración en punto fijo como: 1.X. El resultado queda auto-contenido en la misma representación

AQ1.15

X

BQ1.15

CQ1.15

El mismo tamaño!Pero truncando


Overflow y Ajuste de Salida


Se puede usar lógica saturada en los sumadores para evitar el desborde

+

sat8b

24018

255

Introduce Ruido

A veces es necesario ajustar el tamaño de la salida del filtro a un tamaño similar al de la entrada. Se puede redondear o truncar.

Introduce Ruido

+y[n]

Xh0

R/T

Q1.31 Q1.15

DAC


Resumen

Implementación de filtros FIR en FPGA

● Las FPGA son una herramienta muy poderosa para el procesamiento de señales digitales

● La Cuantización de los coeficientes, puede traer problemas

● Las arquitecturas de filtros FIR tipo inversa son las más adecuadas para el trabajo con FPGA

● La técnica de re-timing es útil para aumentar el rendimiento del filtro

● Debe considerarse muy bien los tamaños de las señales intermedias

● La optimización de los multiplicadores tiene grandes beneficios: Reducción del consumo de primitivas/macrosAumento de la frecuencia de operación por reducción de la latencia


Referencias


● Desarrollo con FPGAs en GNU/Linux, Ing. S. Tropea, Ing. D. Brengi e Ing. R. Melo, SASE 2011I

● Implementación de DSP en FPGAs, Ing. M. Cervetto, Ing. E. Marchi, SASE 2012

●Subexpression Sharing in Filters Using Canonic Signed Digit Multipliers, R.Hartley, in IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS11: ANALOG AND DIGITAL SIGNAL PROCESSING,VOL. 43, OCTOBER 1996 , pp 677688

●FPGA Implementation of High Speed FIR Filters Using Add and Shift Method, S. Mirzaei, A. Hosangadi and R. Kastner, University of California, Santa Barbara, IEEE 2006


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Agosto de 2013

¡Muchas gracias!

Implementación de Filtros FIR en FPGA


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