Lcd Proyecto Digitales 2
-
Upload
jonathan-arley-torres-castaneda -
Category
Documents
-
view
216 -
download
0
Transcript of Lcd Proyecto Digitales 2
-
8/18/2019 Lcd Proyecto Digitales 2
1/6
library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity Lcd2a is
PORT (CLOCK, CLC_E, R : IN STD_LOGIC; LCD_E : OUT STD_LOGIC; LCD_RS : OUT STD_LOGIC; LCD_RW : OUT STD_LOGIC; LCD_DB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end Lcd2a;
architecture Behavioral of Lcd2a is
SIGNAL E : STD_LOGIC:= '0';SIGNAL RS : STD_LOGIC:= '0';SIGNAL RW : STD_LOGIC:= '0';SIGNAL DB : STD_LOGIC_VECTOR(7 DOWNTO 0):= "00000000";
beginLCD_E
-
8/18/2019 Lcd Proyecto Digitales 2
2/6
-- Function Set con DL 8 bits WHEN 9 => E
-
8/18/2019 Lcd Proyecto Digitales 2
3/6
DB E E
-
8/18/2019 Lcd Proyecto Digitales 2
4/6
-- Escribir DWHEN 39 => E
-
8/18/2019 Lcd Proyecto Digitales 2
5/6
-- Escribir T WHEN 53 => E
-
8/18/2019 Lcd Proyecto Digitales 2
6/6
END IF; END IF;END IF;END PROCESS;
end Behavioral;