Pres Practica4

1

Práctica 4:

CONTADORES

2

Asíncronos à R–S

Síncronos à R–S, J-K, T, D

Biestables

Son circuitos que tienen dos estados estables. Cada estado puedepermanecer de forma indefinida. Son circuitos con memoria

Clasificación:

• Asíncronos: no necesitan señal de sincronización para cambiar la salida

• Síncronos: necesitan una señal para validar la salida (Señal de sincronismo o de reloj CLK)

Introducción

3

Biestables R-S

Prohibido11001110

Qt-100QtSR

No cambia

de estado

R

S

Q

Q

Con puertas NORR

S

Q

Q

R

S Q

Q

Con puertas NAND

Circuitos secuenciales asíncronos

4

R

S

Q

Q

Aparecen problemas en los sistemas asíncronos cuando aparecen transitorios de la señal de entrada que son capturados a la entrada de los biestables

Presencia de glitches

Prohibido11001110

Qt-100QtSR

’1’’1’

A

B

’0’

tp tp tpA’

.....

A B

A’ S

t0

2tp

tp

Utilizar biestables síncronos

Circuitos secuenciales asíncronos

5

CLK CLK

CLKCLK

Nivel alto Nivel bajo

Flanco de subida Flanco de bajada

Nomenclatura de la señal de reloj

Biestables tipo LATCH

Biestables tipo FLIP-FLOP

Circuitos secuenciales síncronos

6

R

S

Q

Q

S (SET) es la puesta a 1 y R (RESET) es la puesta a 0 del biestable. Si las entradas S y R están a 1 la salida valdrá 0 o 1. Si R y S son 0 no cambia el estado

0 (B.P.)1 (I.P.)

11001110

Qt-100Qt-1xxQtSRCLK

Señal de reloj (Flanco descendente)

CLK

Biestables R-S síncronos

Biestable R-S activo por flanco de bajada


7

J

K

Q

Q

Resuelve el problema de la prohibición del estado R=S=1 del biestable R-S. J es la puesta a 1 y K es la puesta a 0 del biestable. Si las entradas J y K están a 1 la salida cambia su estado. Si J y K son 0 no cambia el estado

Qt-111101010

Qt-100Qt-1xxQtKJCLK

CLK

Biestables J-K

Biestable J-K activo por flanco de bajada


8

J

K

Q

Q

Los dispositivos comerciales suelen disponer de unas entradas asíncronas para la puesta a cero del biestable (Clear) y para su puesta a uno (Preset)

Qt-111101010

Qt-100Qt-1xxQtKJCLK

CLK

Biestables J-K síncronos con entradas asíncronas de preset y clear

Preset

Clear Qt-111001110

Prohibido00QtClearPreset

Con Clear = Preset = ‘1’ tenemos el funcionamiento normal del biestable


9

Q

La salida del biestable cambia de estado siguiendo la evolución de la señal T. El biestable T es la base de los contadores asíncronos.

CLK

Qt-11Qt-10QtT

CLK

Biestables T

T


10

No existe comercialmente y se consigue con biestables tipo J–K. Si conectamos la entradas J y K y la denominamos entrada T tendremos un biestable tipo T

J

K

Q

Qt-111101010

Qt-100QtKJCLK

CLK

T

Biestables T


11

Biestables D FLIP-FLOP

Pasa el valor presente en la entrada D a la salida cuando llega el flanco descendente de la entrada de reloj.

D Q

CLK

Q11

0

XD

0

Qt-1

QtCLK

Biestables D LATCH

Pasa el valor presente en la entrada D a la salida cuando tenemos un nivel alto en la entrada de sincronismo.

D Q

CLK

Q111

0

XD

01

Qt-10QtCLK

¡ Activo por nivel !


12

Problema que surge cuando existe realimentación de la salida hacia la entrada del sistema cuando aún está activa la señal de reloj

Problema de las carreras

D Q

CLK

Q

’1’

Utilizar configuración master-slave


13

Corresponde a dos biestables (J-K ó R-S) dispuestos en serie (uno maestro y el otro esclavo). Reciben esta denominación porque el estado del biestable esclavo - una vez que el reloj de éste asi lo permite - corresponde al estado de las salidas del biestable maestro.Para eliminar finalmente los problemas de carrera se usan con configuración activos por flanco.

Biestables Maestro-Esclavo (Master-Slave)

J

K

Q1

Q1

CLK

J

K

Q1

Q2

CLK


14

Las aplicaciones de los temporizadores en aplicaciones de electrónica digital son imprescindibles.

Contadores asíncronosTienen una entrada de reloj genérica y n salidas binarias que representan en cada momento el valor en binario de los pulsos que entran por la entrada de reloj. Los biestables no cambian al mismo tiempo

Divisores de frecuencia

En muchas ocasiones la frecuencia de una señal no es la requerida para la aplicación y se hace necesario dividir la misma

Temporizadores

Aplicaciones de biestables

15

Contadores asíncronos

Están basados en biestable de tipo T encadenados en cascada. Cada vez que en la entrada de un biestable tipo T aparece un flanco descendente (cambio de 1 a 0) el biestable cambia de estado

T Q T Q T Q T Q

CLK

Q1Q0 Q2 Q3


16

Contadores asíncronos

Cronograma

CLK

Q0

Q1

Q2

Q3

1 2 3 4 5 6 7 8 9 10

1 1 1 1 1

111

11 12 13 14 15 16 1 2

0

0

0

0

1

0

0

0

0

0

0

0 0 0 0 0

0 0

0 0

0 0

0

0 0 00

0

0 0

0 0

0

1

1 1 1 1

11111111

1 1 1 1

1 1

1 1

11

1 0

0

0

0


17

Contadores decimales

Para construir un contador decimal, utilizaremos un contador binario de 4 bits y lo reseteamos (poner a cero) cuando entren 10 pulsos. Reseteamos el contador cuando tenemos la combinación binaria de 10 (1010)

T Q T Q T Q T Q

CLK

Q1Q0 Q2 Q3

R R R R


18

Contadores decimales

CLK

Q0

Q1

Q2

Q3

8 9 10

1 1 1 1 1

00

1 2 3 4 5 6 7 8

0

0

0

0 0 00

0

0 0

1 1

0

0

0 0 1 1

000011

1

01

1 0

1

1

00 0

Reset con la combinación 1010

1

1

0

R

Q0 Q1 Q2 Q3

CLKBCD

Representación en diagrama de bloques del contador

decimal (BCD)


19

Contador Ascendente-Descendente

T Q T Q T Q T Q

CLK

Q1Q0 Q2 Q3

• Con un 0 contador ascendente pasa a la salida el mismo número que en la salida del biestable (salida Q)• Con un 1 contador complementa el número que tenga la salida del biestable ( salida Q (negada))

A/D


20

Divisor de frecuencia

Las salidas de un contador se pueden utilizar como un divisor defrecuencia. Tal y como puede verse en el cronograma la frecuencia de salida de cada salida divide por 2 la frecuencia de la anterior

CLK

Q0

Q1

Q2

Q3

1 2 3 4 5 6 7 8 9 10

1 1 1 1

111

11 12 13 14 15 16

0

0

0

0

1

0

0

0

0

0

0

0 0 0 0 0

0 0

0 0

0 0

0

0 0 00

0

0 0

0 0

0

1

1 1 1 1

11111111

1 1 1 1

1 1

1 1

11

1

fCLK

f0

f1

f2

f3

1nCLK

n 2ff +=


21

Divisor de frecuencia

R

Q0 Q1 Q2 Q3

CLKBinario

R

Q0 Q1 Q2 Q3

CLKBCD

Cuando el contador es de tipo BCD la salida Q3 no cumple la regla fCLK/2n+1, sino que divide por 10 ya que cuando entran 10 pulsos se resetea

2fCLK

2CLK

2f

3CLK

2f

4CLK

2f

10fCLK

2fCLK

2CLK

2f

3CLK

2f


22

Temporizador

El temporizador básico cuando detecta la combinación de temporización y efectúa un cambio de 0 a 1.

Contador

Combinacional

Pulsador deInicio de

temporización

VCC


23

Temporizador Pulsador deInicio de

temporización

VCC

R

Q0 Q1 Q2 Q3

CLKBCD

R

S

QCLK

Pulsador InicioQ

1 2 3 4 5 6 7 8 9


Pres Practica4

Documents

Transcript of Pres Practica4