S.E.P. S. T. D.G.I.T. CENTRO NACIONAL DE INVESTIGACIÓN … Laura Edith... · Interfaz al...

S.E.P. S. E. I. T. D.G.I.T.

CENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO

cenidet “MÓDULO DE PROCESAMIENTO DIGITAL BASADO EN DSP,

PARA APLICACIÓN EN ACCIONAMIENTO DE MOTORES DE C.A. TRABAJANDO EN RÉGIMEN DINÁMICO”

T E S I S PARA OBTENER EL GRADO DE

M A E S T R O E N C I E N C I A S EN INGENIERÍA ELECTR~NICA

P R E S E N T A ,

LAURA EDITH M A R T ~ N E Z TURIJÁN ctNTRG DE INFGRMACION

C E N I D E F

DIRECTOR DE TESIS: DR. SERGIO HORTA MEJfA

S E P ” I* CODIRECTOR

DR. MARCO A. OLIVER SALAZAR

CUERNAVACA, MOR. FEBRERO DE 1997.

S.E.P. S.E.I.T. D.G.I.T.

CENTRO NACIONAL DE INVESTIGACIÓN Y DESARROLLO TECNOLÓGICO

cenidef “MÓDULO DE PROCESAMIENTO DIGITAL BASADO EN DSP,

PARA APLICACIÓN EN ACCIONAMIENTO DE MOTORES DE C.A. TRABAJANDO EN RÉGIMEN DINÁMICO~~

TESIS QUE PARA OBTENER EL GRADO DE MAESTRO EN CIENCIAS EN INGENIERÍA ELECTRÓNICA

P R E S E N T A

LAURA EDITH MARTÍNEZ TURIJÁN

Licenc iado e n E lec trón ica en Comunicac iones por l a Univers idad Autónoma d e S a n L u i s Potos í

Director de tesis:

DR. SERGIO HORTA MEJÍA

Codirector:

DR. MARCO A. OLIVER SALAZAR

Jurado Calificador:

Presidente Dr. Jaime Arau RoffieI. Secretano M.I.Hugo Calleja Gjumlich. ler Vocal M.C. Martín Gómez López. 20. Vocal. Dr. Sergio Horta Mejía.

CUERNAVACA, MOR. FEBRERO DE 1997.

EXTRO NACIONAL DE ISTTSTIGACION Y DESARROLLO TECNOLÓGICO 6

' ACADE311.4 DE LA 31AESTRiA E S INGEKIERÍA ELECTRÓXICA

FORMA R9

ACEPTACION DEL TRABAJO DE TESIS

Cuernavaca, Mor. a 4 de septiembre de 1996.

Dr. Juan Manuel Ricaño Castillo Director del cenidet Presente

At'n: DI. Sergio Horta Mejia Jefe del Depto. de Electrónica

Después de haber revisado el trabajo de tesis titulado: L'hlÓDULO DE

ACCIONAMIENTO DE MOTORES DE C.A. TR4B.4JANlO EN RÉGIMEN DIh'ÁMICO", elaborado por el alumno: Laura Edith Martinez Turiján. cuyo director es el Dr. Sergio Horía Mejía y el codirector el Dr. Marco A. Oliver Salazar, el trabajo presentado se ACEPTA para proceder a su impresión.

PROCESAMIENTO DIGITAL BASADO EN DSP, PARA APLICACI~N EN

C.C.P.: Dr. Jaime Arau Roffiel ! Pdre. de la Academia de Electrónica ing. David Chavez A p i l a r ,'Jefe del Depto. de Sewicios Escolares Dr. Abraham Claudio S h c h e z I Secretario de la Academia de E€e&rónica D. Q. I. .L

MWL 6f INVFSTfGA[l'' v .%Ai !,- ;:U, 1.; 'I!, SL @61((?

*,Py:, . I?# C : p , ' . -

inmior internado Palmva SM C.P. 624%

Tels. (73) 18-7741 y 12-7613. Far;. 12-24-34 4 p d o P o d 5-164. C.P. 62050. C u ~ n a v a ~ a Mor.. M&¡m cenidetl

CEXIRO NACION.4L DE I;1?;ESTIGACION Y DESARROLLO TECNOLOGICO

Cuemavaca, Morelos a 30 de Enero de 1997

Lic. Laura Martinez Turiján Candidato al grado de Maestro en Ciencias en Ingenieria Electrónica Presente

Después de haber sometido a revisión su trabajo final de tesis titulado: “MODULO DE PROCESAMIEhTO DIGITAL BASADO EN DSP, PARA APLICACIÓN EN .4CCIONAMIENTO DE MOTORES DE C.A. TRABAJAh’DO EN RÉGIMEN DIh’ÁMICO”, 5 habiendo cumplido con todas las indicaciones que el jurado revisor de tesis le hizo, le comunico que se le concede autorización para que proceda a la impresión de la misma, como requisito para la obtención del grado.

Reciba un cordial saludo.

A T E N T A M E N T E

Jefe del Depto. de Electrónica

C.C.P.: Jefe de Servicios Escolares Expediente

h m o r lnumado Palmira SRU C P 62490

Tcls (73) 16-77-41 > 12-7613, Fax 12-24-34

! : !

I

Dedico este trabajo a: Dios:

Por la vida que elegiste para mí.

A mis padres:

Hipólito Sabás y Velia Turiján. Que me han enseñado con su ejemplo a valorar lo relevante en la vida. Gracias por su amor, confianza y entrega . Los amo!.

A mis hermanas :

Velia, Sandra, Griselda y Susana por la hermosa unión que hemos tenido siempre.

Al bebé.

A los viejos amigos:

Gracias por estar siempre conmigo.

Agradecimientos:

Estoy en deuda con una serie de personas que a lo largo de mi estancia en la institución me proporcionaron su apoyo .

Agradezco a mis asesores de tesis: El Dr. Sergio Horta y el Dr. Marco Antonio Oliver por el tiempo empleado en la dirección del tema.

A los proferores que compartieron conmigo sus conocimientos.

AI Consejo Nacional de Ciencia y Tecnología por el apoyo económico.

Al Centro Nacional de Investigación y Desarrollo Tecnológico.

A mis compañeros de generación: Cyntia, Chuy, Victor, Rafa, Adolfito, Mario y Manuel.

Tabla de Símbolos

Contenido Pag.

vi Introducción 1

Capítulo 1. Teoría de Campo Orientado

1. t INTRODUCCI~N i .2 P m c I P I o s DE LA T E O d DE CAMPO ORIENTADO

1.2.1, Transformación de Coordenadas. 1.2.2. Conceptos fundamentales de la Teoría de Campo

1.3 ECUACIONES DE CAMPO. 1.4 BLOQUES DEL CONTROL POR CAMPO. 1.5. ACCIONAMIENTO DEL MOTOR. 1.6. RELACIÓN DE TIEMPOS EN EL CONTROL POR CAMPO 1.7. CONCLUSIONES.

5 6 6 9 9

11 12 13 14

I

Capítulo 2. Descripción del Sistema.

2.1. INTRODUCCIÓN. 2.2. DESCRIPCI~N DEL SISTEMA 2.3 MODULO DE CONTROL.

2.3.1. Funciones 2.3.2. Especificaciones 2.3.3. Módulo de procesamiento 2.3.4. Interfaz a las variables de campo.

2.3.4.1. Interfaz a las comentes de estator 2.3.4.2. Interfaz a la posición de rotor.

2.3.5. Interfaz al convertidor CD-CA. 2.3.6. Interfaz al usuario

2.4. CONCLUSIONES.

Capítulo 3. Desarrollo de Hardware.

1 5 16 17 17 18 17 18 19 21 21 22 23 24

3. I . INTRODUCCI~N. 3.2. DISTRIBUCI~N DEL MAPA DE MEMORIA DE LA TARJETA 3.3. BLOQUES DE LA TARJETA.

3.3.1. Módulo de procesamiento 3.3.1.1. Diagrama a bloques. 3.3.1.2.. SistemabasadoenelDSP.

3.3.1.2.1. Seleccióndel DSP. 3.3.1.2.2. Descripción funcional del sistema basado en el DSP.

3.3.1.2.3. Diagrama eléctrico del sistema basado en el DSP. 3.3.1.3. Sistema basado en el microcontrolador

3.3.1.3.1. Selección del microcontrolador 3.3.1.3.2. Diagrama eléctrico del sistema basado en I 1

microcontro I d a or 3.3.1.4. Esquema de comunicación entre los sistemas basados en el DSP y

el microcontrolador. 3.3.1.4.1. Funciones disponibles. 3.3.1.4.2. Interrupciones. 3.3.1.4.3. Esquema de sincronización. 3.3.1.4.4. Diagrama eléctrico de la comunicación DSP- pC.

3.3.2. Interfaz a las variables de campo. 3.3.2.1. Interfaz a las comentes de estator

3.2.2.1.1. Diagrama a bloques. 3.3.2.1.2. Selección del convertidor.

25 26 21 21 21 28 28

31 33 34 34

39 35

35 36 37 37 39 40 40 40

11

3.3.2.1.3. Descripción funcional. 3.3.2.1.3. I . Modos de operación. 3.3.2.1.3.2. Diagrama de tiempos.

3.3.2.1.4. Diagrama eléctnco de la interfaz a las comentes de estator.

3.3.2.2.1. Diagrama a bloques de la interfaz a la posición de rotor. 3.3.2.2.2. Diagrama eléctrico de la interfaz a la posición de rotor.

3.3.2.2. Interfaz a la posición de rotor.

3.3.3. Interfaz al convertidor CD-CA. 3.3.3.1. Diagrama a bloques de la interfaz al convertidor CD-CA. 3.3.3.2. Diagrama eléctrico de la interfaz al convertidor CD-CA. 3.3.4. Interfaz con el usuario. 3.3 4.1. Interfaz al exhibidor de información.

3.3.4.1.1. Diagrama a bloques de la interfaz al exhibidor de información 3.3.4.1.2. Diagrama eléctrico de la interfaz al exxhibidor de

información. 3.3.4.2. Interfaz a la PC.

3.3.4.2.1. Diagrama a bloques de la interfaz a la PC. 3.3.4.2.2. Diagrama eléctrico de la interfaz a la PC.

3.4. CONCLUSIONES.

Capítulo 4. Desarrollo de Software.

t

4.1. INTRODUCCI~N. 4.2. HERRAMIENTAS DE DESARROLLO

4.2.1. Herramientas de desarrollo del DSP. 4.2.1.1, Constructor de código “BUILDER’ 4.2.1.2. Ensamblador “ASM21” 4.2.1.3. Ligador “LD21” 4.2.1.4. Simulador “SIM2101” 4.2.1.5. Divisor de código “SPLD21” 4.2.2. Herramientas de desml lo del microcontrolador. 4.2.2.1. Ensamblador “ASM96”

III

4.2.2.2. Ligador “Rf. 4.2.2.3. Software para obtener el código de memorias EPROM “ O H

4.3. SOFTWARE DE VALIDACIÓN DEL PROTOTIPO. 4.3.1. Software del DSP. 4.3.1.1. Descripción operativa.

4.3.1.1.1. Formatos. 4.3.1.1.2. Timers 4.3.1.1.3. Interrupciones.

4.3.1.2.1. Valores programados en el timer 1. 4.3.1.2.2. Valores programados en los registros de interrupción.

4.3.1.2. Adquisición andógica.

I

i

41 41 41 42 42 44 45 46 46 47 48 48 49 50

50 51 51 52

- 53 54 54 55 55 55 55 55 56 56 56

56 51 51 57 58 58 58 59 60 61

<..

111

I

4.3.2. Software del microcontrolador. 4.3.2.1. Descripción operativa

4.3.2.1.1. Registros de modo de operación 4.3.2.1.2. Interrupciones. 4.3.2.1.3. Puerto Serie. 4.3.2.1.4. Salidas de alta velocidad

4.3.2.2.1. Valores programados en el registro de control

4.3.2.2.2. Valores programados en el puerto serie.

4.3.2.2. Despliegue de muestras en el exhibidor

4.3.2.3. Transmisión serie a la PC.

4.3.2.4. Escritura en salidas de alta velocidad 4.3.3. Software de la PC. 4.3.3.1. Almacenamiento de muestras analógicas 4.3.3.2. Software de interfaz hombre-máquina

4.4. EJEMPLO. 4.5.CONCLUSIONES.

62 62 62 63 63 63 64 66 66 68 68 69 69 70 71 74

Capítulo 5. Pruebas y resultados.

5.1, INTRODUCCI~N. 5.2. PRUEBAS REALIZADAS AL PROTOTIPO.

5.2.1. Pruebas de diseño. 5.2.1.1 Comunicación entre los sistemas basados en el DSP -

microcontrolador 5.2.1.2. Interfaz al convertidor CD-CA. 5.2.1.3. Interfaz con el usuario.

5.2.1.3.1. Interfaz con el exhibidor. 5.2.1.3.2. Interfaz con la PC.

5.2.1.4.1. Interfaz al codificador rotativo. 5.2.1.4.2. Interfaz a las comentes de estator

5.2.1.4. Interfaz a las variables de campo.

5.2.2. Pruebas de funcionamiento.

75 77 71 77

77 78 79 80 81 81 82 83

5.2.2.1. Adauisición de formas de onda de comente de un convertidor 87 CD-CA conmutando a 20 KHz

i Conclusiones 88

iv

Apéndice A Tablas comparativas

A. 1. MEMORIA. A.2. CICLO DE MÁQUINA- FRECUENCIA DE RELOJ

A- 1 A-2

Apéndice B Componentes utilizados

B. 1 PROCESADOR DIGITAL DE SENALES B.2. MICROCONTROLADOR. B.3. MEMORIA DE DOBLE PUERTO. B.4. CONVERTIDOR AD. B.5. EXHIBIDOR DE CRISTAL LIQUIDO.

Apéndice C Diagramas

B- 1 B-4 B-5 B-6 B-8

c.1. DIAGRAMA DE UBICACI~N DE COMPONENTES ‘2.6. DIAGRAMA GENERAL.

Apéndice D. Aspectos de diseño.

c- 1 C-6

D. 1. COMAPTIBILIDAD DE FAMILIAS L~GICAS. D- 1 D.2. RUIDO. D-4 D.2.1. Tierras D-4 D.2.2. Capacitores de desacoplo D-5

Referencias vii

V

.

Tabla de símbolos . .

ii i2 i3 V

o 1 2

- L, O --

1, L,

O, =-

Comente de la fase 1 de estator. Comente de la fase 2 de estator . Corriente de la fase 3 del estator. Tensión Velocidad angular

Coeficiente de dispersión de rotor

Coeficiente de dispersión de estator

Coeficiente de dispersión de Bondel. 1

O = l - ( 1 - fls) ( 1 + 0,)

L T = A

R. Constante de tiempo de estator

L, T -- - R,

Constante de tiempo de rotor

1, = Inductancia de dispersión de una fase de estator 12 = Inductancia de dispersión de una fase de rotor.

is^ = Inductancia mutua entre una fase del estator y la correspondiente de rotor, Lm = 1.5 ir^

cuando ambos están alineados (&=O). L, = L, = LR = LR P = Y =

P = E =

Inductancia propia del estator. 11 + Lln Inductancia propia de rotor 1 2 + Ln Número de polos. Flujo. Posición de rotor. Posición de flujo de rotor.

vi

Introducción Históricamente las máquinas de C.D. fueron utilizadas en aplicaciones de velocidad

variable; aunque el control de estas máquinas es simple, en general son pesadas y caras comparadas con las máquinas de C.A. El principal problema que se presenta en los motores de C.D. es que este tipo de motor es inadecuado para trabajar en atmósferas explosivas o polvorientas, además necesita de mantenimiento periódico. Por otro lado, el motor de C.A. presenta una alta confiabilidad, necesita poco mantenimiento y mantiene una alta relación potencia-peso. Estas son las razones por las cuales los motores de C.A son ampliamente utilizados en aplicaciones de velocidad variable [l].

I

Introducciiin

Los tipos de accionamiento de velocidad para motores de C.A. se clasifican como :

Control en régimen permanente. Control en régimen dinámico

En CENIDET se han realizado temas de tesis en control de motores en régimen permanente que normalmente son utilizados en aplicaciones donde no es necesario un control preciso de la velocidad y la posición. El trabajo de este tema de tesis, considera el desarrollo de un prototipo utilizando herramientas digitals, que permita a futuro, realizar trabajos en accionamiento de motores de C.A. en régimen dinámico, donde se presentan controles precisos de velocidad y posición, que son útiles en aplicaciones de servoposicionarniento. Restringiendo este tema, al desarrollo de la herramienta de hardware del bloque de control.

Dentro de las formas posibles de llevar a cabo el control dinámico se pueden mencionar métodos vectoriales y adaptivos. Considerando que el tema actual solo considera el proporcionar una herramienta a la institución para un primer trabajo que considere el accionamiento dinámico en accionamiento de motores, se planteó el desarrollo de un prototipo que cumpla las necesidades en Métodos Vectoriales que a su vez están clasificados en [2][3]:

Métodos directos. Método indirectos.

Para realizar el accionamiento del motor en régimen dinámico es necesaria la estimación del par que está en función del flujo de rotor. En métodos directos el flujo se adquiere en forma directa y en el método indirecto calculando el valor del flujo mediante la estimación de las corrientes de estator y posición de rotor. Hay varios problemas que se presentan al utilizar un método directo en la estimación del flujo de los cuales podemos mencionar: armónicos sobrepuestos en la señal fundamental y operación a bajas principalmente, por lo cual se optó por utilizar un método indirecto, imponiéndose actualmente en métodos vectoriales indirectos la teoría de Campo Orientado.

La figura 1, muestra un diagrama a bloques de un accionamiento regulado en C.A. en el que se pueden distinguir tres elementos: el motor, el accionador y el control. El trabajo desarrollado en este tema de tesis se ubica en el bloque identificado como “Sistema de Control” en el que se realizan las siguientes funciones:

Adquisición de las variables ( voltaje v, comente i, velocidad w, posición E) Ejecución de algoritmos involucrados con la Teoría de Campo Orientado. Generación de las señales de control de los dispositivos de potencia del convertidor.

2

Introducción

Figura I . Diagrama a bloques de un accionamiento regulado en C.A

Durante los años ochenta se presentó una evolución en los dispositivos semiconductores de potencia; dispositivos como diodos y tiristores alcanzaron niveles de confiabilidad elevados; así como la aparición de nuevos dispositivos como el transistor bipolar de potencia y el GTO. Por otro lado, se produjo una mejora en los convertidores estáticos, lo cual se encuentra ligado a la evolución de dispositivos semiconductores. Debido a estos factores se ha simplificado el sistema de control y se ha podido reducir el tamaño y costo de los nuevos diseños utilizando motores de C.A.

La disponibilidad de microprocesadores ha dado lugar a controles óptimos presentando ventajas como simplificar la electrónica asociada, que repercute en el costo, confiabilidad y eliminación de derivas e interferencias electromagnéticas. La razón por la cual no se realizaban aplicaciones en accionamiento de motores en régimen dinámico se debía principalmente a que al discretizar señales se generan retardos de cálculo, lo cual ha sido solucionado con la aparición de microprocesadores avanzados [4][5][6].

Se tienen actualmente procesadores avanzados RiSC’s, DSP’s y procesadores paralelos; de los cuales se eligió el DSP debido a que la aplicación en régimen dinámico utilizando la teoría de campo requiere de una actividad constante de operaciones de procesamiento de señales como: funciones trigonométricas, integración, derivación, redes de retardo, etc, para lo cual el DSP está orientado.

El objetivo del presente trabajo fue: especificar, diseñar y construir una tarjeta basada en DSP que pueda ser utilizada como herramienta para controlar motores de C.A. en Régimen Dinámico.

El alcance del proyecto implicó realizar el hardware y software de prueba para una tarjeta en la que se considere el hardware necesario para ser integrada al sistema de control considerando la teoría de campo orientado.

Se desarrolló así una herramienta basada en un DSP para realizar los algoritmos de control vectorial anexando un microcontrolador para las funciones de usuario e interfaz ai convertidor de potencia. El esquema presentado en los dos procesadores es débilmente

3

,I

/I Intro@cciÓn

acoplado utilizando una memoria de programa independiente y compartiendo los datos por medio de una memoria RAM de doble puerto.

Se presenta el desarrollo realizado en harware y software para el módulo de procesamiento en base a un DSP y un microcontrolador; para las interfaces a campo de corrientes y posición, al usuario y al convertidor de potencia.

En este documento se presenta el desarrollo realizado distribuido en 5 capítulos que contienen los siguientes temas:

En el Capítulo 1 se proporciona una descripción de la teoría de campo orientado, los principios de funcionamiento y . los esquemas utilizados considerando un método de actuación indirecto.

En el Capítulo 2 se presentan las especificaciones que debe reunir la tarjeta y la necesidad del DSP para ejecutar los algoritmos involucrados en el control por campo

En el Capítulo 3 se realiza una descripción del desarrollo para el hardware propuesto.

En el Capítulo 4 se describe el software de desarrollo y el software de prueba del prototipo.

En el Capítulo 5 se presentan las pruebas y resultados obtenidos en la tarjeta, que comprueban su funcionamiento .

4

Capítulo I Teoría de Campo

Orientado 1.1. INTRODUCCI~N.

La importancia que ha tomado la teoría de campo orientado como modelo teórico en el control dinámico de motores de inducción, se debe, a que mediante ésta, el funcionamiento del motor se estima mediante variables independientes en forma similar al control realizado en los motores de C.D., lo que se traduce en una simplificación en el control del motor.

Tomando en cuenta que el objetivo de este trabajo es desarrollar una herramienta que permita controlar un motor de inducción en régimen dinámico, en este capíiulo se presenta una descripción de la teoría de campo orientado y opciones posibles de llevarla a cabo.

5

Teoría de Campo Orientado

El control de motores en régimen dinámico se logra mediante el control del par desarrollado por el motor [7 ] . Para el caso de un motor de inducción, el par es función de la corriente de estator y del flujo del rotor [8][9]. El problema que se presenta al medir el flujo en un motor de inducción es que, dada la constitución fisica del mismo, resulta imposible el acceso a las corrientes de rotor sobre las cuales se define el flujo. Existen algunos métodos para medir directamente esta variable, los cuales representan serias desventajas de índole práctico [lo], entre las que se pueden destacar:, limitaciones en el rango de baja velocidad, superposición de armónicos en la señal fundamental y el uso' de motores no convencionales (de fabricación especial).

j

Para evitar los inconvenientes mencionados, se opta por el uso de herramientas de cómputo poderosas, como lo son los microprocesadores, para que a pariir de las variables medibles por métodos directos, tales como la velocidad y las tensiones o corrientes de estator, se estime el flujo. Deiesta forma se garantiza que no se tendrán armónicos sobrepuestos en la señal fundamental, y por lo tanto el uso de motores convencionales.

1.2. PRINCIPIOS DE LA TEORÍA DE CAMPO ORIENTADO.

Esta teoría se basa en el uso de fasores espaciales de corrientes, tensiones y flujos, sobre un sistema que gira en sincronismo con el campo magnético en el entrehierro. De esta forma se puede obtener el pari,desanollado por el motor en función de dos comentes desacopladas referidas al estator [ill .

El control por campo orientado es conocido también como modelo de los ejes d-q. Este modelo implica, en principio, la transformación del sistema trifásico de la máquina en dos variables equivalentes, que a su vez se transforman en ejes de coordenadas giratorias similar al comportamiento de una máquina de CD [12]. Estas nuevas ecuaciones son utilizadas por los reguladores de posición y velocidad. La salida de los reguladores está referenciada a un modelo de dos fases que para actuar sobre el motor debe realizar una transferencia a tres fases nuevadknte .

1.2.1. Transformación de coordenadas.

Como se mencionó, el principio del control por campo se basa en realizar una transformación de un sistema tnfásico en un sistema en 2 fases utilizando fasores espaciales.

Un fasor espacial de magnitudes, ya sean voltajes, comentes o flujos, está definido como [ 131 :

4

x = x, + x2 e' + x, e2Y ( 1 . 1 )

6


Este fasor puede ser expresado también como:

- 3 x = - - j - ( X I - x2) 2 2

que sería la representación del fasor espacial en dos fases equivalentes. Esto es válido siempre que se cumpla que el sistema trifásico está equilibrado, que es equivalente a decir que XI + x2+xj=O [14]. I1

La aplicación de fasores espaciales al comportamiento dinámico de la máquina se realiza mediante una transformación de los fasores de corrientes, flujos y voltajes en un sistema de coordenadas k.

Los sistemas de referencia utilizados para realizar la transformación del sistema trifásico en uno de fases corresponden a las zonas de actuación electromagnética del motor (rotor, estator, y entrehierro ). Estos ejes se representan como [15][16]:

Ejes a-P : ( Coordenadas de estator ). Ejes fijos en el espacio, el eje a apunta en la dirección de la bobina de la fase 1. 'I p eje imaginario ortogonal al eje a, origen de todas las referencias .

Ejes D-Q: ( Coordenadas de rotor ). Ejes fijos al rotor girando a una velocidad igual a la de rotor w con respecto al estator donde E es el ángulo de giro del rotor con respecto al estator y p es el ángulo de desacoplamiento.

Ejes d-q : ( Coordenadas k ) Ejes con el mismo origen de los ejes a#, girando a una velocidad angular wk En las ecuaciones de campo, estos ejes giran en sincronismo con el campo magnético en el entrehierro a una velocidad o,,,R que en régimen permanente coincide con 01. El eje d se fija para que apunte en la dirección del flujo máximo en el entrehierro, y el eje q perpendicular a éste.

N /

1

La figura 1.1 muestra el sistema de ejes de referencia sobre el cual se realiza la transfonnación de coordenadas así como las proyecciones del fasor espacial de comentes de estator en estos ejes.

7


+ x, = x,, + jxsb

+ X R = xm + jxRQ

+

XrR = X r ~ + jXQ

+ X r k = xSd + jx,,

xRI = xRa + jx,,

X R ~ = xRd + jx,,

+

+

Figura' I . I . Sistema de ejes de referencia

( 1 . 3 ) de dt Donde la frecuencia de alirhntación está dada por: - = W,

La frecuencia del flujo de rotor por : - = wmR ( 1.4) dP dt

Fasor espacial en coordenadas de estator

Fasor espacial en coordenadas de rotor

Fasor espacial de estator en Goordenadas de rotor

Fasor espacial de estator en coordenadas k. Fasor espacial de rotor en coordenadas de estator 4 Fasor espacial de rotor en coordenadas k.

d.s dt

Y la velocidad de giro del rotor por: - = w /I

En general para representar un fasor espacial x de voltaje, comente o flujo que se encuentra definido en un sistema de coordenadas m, en otro fasor de coordenadas p rotado un ángulo 4 con respecto al sistema m, se representa como el fasor en coordenadas m, :I

8


multiplicado por el factor e coordenadas en campo orientado. La tabla 1.2 resume las transformaciones del espacial x para un sistema de ejes dL referencia como el mostrado en la figura I , 1.

[ 171. Este es el principio de la transformación de los ejes en fasor

Tabla 1.2 . Transformaci6n de coordenadas

1.2.2. Conceptos fundamentales de la teoría de campo orientado

Mediante la transformación de coordenadas descrita en la sección 1.2.1 y la introducción de la corriente magnetizante de rotor imR se realiza el control por campo orientado. Como se mencionó ya, el control por campo orientado del flujo y el par se da a partir de dos corrientes desacopladas; controlando una de ellas (imR) se controla el flujo, y controlando la otra (iss), se controla el par.

Vuriuble que controla elflujo ( i d ) .

La corriente magnetizante de rotor i,R se encuentra definida como [IS]:

Variable que controla el par" (isq).

Por otro lado, la variable que controla el par es la componente del fasor espacial is en el eje q de coordenadas k ( isq). ,,

1.3. ECUACIONES DE CAMPO.

De acuerdo con los principios de la sección 1.2 se establece la teoría de campo que se resume en el conjunto de ecuaeiones (1.7), (1.8), (1.9),(1.10) y (1.11) [19][20][21] [22][23][24]. A partir de ellas se establecen dos esquemas de alimentación del motor:

I/

Alimentación del motor en tensión Alimentación del motor en comente '1

9


Las ecuaciones ( 1.7 ) , ( 1.8 ) muestran la relación entre las tensiones de estator y corrientes de estator en coordenadas k .

Este par de ecuaciones, reppentan el paso de las componentes de tensión USd y usq, a las componentes de corriente isd, e is,, esto sucede en el caso que el motor estuviese alimentado con voltaje; si el motoi'es alimentado en corriente, se omite la aplicación de este par de ecuaciones [25] lo que reduce la complejidad del control; ésta es la razón por la que la alimentación en comente es la opción más adecuada.

La componente de corriente de estator en el eje d i,d y la corriente magnetizante de rotor imR se encuentran relacionadas mediante la ecuación (1.9) que define la dinámica en el eje d como:

d dt

TR - imR + i,, = isd ( 1 .9 )

Para determinar la orientación de la componente de flujo, se emplea la relación de deslizamiento que puede calcularse a partir de los comandos de flujo y par sensando la posición de rotor. La relación de la posición del vector de flujo en coordenadas k, se da en la ecuación 1.1 O.

p = & + J S W a

Donde la relación de deslizamiento esta dada por:

LmTR isq sa = e LRvRd

Por último, el par eléctrico, está dado por la ecuación (1.1 I).

% = p k i d i S q para

(1.10)

(1.11)

IO

It .


1.4. BLOQUES DEL CONTROL POR CAMPO.

En la figura 1.2, se presenta un diagrama a bloques del control industrial clásico con motores de inducción, asumiendo el control del par por medio de la teoría de campo orientado [26] . En el lado derecho, se encuentra el modelo físico de servoaccionamiento, utilizado como retroalimentación: la posición de rotor E para realizar el cálculo de la posición de flujo de rotor p. En elllado izquierdo se muestra el modelo digital para el mismo controlador, las variables con el símbolo A denotan una cantidad estimada y con el símbolo * una señal o comando de referencias.

Controlodor digital Modelo en compo orientado de un Sirtema f6ico en un ~ervOoCCIOnamiento

Lao dB O d d b n

3m im, +

Figura 1.2 Controlador de movimiento industrial clásico con motores de inducción utilizando teoría de campo orientado

Las aproximaciones de la posición y velocidad en el control clásico por campo orientado mostrado en la figura 1.2, presentan errores en su estimación.

El primer problema, se da en la evaluación de la posición, definida por la ecuación 1.12 cuando se quiere obtener un seguimiento de los comandos dados. Para disminuir este tipo de error, se utilizan variables de estado que tienen poca dependencia de la retroalimentación del controlador y no se afecta la estabilidad del sistema; sin embargo, ai utilizarlas, es necesaria una me& aproximación y dinámica del par.

t

m E(.?) o* (z ) w* (z) 1 - z.’ +K-- w(z) --

Un segundo problema es la evaluación de la velocida- --finida por:

w = ~ ( k ) - ~ ( k - l )

(1.12)

(1.13)

9 7 0 0 1 4 1


El modo de reducir las pérdidas debidas a la estimación de la velocidad por la ecuación 1.12, es mediante la introducción de observadores de estado; si además, se introducen observadores de posieión y aceleración, se optimiza el rechazo a disturbios. La figura 1.3, muestra el diagramatla bloques del modelo físico utilizando campo orientado, considerando el bloque de observadores de estado con salidas estimadas de aceleración, posición y velocidad (A,B,C), evaluadas a partir de la posición de rotor E.

I

I Modelo en campo orientado de un sktemo füico en un I rervwccionamiento

i- U-

Figura 1.3 Modelo en campo orientado de un Sistema Fisico utilizando observadores de estado.

En resumen, el esquema clásico de control por campo de la figura 1.2, mejora a partir de la introducción de observadores y variables de estado. Además de estas consideraciones, es necesario definir los esquemas de accionamiento del motor que van a ser mencionados en la siguiente sección.

1.5. ACCIONAMIENTO DEL MOTOR.

En forma general, el accionamiento de motores de inducción se puede realizar en dos modos de alimentación: tensión y corriente, presentándose como la opción óptima la alimentación en comente. La razón en la que se fundamenta esta selección es que la corriente, como variable controlada, elimina el efecto de variación de los parámetros del estator en función de la temperatura; además de simplificar el esquema de control, ya que se evita el cálculo de las ecuacionks 1.7 y 1.8.

Los convertidores CD-CA en comportamiento como fuente de comente son clasificados a su vez en dos tipos [27][28]:

Convertidor CD-CA Alimentado en Comente (CSI, por sus siglas en inglés) Convertidor CD-CA Alimentado en Tensión con Regulación de la comente.

12


Tipo de Convertidor Capacidad de potencia . // I!

C,D-CA

La desventaja que presenta la primer alternativa radica en que se requiere de un inductor de filtrado en la entrada "del convertidor, que al estar diseñado para funcionar en baja frecuencia (360 Hz) resulta voluminoso y caro.

La segunda alternativa presenta mejores Características, ya que ofrece un mayor ancho de banda y elimina armónicos no deseados. Debido a estas ventajas, en los siguientes puntos, se mencionan los dos tipos de control más comunes para este tipo de convertidor (también denominados en la literatura como "Bang-Bang"): Regulador de corriente con histéresis y Regulador de corriente con comparación PWM a frecuencia fija.

Comparando las dos posibles técnicas de regulación de la comente, el principio de regulación con histéresis es muy simple y presenta muy buen control de la amplitud de la corriente, pero tiene como inconverknte su operación a frecuencia variable; por otra parte, la comparación PWM a frecuencia fija garantiza frecuencia de conmutación constante en los dispositivos de potencia del convertidor.

1.6. RELACIÓN DE TIEMPOS EN EL CONTROL POR CAMPO.

. , Dispositivo de' . ' .Frecuencia &e..:

conmutación máxima potencia :. . ,, , .. , . .. . . ,. ,

De acuerdo a R. Gabriel y W! Leonhard [29] los valores de frecuencias de muestre0 en control por campo están dadas en la tabla 1.3 .

Función Tiempo

Control de velocidad 5 ms

VSI-Bang - Bang /I

10 KW IGBT 15 KHz 1 KW MOSFET 25 KHz

Tabla 1.4 Relación de hecuencias de conmutación en convertidores CD-CA reghados en corriente.

13

.U


De la información que se presenta en la tabla anterior, se deduce que la frecuencia de conmutación mostrada aparecerá en la forma de onda de corriente de estator del motor. A partir de esta frecuencia se realiza la selección del convertidor ND que será utilizado para hacer la adquisición de esta variable.

1.7. CONCLUSIONES.

En este capítulo se presentaron los principios del control por Campo Orientado, los cuales definen una transformación"en un sisiema de coordenadas k en dos fases, que desacopla las variables que controlh el flujo y el par. Para realizar la transformación en coordenadas k es necesario determinar la posición de este nuevo eje de referencias, que es calculado por la relación de deslizamjento y la posición de rotor, ecuación (1.1 O).

I

Se presentó también el control clásico en campo orientado en el cual es necesaria la introducción de variables y observadores de estado para disminuir los errores causados en la evaluación de las ecuaciones (1.12) yi( 1.13).

Se mencionaron las ventajas gue representa accionar el motor de inducción con un convertidor CD-CA alimentado en tensión y regulado en comente, entre las que cabe destacar la eliminación de las ecu&iones (1.7) y (1.8 ), con lo que se obtiene una simplificación del esquema de control.

Por último, se incluyen,las frecuencias de muetreo empleadas en el control del par, velocidad y posición y la frecuencia' de conmutación de los convertidores CD-CA. Esta información será utilizada en la evaluikión selección de los dispositivos de procesamiento y adquisición para realizar el control en campo orientado.

14

Capítulo 2 Descripción I/ del Sistema 2.1. INTRODUCCI~N.

El objetivo de este capítulo es presentar el Sistema de control por Campo Orientado en forma general y ubicar el tema en el desarrollo de hardware y software de prueba del Módulo de control.

De acuerdo al conjunto de variables de entrada, salida, referencia, funciones de lógica del sistema y de control de campo orientado, las cuales son coordinadas por el módulo de control, se desglosa el desarrollo de este tema en cuatro bloques: Un módulo de procesamiento, una interfaz a las variables de campo, una interfaz al convertidor de potencia y una interfaz con el usuario. En este capítulo encontrará una descripción general del módulo del Sistema desarrollado y el eiquema de hardware y software planteados en cada bloque.

15

...

Descripción del Sistema

2.2. DESCRIPCIÓN DEL SISTEMA.

El hecho de considerar el accionamiento del motor en corriente en lugar de tensión, evita que el control por campo orientado dependa de la resistencia e inductancia de estator (Rs) y (Is) reduciendo el control del motor a las ecuaciones (1.9), (1.1 O) y ( I . 1 I). con un esquema como se muestra en la figura' 2.1 :

1

Y

T.. .. ............. ~~ ...... J..:.. . . , ! I ' I

REF 1' MOOULOOE 1-H u& ' 1 PROCESAMIENTO / J

. . ~ . . . ... . ........... ~ .. ~ . . . , . ~ ~ ..............,. ~ ,...... .,.

Figura 2. I . Diagrama a bloques del control por campo orientado considerando un accionamienro en corriente.

Bajo este concepto, se pueden identificar tres bloques principales en el Sistema de control por Campo Orientado:

Un motor de inducción.

Una etapa de potencia constituida por dos convertidores: Un convertidor CA-CD, que tiene como entrada la tensión trifásica de C.A. comercial y mediante una etapa de rectificación y filtrado, genera en sus teqinales de salida la tensión de C.D. que alimenta al convertidor CD-CA, tal como se muestra en la figura 2.2. Este último, por medio del control digital proporciona las salidas moduladas en anchura de pulso (PWM) al motor de C.A.

LINEA TRlFASlCA DE CA

Figura 2.2. Etapa de Potencia del Sistema de cona01 por Campo Orientado

16


Un módulo de control digital que corresponde al área enmarcada en la figura 2. I , constituido básicamente por 3 elementos: una inter$az al convertidor de poiencia, una interfaz a las variables de campo de comente y posición y un módulo de procesamiento en el que se realizan los algoritmos de control. El desarrollo de este tema de tesis consiste en determinar el hardware necesario &a este módulo de control, así como el software para validarlo. I,

2.3. MÓDULO DE CONTROL..

2.3.1. Funciones.

Las funciones que debe realizar el módulo de control, se resumen en los siguientes puntos:

Coordinar las interfaces a campo:

O Recibir referencias de comente y posición.

O Adquirir las variables is,, is2 y la posición de rotor E.

O Ejecutar la lógica de control.

Ejecutar algoritmos de campo orientado :

O Estimación de variables: is3, flujo y par a partir de las variables adquiridas.

Transformación del Sistema Trifásico a coordenadas k. - Realizar la transformación a dos fases (Coordenadas a-b). Ecuación (1.2 ). - Calcular del ángulo p (Ecuación 1.10 ). - Realizar la transformación de coordenadas (a-b) a coordenadas k (Tabla

1.2).

j Transformación inversa de Foordenadas k a coordenadas de estator. - Realizar la transformación inversa de coordenadas k a un sistema en dos

fases (a-b). - Realizar la transformación inversa de coordenadas k a un sistema trifásico.

j Realizar las funciones del observador.

O Realizar la regulación de comente en el convertidor CD-CA.

17


2.3.2. Especificaciones.

De acuerdo con las funciones que realiza el módulo de control, las necesidades de hardware y software se concretan en los siguientes puntos:

Hardware:

s Es necesario tener disponibles entradas para realizar interfaces a: - Corrientes de estator is, e ir2

- Posición de rotor E.

- Referencias de corriente y posición.

- Interruptores de potencia hacia el convertidor CD-CA (Ql,Q2,Q3,Q4,Qs,Q6). - Funciones auxiliares ,!para almacenar resultados, desplegar mensajes de

3 Es necesario disponer de salidas para realizar interfaces a :

error y estado del sistema.

Software:

3 Software de validación de1:prototipo - Para realizar las prueby al módulo de control (Módulo de procesamiento,

interfaz a las variables de campo e interfaz ai convertidor CD-CA).

A partir de las necesidades de hardware y software para realizar el control por campo; en la figura 2.3. se presenta el'ldiagrama de los bloques involucrados en la tarjeta desarrollada.

MODULO DE CONTROL . . . . . ~ . . ~ ........ ~~. ~ ........... ~ ~ . . . ~ ...... % ~ ~ . ~ ~ ........... ~ ~ . . ............ ~ . . ~ ~ . . ~ ........ ~ . . ~ ~ ........

~ i : . ~ ............ ~~ .... I , , , .

SENSORES 1 ~

CORRIENTES 1 DE ESTATOR 1 DE -+:

SENSOR

DE 4 POSICION I DEROTOR j

~ ............ ~ . . ............ ~

: , I 1 1 INTERFAiAL 1 CONVERTIDOR

: I USUARIO 1 ...

-1 CONVERTIDOR

I CD-CA.

4 USUARIO 1 -2 1 ~ ~ ~ . . . . ........ ~~ ........ ~ . . .~ . .~ . . ~ . . ~ ............ ~~.~~ ........ ~~.~~ ........ ~~ .............. ~ . . ~ ~ ....... ,

Figura 2.3. Diagrama a bloques de la tarjeta desarrollada.

18

1. -


En el lado izquierdo se muestra la interfaz con las variables de campo constituída por dos bloques: una interfaz a las corrientes de estator (is, e is2) y otra a la posición de rotor (E). A la derecha, se presenta la interfaz ;I convertidor de CD-CA y la interfaz al usuario que se concretó en definir elementos que pdhnitan obtener parámetros de referencia, despliegue de mensajes de error y un medio para’almacenar resultados obtenidos en el proceso de control por campo. La interfaz a campo, al convertidor de potencia y al usuario son coordinadas desde el módulo de procesamiento que además debe realizar los algoritmos de control de campo.

II

En las siguientes secciones se describen los esquemas empleados en cada bloque.

2.3.3. Módulo de procesamiento:

Las características que debe presentar el módulo de procesamiento están determinadas por dos tipos de funciones: ‘:Realizar los algoritmos de control por campo y coordinar las funciones de las tres interfaces (a campo, al convertidor y al usuario).

En primer lugar, cuando se implementan las funciones de control por campo mencionadas en la sección 2.3.1: La transformación del sistema trifásico a coordenadas k; la transformación inversa de cordenadas k a coordenadas de estator, la estimación de las variables de flujo y par y las funciones de observadores de estado. En esta implementación es necesario realizar una serie de operaciones que se pueden resumir como sigue :

- En la transformación de coordenadas k y la transformación inversa, se utilizan operaciones de suma, resta, multiplicación, división, raíz cuadrada y funciones trigonométricas.

- En los lazos de estimación de posición y velocidad, se presentan redes de retardo suma e integración, derivación, comparación, etc.

Entre las opciones posibles para realizar las operaciones mencionadas [31][32], se encuentran; microprocesadores de propókito general; en los cuales, es necesario utilizar memoria externa y circuitos de soporte; microcontroladores que son dispositivos orientados al control y ofrecen una alta escala de integración en el chip incorporando CPU, unidades periféricas y algunas funciones de ‘control; los ASIC’s que son dispositivos hechos a la medida de la aplicación que pueden integrar varios componentes analógicos y digitales, modulador de anchura de pulso PWM, ei,interfaces. de E/S. También se encuentran los procesadores avanzados FUSC’s, DSP’s y procesadores paralelos. El RISC (Conjunto de instrucciones de Cómputo Reducidas) es un procesador de alta velocidad con un conjunto de instrucciones simple donde las operaciones;complejas son efectuadas por el software. LOS procesadores paralelos son microprocesadores de alto rendimiento, equipados con enlaces de comunicación que pueden ser conectados en red para realizar operaciones en forma concurrente con el objeto de incrementar! la velocidad de procesamiento y mejorar la flexibilidad y rendimiento. Los DSP’s, tienen como caracteristica realizar algoritmos de

19


procesamiento de señales con velocidades altas y ésta es debida a una arquitectura basada en buses paralelos y un hardware dedicado a cada operación elemental (suma, multiplicación y corrimiento) implementando operaciones de sumas de productos en forma directa, operación utilizada frecuentemente en el procesamiento de señales.

Las operaciones dementales (Suma, resta, multiplicación y división) son realizadas en forma directa por cualquiera de los tipos de procesadores mencionados; la diferencia se da cuando se requiere realizar operaciones orientadas a procesamiento de señales como funciones trigonométricas, raíz cuadrada, integración, derivación, etc. El evaluar este tipo de operaciones en procesadores de propósito general y microcontroladores nos lleva mayor tiempo que al realizarse en procesadores avanzados.

Para evaluar, por ejemplo, una ~ función higonométnca utilizando aproximaciones mediante series trigonométricas se involucra constantemente operaciones de sumas de productos, si se utilizan procesadores de propósito general, se necesita un registro de almacenamiento del resultado y otro pda actualizar la operación, lo que no sucede con los DSPs ya que se pueden realizar dir&tamente sumas de productos. En cuanto a los procesadores RISC y CISC, en gral, reshtan ser más costosos que los DSP's [33] De esta forma, la propuesta para realizar los algoritmos de control por campo orientado, se basa en el uso de un DSP.

En segundo lugar, para coordinar las interfaces tratando de optimizar el funcionamiento del bloque de procesamidnto mediante una distribución de tareas, se planteó que las funciones de E/S hacia el usuario 'que no requieren ser realizadas a altas velocidades asi como el manejo hacia los interruptores de potencia del convertidor de CD-CA, las realice un dispositivo diferente al DSP .

Se propone así un esquema en el que el DSP se ocupe únicamente del procesamiento de las señales de campo para lo que este dispositivo está diseñado, así como de coordinar la interfaz a las variables de campo, ya que son las variables que constantemente van a ser empleadas en el procesamiento. Y el uso de un microcontrolador que se ocupe de las funciones de E/S e interfaz al accionador de potencia. En la figura 2.4 se muestra un diagrama a bloques de la arquitectura proiiuesta para el desarrollo. El esquema planteado es débilmente acoplado [34] con una memoria de programa independiente para cada procesador y una memoria RAM compartida de doble puerto.

20

1 Descripción del Sistema

, DE DOBLE P ü E R T d ?

I

1 I I

Figura 2.4. Diagrama a bloques de la arquitectura en el Módulo de procesamiento

1

I I

2.3.4. Interfaz a las variables de campo.

Para realizar la adquisición de las comentes de estator J: posición de rotor, se proponen dos interfaces con las siguientes características. I

2.3.4.1. Interfaz a las corrientes de estator.

Para medir las comentes de estator,normalmente se utilizaron kensores de efecto Hall por las características de respuesta dinámica que ofrecen; edte tipo de sensores, proporcionan como señal de salida, un valor en voltaje proporcional, a la comente medida que varía entre f5, f12 volts. En la interfaz propuesta, se especifican yalores entre f5volts.

I 1

Para realizar la construcción del vector de corriente utilizado en el control por campo orientado, se adquieren las corrientes de dds fases del motor (is, , is* ); a partir de las cuales, se estima la tercera (is3 ). Las tres comentes son entonces utilizadas para formar el vector de corriente en coordenadas k. Un parámetio a considerar en el vector de corriente es la frecuencia de conmutación de los dispositi$os de potencia (En la tabla 1.4, se presenta una relación de frecuencias de conmutación de! algunos convertidores CD-CA). De acuerdo al teorema de muestre0 la frecuencia utiliza$ en la interfaz para adquirir las dos señales analógicas correspondientes a las fases del motor debe ser por lo menos 40khz, considerando que los dispositivos de potencia del convertidos CD-CA don IGBT's .

,

I

1 En la figura 2.5 se presenta el diagcama a bloques del esquema de adquisición de

corrientes de estator.

21


.....-............ ..... , +SVOLTS SENSOR H A U

Y -5VOLTS S E W R H A U

Figura 2.5. Diagrama a bloques del esquema de adquisición a corrientes de estator.

2.3.4.2. Interfaz a la posición,de rotor.

Para determinar la adquisición! de la posición de rotor normalmente se utilizan codificadores rotativos (rotary encoder) [35]. Estos dispositivos, estan ligados mecánicamente al eje del motor y hacen girar un disco que comprende una sucesión de partes opacas y transparentes. Una luz emitida por unos diodos electroluminiscentes (LED) traspasa los huecos en el disco creando sobre los fotodiodos receptores una señal analógica, la cual es amplificada eléctricamente y convertida en señal una cuadrada que es entonces transmitida a un sistema de tratamiento de la señal. Existen dos tipos de codificadores rotativos [36][37].

O Codificador Incremental (Generador de impulsos) O Codificador absoluto.

En el codificador incremental se tiene como máximo dos pistas. La precisión del código de posición la determina la división de la pista extenor en n intervalos.. Se proporcionan como salidas dos señales (A, B) y una señal de cruce por cero (C); con esta información, se puede obtener el sentido de rotación durante el frente ascendente de la señal A, la señal B está en 1. Para el otro sentido, durante el frente ascendente de la señal A, la señal B se encuentra en cero. En el codificador absoluto, se presentan n pistas (número de bits) y cada pista proporciona una salida aun diodo receptor que en conjunto, determinan el código de posición. Las salidas en este tipo de codificadores, son proporcionadas en a l g h código binario (Gray, binario puro, complemento a dos, etc).

I1

De acuerdo con las características "presentadas por los codificadores; se propone el uso de un codificador absoluto de 12 bits' con salidas paralelas, ya que de esta manera se obtiene la información directamente de Un código binario presentándose un esquema de interconexión con señales digitales:

22

2.3.5. Interfaz al convertidoriCD-CA I . Para esta interfaz, es necesario utilizar elementos que activen los 6 interruptores de

potencia del convertidor CD-CA (Qi,Q2 ...Q 6). En la institución, se tiene montado un esquema como el mostrado en la figura 2.6. con dispositivos impulsores al módulo de IGBT’s que accionan el motor. Los dispositivos impulsores contienen un bloque de aislamiento basado en optoacopladores con entradas compatibles a dispositivos TTL.

CONVERTIDOR CD-CA.

INTERFAi A l CONVERTIDOR ‘CD-DA

L

j MOiOR

I

Figura 2.6. Esquema de mtertaz al convertidor de potencia

De esta manera, la interfaz con el convertidor de potencia presenta 6 salidas digitales (O,, 0 2 ... 0 6 ) a los optoacopladores mencionados.

2.3.6. Interfaz con el usuario.

Para realizar la interfaz con el usuario se consideran elementos que realicen las siguientes funciones:

O Proporcionar comandos de referencia por el usuario. O Desplegar mensajes de error y estado del sistema O Respaldo de resultados.

Para definir los comandos de referencia y respaldo de resultados, se propone un esquema con un puerto serie RS-232 conectado a una PC, para utilizar los recursos de la misma, Determinando los comandos de referencia, por medio de un teclado; mientras que el uso de disco duro o flexible permitirá almacenar resultados.

I/

Además, se utilizó un exhibidor de información de manera que haya forma de visualizar mensajes de error o estado del sistema, siendo un elemento más sencillo que

~

23

Descripción del Sisíema

utilizar una PC. Estas interfaces se describen en el capítulo 3 y van a ser controladas por el microcontrolador . En la figura 2.7’se presenta el esquema planteado en la interfaz al USUanO.

Figura 2.7. Esquema de la interfaz al usuario.

2.4. CONCLUSIONES.

En este capího se describe la configuración general del sistema y los elementos que lo componen; planteando los elementos en hardware necesarios en el módulo de control diseñando una tarjeta con las siguientes características :

Entradas : , 2 canales analógicos entre f 5 volts para 2 comentes de estator. 12 canales digitales para un codihcador rotativo paralelo.

Salidas: 6 canales digitales para optoacopladores de aislamiento al convertidor CD-CA (01..06). Una interfaz con un exhibidor de :información.

Un canal de comunicación serie RS-232..

Para realizar el esquema de control por campo, se utiliza una arquitectura basada en dos procesadores, uno para realizar el algoritmo de control por campo y coordinar la interfaz a las variables de ampo; y otro para realizar las funciones de salida (accionamiento del motor e interfaz al usuario)

De acuerdo con los principios presentados en el capítulo 1, tenemos como variables a adquirir la posición de rotor y las corrientes de estator, para lo cual se desarrollan interfaces basadas en un codificador rotativo y un cqnvertidor análogo digital.

En la interfaz con el usuario se propone una interfaz con un exhibidor de manera que se puedan desplegar mensajes de error en un exhibidor de cristal líquido. El respaldo de resultados y la introducción de comandoside referencia por el usuario se realiza mediante el uso de una PC.

24

Capítulo 3 Desarrollo de Hardware

3.1. INTRODUCCI~N.

De acuerdo con los bloques necesarios en el esquema de control por campo orientado descritos en el capítulo 2; en ;este capítulo, se presenta el desarrollo del hardware realizado; el que se encuentra clasificado en cuatro bloques: un módulo de procesamiento, una interfaz a las variables de campo (comente y posición), una interfaz al convertidor CD- CA y una interfaz con el usuario. Se describe también la selección de los componentes detallando algunos puntos en los apéndces (A a D). En el apéndice A se proporcionan las tablas comparativas de los DSPs considerados en la selección; en el apéndice B se incluye la descripción de algunos de los componpes utilizados; en el apéndice C se muestran los diagramas de ubicación de los componentes y el diagrama general del prototipo y en el apéndice D se incluyen las consideraciones realizadas en el diseño electrónico.

25

Hardware

En la figura 3.1 se muestra el diagrama de los 4 bloques mencionados y los elementos con los que se realizan las,@terfaces. En el módulo de procesamiento, se tiene un esquema basado en dos procesadores; en la interfaz a campo, una interconexión anaiógica a las corrientes de estator y otra digithi a la posición de rotor; mientras que la interfaz al convertidor de potencia es digital ya ique el impulsor al convertidor CD-CA es compatible con niveles TTL y en la interfaz al usuario, se utiliza un exhibidor y una interconexión RS- 232 a una PC.

I)

IMWM A UI MEW Al VARUBLfSDE ~ W R [ X F O T E N U * w w MODULO DE PROCESAMEMO Y EL WM10

...... ...~ . .~ .............. ~ ~ . . ~ .............. ~ ~ . . . ~ ........ ~... .. ............. ~ ...~ .......... ~ . . . ~ ~ . . ~ ..... ~ .... .. ......... ... r 7 ~

i d ~ .............................. ~ .... ~ . . ~ ..., ~ . . ~ . .~ .. ... ~ ~ : . ....... ...... ... .......................... ~ . .. . . . '

Figura 3 .1 Diagrama a bloques del prototipo realizado

Los 4 bloques del prototipo diseñado se describen a io largo de este capítulo

3.2. DISTRIBUCIÓN DEL MAPA DE MEMORIA DE LA TAR JETA.

Las interfaces a campo, de accionamiento al motor e interfaz con el usuario son coordinadas por el DSP y el microcontrolador; se utiliza el DSP en la adquisición de variables de campo y el microcontrolador en las interfaces de usuario y ai convertidor CD- CA distribuyendo el área de memoria como se muestra en las tablas 3.1 y 3.2.

Área de memoria 000H-7FFH 000H-3FFH

800H-2FFFH 3000H-3400H

Tabla 3.1 Distribución del mapa de memona del DSP.

26

Hardware

Tabla 3.2 Dist~ibución del mapa de memoria del microcontrolador.

3.3.BLOQUES DE LA TARJETA.

3.3.1.Módulo de procesamiento.

Este bloque constituye el módulo inteligente del diseño, ya que aquí se encuentran los elementos que realizarán el cálcul~ de los algoritmos de control y ejecutarán comandos para coordinar las interfaces a campo, ai convertidor CD-CA y ai usuario. En esta sección se presenta el diseño realizado para esta sección del prototipo.

3.3.1.1.Diagrama a bloques.

En la figura 3.2 se muestra el'iidiagrama a bloques del módulo de procesamiento constituido por dos sistemas, uno basado en un DSP y otro en un microcontrolador. El sistema multiprocesador presenta un &quema débilmente acoplado con una memoria de programa independiente y compartiendo información mediante memorias RAM de doble puerto; para el sistema basado en el DSP, se cuenta con una memoria EPROM que se utiliza como memoria de arranque, y para el sistema basado en el microcontrolador, se utiliza una memoria EPROM como memoria de programa.

El medio de comunicación entre los sistemas basados en el DSP y el microcontrolador, es un arreglo de memorias RAM de doble puerto de 1KX8; ya que el DSP, tiene el bus de datos de 16 bits ) el microcontrolador un bus de 8, se emplea un arreglo con buffers para transferencias de 16 bits; un procesador indica a otro que va a transferir información utilizando banderas de hardware de la memoria RAM, las cuales son reconocidas por las interrupciones del DSP y el microcontrolador. Ya que el DSP emplea sus interrupciones para diferentes interfaces, se cuenta con selectores de dispositivo para reconocer la fuente de la interrupción.

27

Hardware

RAM 2 ROM CY130

., . P.. ~..(......

I I

Figura 3.2 Diagrama a bloques del M6dulo de procesamiento.

En las siguientes secciones 1 se realizará una descripción del módulo de procesamiento para los sistemas basados en el DSP y el microcontrolador en forma particular, finalizando con el esquema de comunicación entre ambos.

3.3.1.2. Sistema basado en el DSP.

La función del DSP en el módulo de procesamiento es ejecutar los algoritmos de control vectorial y coordinar las interfaces a campo, ya que mediante el conocimiento de las variables de campo, se estiman las variables que van a ser controladas (par, velocidad y posición). En la presente sección se resume el desarrollo realizado para este bloque.

3.3.1.2.1. Selección del DSP.

La selección del DSP se realizó #estimando que el DSP elegido pueda ejecutar un algoritmo de control por campo en el,) tiempo adecuado; se consideraron los tiempos proporcionados en la tabla 1.3 y el tiempo empleado por algunos DSPs para calcular la operación que requiera un tiempo menor de ejecución. Ya que la menor frecuencia de muestre0 presentada en dicha tabla es en'éi control del p g , el cálculo de esta variable debe ser menor al valor al cual se muestrea ( l m s ) . La evaluación del par involucra realizar una transformación de coordenadas, calcular el flujo y por Último el par. El cálculo realizado considera el tiempo utilizado por el DSP, más lento de los presentados en las tablas 3.3 y 3.4, comparándo solo DSPs de Texas Instruments y Analog Devices, la causa principal de considerar solo estas dos compañías es debido a que fueron de las que se obtuvo mayor información [38][39][40][4i][42]. En el'apéndice A se incluyen tablas comparativas de estas compañías.

28

Hardware

i . .ip"neión !i

. -... .. . ..

integrador 1 Is Red de retardo I/(s+t) Diferenciador s +t Divisibn b i z cuadrada Conversión del vector de 2 a 3 fases Transformación de coordenadas cartesianas a polares

Palabra de 32 bits/ Palabra de 16 bits Palabra de I 6 bits

La tabla 3.3 presenta algunos valores de tiempo de ejecución de las funciones básicas para algunos DSPs de punto"fij0; los datos fueron obtenidos a partir de una tabla elaborada con DSPs de Texas instruments y considerando el número de operaciones de máquina necesarias en DSPs de Analog Devices [43][44][45].

En la tabla 3.4 se presentan,,los tiempos de ejecución empleados para realizar funciones básicas en el control por campo orientado en el DSP de Texas Instruments TMS32010 [46], que es el procesador más lento mostrado en la tabla 3.3.

Tiempo de procesamiento (Oseg)

1.2 (16 bits) 1.4 (32 bits)

1.4 12.8 33

13.4 max 48

29

Hara'ware

Este CAICUIO implica la est$ación de la posición de rotor E y la integración del deslizamiento. Considerando solo el tiempo empleado por el procesador para realizar las operaciones matemáticas.

Se tiene una integración emplea 1.2 ps; una operación de suma requiere de 20011s y

3) Tramformcián a coordenadas k.. Para realizar las transformaciones de la tabla

una división para realizar la evaluación de deslizamiento emplea 12.8 p

1.2 se necesita de un tiempo total de 48 ps.

a) Cálculo del flujo.

Para calcular el flujo se e v a l i la corriente magnetizante de rotor, los vectores de comente de estator y rotor de acuerdo con la transformación de la tabla 1.2 (48ps), mas las operaciones de suma y resta (400ns). 1

b) Cálculo del par.

La evaluación del par mediante la ecuación 1.11 suponiendo que la coniente magnetizante de rotor y la componente is, han sido estimadas en el cálculo del flujo requiere de dos divisiones (25.6 ps) y nueve mulfiplicaciones (1.8 ps).

e) Conversión de dos a tres fases.

De acuerdo a la tabla 3.3 el valorlestimado para la conversión a tres fases es 13.4ps.

Sumando las cantidades anteriores resulta un valor aproximado de 152 ps. Esta evaluación proporciona solo un valor aproximado ya que considera que los valores son obtenidos en forma directa sin tomar en cuenta de donde provienen, el tiempo que se emplea en adquirirlos y almacenarlos nuevamente en memoria o en un registro.

En el análisis de la velocidad y la posición (lms y 5ms respectivamente) es necesario involucrar mayor número de operaciones matemáticas. Para la evaluación de la velocidad mediante la ecuación 1.13, determinada por el lazo de velocidad de la figura 1.3 se presenta la necesidad de involucrar observadores de estado, lo que implica nuevamente un proceso matemático.

De acuerdo a la estimación de tiempo empleado y considerando que a medida que se necesite una mayor precisión en posición o velocidad, será necesario ir aumentando el cálculo matemático introduciendo obsedadores de estado; se eligió el DSP de Analog Devices 2101 con 5011s de ciclo de inshycción, que va a permitir mejorar el tiempo de cálculo como se puede comparar en la tabla 3.3.

30

Hardware

Altemativamente, se puede obtener, un DSP de Texas Instrument con de máquina de este orden, Con ia diferencia de que en éstos, la frecuencia de reloj del oscilador es mayor comparada con los DSP’s d l Analog Devices.

3.3.1.2.2. Descripción funcional . El sistema basado en el DSP puede utilizar una memoria de arranque para almacenar

programas; por este medio, se permite utilizar memorias ROM de baja velocidad y ejecutar programas a la velocidad del DSP. Por estas ventajas se selecciona este modo de operación utilizando la terminal MMAP que es activa en bajo (Ver B.2.a del apéndice B).

En este modo de operación, el procesador 2101 puede aceptar hasta 2k x 24bits en el espacio de memoria interna (0x0000-0x07FF) desde una memoria externa lenta (250 nseg) para ser ejecutado en la memoria interna del procesador. La ventaja que tiene esta foma de ejecución es que una vez cargado el Rrograma en la memoria interna del procesador este código es ejecutado en el tiempo de máquina del procesador.

Esta interfaz, acepta memorias de ancho de palabra de 8 bits como lo son las memorias estándares 2716, 2764, 27256, siendo compatible con las de tecnología CMOS. En el diseño se utilizó una memoria de8 Kbytes.

Ya que cada código de operación tiene un ancho de palabra de 24 bits, es necesario considerar que 3 bytes de la memoria de arranque representan una instrucción al DSP. La forma en que debe organizarce la memoria de programa externa utilizando una memoria EPROM es colocando las instrucciones en grupos de cuatro bytes por cada instrucción; 3 de ellos representan el código de operación y uno se deja vacío (se llena con el caracter hexadecimal FFH), excepto el de la primera palabra en el cual se debe colocar un valor que represente el ancho de la página que va a ser. ejecutada.

Este ancho de página viene dado por :

Ancho de página =(Número de palabras de 24 bits/8) -1

La figura 3.3 muestra la forma en que debe ser organizada la EPROM.

Si por el contrario, el pin Mh4AP=I, la memoria de programa se accesa en forma externa al procesador.

3 1

Hardware

0317

0318

03lQ COIA

03lB

Figura 3.3 Contenido de la memoria EPROM

Para utilizar la memoria ROM con esta opción se presentan dos dificultades. En primer lugar se requiere una memoria de alta velocidad comparable con los tiempos de máquina del procesador, lo que sólo buede ser resuelto con una memoria de la velocidad adecuada, aumentando el costo del prototipo.

En segundo lugar es necesario'el uso de una memoria del ancho de palabra del bus de datos (24 bits) lo que puede solúcionarse colocando memorias en paralelo usando memorias más comerciales pero de v'elocidad comparable a los tiempos de máquina del procesador. Al igual que en el primer caso, el costo de memorias de alta velocidad es elevado~y además podría presentarse un prototipo más voluminoso. Esta fue la razón por la cual se optó por utilizar una memoria lenta colocando el pin MMAP=O ya que con esto es posible ejecutar los algoritmos en el tiempo de máquina del procesador.

En cuanto a la memoria de datos, se pueden obtener de O a 7 estados de espera, mismos que deben ser programados en el registro de estados de espera del DSP para cada fragmento de memoria simbolizado con DWAITX en la figura B.l del apéndice B. De esta forma se puedan accesar dispositivos de diferentes velocidades

Para funciones de prueba iniciales se incluyó en el DSP un puerto pro-gamable 8255 seleccionado mediante un acceso a memoria. Este periférico no tiene una función específica en el diseño pero puede ser una opción'utilizada como interfaz digital de E/S directa con el DSP programando estados de espera.

32

Hardware

Línea Uso Función realizada. MMAP E MMAP=O Selecciona memoria de arranque. A

Fa S Activa la lectura de un byte de la memoria A

BMS S Selector de memoria'de arranque. A *

MMAP=I Seleccionh memoria de programa.

EPROM.

3.3.1.2.3. Diagrama eléctrico del sistema basado en el DSP.

En la figura 3.4, se presenta 'el diagrama eléctrico del sistema basado en el DSP, nótese que utiliza la parte media del bps de datos del DSP para interconectarse a la memoria de arranque, ya que ai seleccionar utilizar la memoria de arranque (MMAP=O ), solo es válido el bus de datos @8-D15).

I/

'I

Características *

*

Figura 3.4 Diagrama electrico del sistema basado en el DSP 2101

En la tabla 3.5, se presenta un ?esunen de las líneas de control utilizadas en este bloque. \

I/

Tabla 3.5 Relación de líneas de control empleadas en el sistema basado en el DSP

* Activa mediante hardware A Linea del DSP. E Entrada. S Salida.

33

Hardware

3.3.1.3. Sistema basado en el microcontrolador 8098.

A diferencia del DSP que prksenta una arquitectura Harvard, el microcontrolador 8098 tiene el tipo de arquitectura Voi Neuman como muestra la figura B.3 del apéndice B por lo cual distribuimos el área de memoria del microcontrolador entre la memoria de programa, la memoria RAM, la intekaz ai convertidor CD-CA y la interfaz al En las siguientes secciones se presenta el disiño de este bloque.

,I

11

3.3.1.3.1. Selección del micrócontrolador.

Se utilizó el microcontrolador de intel 8098 [47]. Las razones de la selección fueron que cuenta con 6 salidas de alta velocidad que pueden ser utilizadas para realizar la modulación en anchura de pulso (PWM); además se contaba con el dispositivo y el software básico en la institución.

3.3.1.3.2. Diagrama eléctrico. '

El sistema basado en el microcontrolador, se presenta en la figura 3.5, colocando el área de ROM a partir de la localidad 2000H, se utiliza un circuito enclavador, para el bus de datos y la parte alta del bus de direccionks, ya que ambas se encuentran multiplexadas en el PC.

12MW

Figura 3.5. Diagrama electrice del sistema basado en el microcontrolador. 34

La relación de líneas de 88control involucradas en el sistema basado en el microcontrolador se presentan en la tabla 3.6.

Línea . . 3 . EA

RD ALE

.!uso i :K&i&e=m&, , ~' . . .. . . ' Características E EA=O Selecciona memoria de programa externa B *

S B * S Activa el enclavamiento de la parte baja del bus B *

EA=I Selecciona memoria de programa interna. Activa la lectura be un byte en la memoria

de direcciones enel latch.

Tabla 3.6 Relación de llneas de cona01 empleadas en el sistema basado en el microcontrolador.

* Activa mediante hardware B Linea del pC. E Entrada. S Salida.

3.3.1.4. Esquema de comunicación entre los sistemas basados en e1 DSP y el microcontrolador.

Un punto importante en el :Módulo de procesamiento, es el esquema de comunicación utilizado para intercom$ar a los dos sistemas que constituyen este bloque. Este esquema se encuentra definido por las funciones que los procesadores pueden realizar en la memoria, las banderas disponibies y el esquema de sincronización entre los dos procesadores. En esta sección se describen estos puntos.

3.3.1.4.1. Funciones disponibles.

En el arreglo de memorias RAM, los dos procesadores pueden realizar operaciones de lectura o escritura en un área común. Para evitar colisiones, al tratar de realizar estas funciones, la memoria dispone de banderas de ocupado e indicadores cuando ésta se llena. En la tabla 3.7 se resumen las funciones hisponibles en el esquema de comunicación.

Tabla 3.7. Relación de funciones disponibles.

1) Lectura , Interviene el bus de direcciones Am, bus de datos i /O~x , el habilitador de la memoria CEx y la línea de lectura OEx. En esta operación uno de los procesadores realiza una lectura sin verificar si el proceiador esta empleando la localidad a ser leída.

35

Hardware

Dispositivo Microcontrolador

DSP

2) Escritura. Interviene el bus de direcciones AK, bus de datos UOrx, el habilitador de la memoria CEx y la línea de escritura WX. En esta operación uno de los procesadores realiza una escritura en una localidad sin verificar si el otro procesador esta utilizando la localidad.

.Función Coloca BUSYR Lectura o escritura en el área 3000H-34FFH. Coloca MTn ., Escritura en loc. 34FFH Limpia iNTL ,, Lectura en loc. 34FEH . Coloca iNTL Escritura en loc. 7FEH Limpia MTR Lectura en loc. 7FFH

3) Indicación de memoria llena, Para activar esta operación interviene el bus de direcciones AIX, bus de datos UOix,, el hkbilitador de la memoria CEx, la línea de escritura R/W, del procesador contrario. I

j , Subindices. I+(O,i .... 9) l+(O,l ... 7). X+ R (Rigth), L (Left). R Líneas asignadas al DSP y L'Linea!s asignadas al microcontrolador.

1 ,/

3.3.1.4.2. Interrupciones. 1

36

Hardware

3.3.1.4.3. Esquema de sincronización.

La transferencia de información es asíncrona; para el DSP, se utilizó un reloj de 20MHz y para el microcontrolador un reloj externo de 12MHz. El reloj de 12 MHz fue elegido para tener opción a utilizar la máxima frecuencia de operación en el microcontrolador y los resultados presentados para transferir datos entre el DSP y el microcontrolador son bajo este esquema.

3.3.1.4.4. Diagrama eléctrico del bloque de comunicación del DSP- microcontrolador.

En el diagrama eléctrico de"la figura 3.6 se muestra el bloque correspondiente al bloque de comunicación entre los" procesadores DSP-microcontrolador. Se presenta el arreglo con dos memorias y dos buffers para realizar la interfaz ai bus del DSP en 16 bits y al bus del microcontrolador en 8 bits. Las salidas de interrupciones e indicadores de ocupado, emplean un arreglo con un Iesistor y un capacitor [48].

Si el DSP va a realizar una operación en la memoria, se debe seleccionar el área válida (400H-7FFH), verificar el indidador de memoria llena o de ocupado (IRQO e IRQ1) y realizar la lectura o escritura. De otra forma, si el microcontrolador va a realizar la operación, se debe seleccionar el área válida (3000h-33FFH), verificar el indicador de memoria llena (INT-EXT), colocari la combinación adecuada en las terminales del microcontrolador P2.0 y P2.5 (Ver tabla 3.9) y realizar la operación de lectura o escritura.

)Combinación I it Función 1

Lectura o escritura del b e alto Lectura o escritura del b e ba'o

Tabla 3.9. Relacibn de combinaciods para las lectura o escritura del microcontrolador

37

Hardware

Y

38

Hardware

La tabla 3.10 presenta la relación de líneas empleadas en la comunicación del DSP y el microcontrolador.

desactiva el byte bajo en una

Tabla 3.10. Relación de lineas empleadas en la comunicación DSP-microcontrolador.

* Activa por nivel. & Activa por msic ión . %Activa mediante programación . Subíndice XA R (Rigth), L (Left). R Asignadas al DSP y L Asignadas al microcontrolador A Linea del DSP. B Linea del pC. C Linea de la memoria de doble puerto. E Envada. S Salida.

3.3.2. Interfaz a las variables de campo.

En la presente sección se realiza la descripción de las 2 interfaces a campo necesarias para llevar a cabo el control por campo orientado, una de ellas a las comentes de estator y la otra a la posición de rotor.

3.3.2.1. interfaz a las corrientes de estator.

Esta interfaz se diseña para realizar la adquisición de dos comentes de estator provenientes de sensores de efecto Hail que proporcionen niveles de voltaje entre +5 volts, equivalentes a los niveles de tensión medidos utilizando un convertidor AD.

39

Hardware

3.3.2*1.1* Diagrama a blogues de la interfaz a las comentes de estatore

En la

1%

3.7 se PreSent/i la interfaz diseñada, que acepta niveles de voltaje entre I5 consta de un convertidor anAlogico-digital con un circuito de protección para evitar sobrevolbJes Y seguidores, de coitaje para el acoplamiento de impedancias, L~ sekcción de 10s canales se realiza por medio de interruptores; mientras que la comunicación con el DSP se lopa Por medio del bus de datos indicando transferencias de datos por medio de interrupciones.

:,“ox UNALTI 3. S”

It

Figura 3.7. Diagrama a bloques de la interfaz a las corrientes de estator.

3.3.2.1.2. Selección del convertidor.

El convertidor elegido es el dispositivo de ANALOG DEVICES AD1334BD [49], que cubre con las necesidades para el es,quema de control por campo, ya que tiene capacidad para obtener 1,2 ,3 Ó 4 canales simultaneos a una frecuencia fija en función de un reloj externo. Es posible fijar la frecuencia de adquisición según el número de canales adquiridos a: 67 KHz, 46 KHz, 35 KHz y 28 KHz respectivamente. De esta forma, se satisface la condición de frecuencia mínima para laiadquisición de dos canales (46 Khz) considerando MOSFET’s conmutando a 20 KHz.

3.3.2.1.3. Descripción funcional.

El funcionamiento de este bloque se basa en el modo en que el convertidor puede operar, por lo cual en esta sección se realiza una descripción de este dispositivo.

El converdidor A/D es un elemento síncrono que necesita un reloj externo, los valores de frecuencia permitidos para este reloj se encuentran entre un rango de valores de 1 a .2.5 MHz. Se eligió el reloj externo de 2.5 MHz, para utilizar la mayor frecuencia de

40

operación permitida en el convertidor; a partir de la terminal de salida del DSP (CLOCKOUT) se utiliza un divisor de frecuencia para obtener el valor de 2.5 MHz. De esta forma, se sincroniza el convertidor con el DSP.

3.3.2.1.3.1 Modos de operación.

A partir de la terminal SIMLJLT del DSP, se selecciona si la adquisición se va a realizar en modo independiente o modo simultáneo. Cuando se elige el modo de operación simultáneo y la máxima frecuencia de operación (utilizando un reloj de 2.5 Mhz), las frecuencias de muestre0 del convertidor son de 67 KHz, 46 KHz, 35KHz y 28 KHz para 1,2,3 y 4 canales respectivamente. Tratándose de un sistema trifásico equilibrado, la tercera fase de la comente de estator se obtiene a partir de la estimación de dos de ella; se fijó el diseño para utilizar el modo simultáneo adquiriendo 2 comentes en el mismo instante recuperando la tercera apartir de ellas.

AI elegir cualquiera de los 2 modos de operación (independiente o Simultáneo), los datos pueden obtenerse de un registro, adquiriendo un dato en cada conversión realizada o bien almacenar las lecturas de campo en una memoria FIFO de 32 localidades interna al convertidor y obtenerlas cuando esta se encuentra llena. La elección de cualquiera de los dos modos de adquisición de los datos se programan en el registro de estado y control del convertidor, además de ser necesario para iniciar el proceso de conversión habilitando el controlador (BIT 7 del registro de control), el registro mencionado se encuentra descrito en el apéndice B.

3.3.2.1.3.2. Diagrama de tiempos. I

La figura 3.8 presenta un diagrama de tiempos del convertidor adquiriendo 4 canales en modo simultáneo considerando que las lecturas se realizarán en forma directa a partir del registro del convertidor. I1

CP

i i -

41

II

Hardware

Para que el convertidor inicie un ciclo de conversión, se debe hacer coincidir la señal de SAMPLE de los canales que se vayan a utilizar con un flanco de subida del reloj. Cuando esto sucede, el convertidor empieza su ciclo de conversión; al finalizar cada conversión se genera una interrupción en el convertidor con la señal iRQ.

El convertidor genera un ciclo READY en un flanco de subida del reloj al finalizar una conversión de los canales que fueron activos mediante la señal SAMPLE, le ocupa al convertidor 17 ciclos de reloj en la conversión de un canal.

El tiempo empleado en la adquisición de “n” canales es menor al tiempo de ocurrencia de la señal READY, la cual también aparece cuando el convertidor es. restablecido (RESET activo) y por ello se utiliza para generar las señales de SAMPLE, ya que de esta manera se asegura que al restablecer el convertidor con un reset y que al finalizar la conversión de 10s canales elegidos se puede iniciar una nueva conversión.

3.3.2.1.4. Diagrama eléctrico de la interfaz a las corrientes de estator.

En la figura 3.9 se presenta el diagrama eléctrico de la interfaz a las corrientes de estator, utilizando los cuatro canales; la selección de un canal se realiza por medio de los interruptores I1 a I4 y la programación del registro de control (ver apéndice B); con los interruptores se puede habilitar un canal (preparado para convertir datos si el registro de control se programa adecuadamente) o deshabilitar el canal seleccionado.

En la entrada, tenemos una protección al convertidor, que se realiza por medio de diodos de respuesta rápida. El divisor de frecuencia fue realizado en base a flip-flops, los cuales son iniciaiizados mediante el reset general de la tarjeta.

CANAL0 CANAL2 CANAL3 CANAL1

CLOCKOUT (DSP)

VI

RESET e lKOHM vcc- , GENERAL

CLK

U

4 7 MICROF TAN

4 7 MICROF TAN

2 2 MICROF TAN lMlCROF CERAM

DE DIRECCIONES

Figura 3.9. Diagrama el6ctrico de la interfaz a las corrientes de estator.

I

Hardware

La relación de líneas de control de esta interfaz se presentan en la tabla 3.1 1,

siguientes condiciones a) El resultado de una conversión A D esta disponible

nao medio llena

ica que se accesa FiFOLtch.

Tabla 3.1 I Relaci6n de líneas de control empleadas en la hterfaz al convertidor A D .

* Activa por hardware. & Activa por flancos de subida. E Entrada. S Salida. A Línea del DSP. D Linea del convertidor.

3.3.2.2. Interfa a la posición de rotor.

La segunda variable necesaria para realizar el control por campo, utilizando el método indirecto de control por campo orientado es la posición de rotor, en la cual, normalmente se utilizan codificadores rotativos (encoders), que presentan interfaces digitales. En la presente sección se realiza la descripción de esta interfaz .

3.3.2.2.1. Diagrama a bloques.

En la figura 3.10 se muestra un diagrama a bloques de la interfaz propuesta con un codificador con salidas un paralelo. Se tiene un arreglo de 2 buffers de 8 bits en paralelo, una lógica de selección para habilitar al codificador y un puerto de salida, realizado con un circuito de candado para señalización.

44

Hardware

1- I INDICADORES

1 1 7 SENALES

Figura 3.10. Interfaz a un codificador rotativo con salidas en paralelo.

3.3.2.2.2. Diagrama eléctrico.

La interfaz a la posición de rotor esta construida con lógica digital controlada por el DSP, mediante lógica de selección de memoria y las líneas de lectura y escritura se accesa al codificador utilizando buffers de tercer estado y un puerto de señalización.

-

Figura 3.1 1 Diagrama eléctrico de la interfaz a la posición de rotor.

Hardware

Línea El E2

Uso Función:realizada. Características F & S

S Activa la lectura de un dato del codificador F & Activa la escritura de un dato en el puerto

3.3.3 Interfaz al convertidor de CD-CA.

En el bloque de accionamiento al convertidor CD-CA se realiza una interfaz digital a los optoacopladores del impulsor al convertidor CD-CA mencionados en e1 capítulo 2. El siguiente resumen presenta la descripción del hardware realizado para esta interfaz. I

3.3.3.1 Diagrama a bloques de la interfaz al convertidor CD-CA.

Para realizar la interfaz con el convertidor de potencia, se utilizó el microcontrolador de Intel 8098 aprovechando sus 6 salidas de alta velocidad, con las que se puede llegar a realizar el accionamiento del motor utilizando el patrón PWM. Por medio de la memoria

I

I

RAM de doble puerto se adquieren los datos del DSP que posteriormente se utilizarán por el microcontrolador 8098 para efectuar el algoritmo PWM. La figura 3.12 muestra un diagrama a bloques de la interfaz realizada.

A WERlO SAUDAS PARALELO wrm

EPROM u bL SAUDAS PARALELO wrm

8098 I &

Figura 3.12. Interfaz al convertidor CD-CA.

46

3.3.3.1. Diagrama eléctrico de la interfaz al convertidor CD-CA.

Las caractensticas que presentan los dispositivos impulsores de POWEREX M57957L de la figura 2.4 a los cuales se va a r e d i m la interfa son:

Relación de rechazo en modo común: 30KV/ ps. Interface compatible con TTL . Tiempo de propagación máximo 1.5 ps.

Para realizar la interfaz, se utilizó un buffer de tercer estado y un circuito de protección externa, el cual, se activa con una transición de alto a bajo colocando al buffer en tercer estado; las salidas a los impulsores se mantienen a uno lógico por medio de resistores cuando se activa la protección.

La operación de este bloque de la tarjeta de control se realiza mediante la programación de las salidas de alta velocidad HSO.0-HSO.5, que corresponden a un área de memoria interna direccionable por contenido (CAM). El contenido de la CAM es el centro del control; un registro de CAM es comparado con un valor de tiempo en cada estado. Ya que la CAM contiene 8 registros, para compararla son necesarios 8 estados. Con esto, se define el tiempo de resolución de la unidad (2 Os si el reloj es de 12 MHz). Cada registro es de 23 bits, 16 de los cuales son utilizados como indicadores del tiempo en que va a ser llevado a cabo el evento, y 8 se refieren a la naturaleza de la acción a ser ejecutada por el timer1 o el timer 2. En la figura 3.13 se presenta el diagrama eléctrico de esta interfaz.

SALIDAS VCC AOPTOACOPLI\DORES

cm 74LS243

RESET vcc GEMRAL

Figura 3.13. Diagrama eléctrico de la interfaz a los optoacopladores de los dispositivos impulsores.

47

Harhvare

Línea HSO-HS5 ENTRADA DE PRO- TECCION

En latabla 3.13 se presenta la relación de lineas involucradas.

Uso Función realizada. Características B * S Salidas de alta velocidad

E Deshabilita el buffer de tercer estado manteniendo E 1 entrada de los optoacopladores a 1 lógico mediante los resistores de pull-up.

Tabla 3 .13 . Relación de líneas de control empleadas en la interfaz al convertidor CD-CA.

* Activa por hardware. 1 Activa mediante una transición alto bajo. E Entrada. S Salida. B Línea del uC.

3.3.4. Interfaz al usuario.

En esta interfaz, se consideró un exhibidor de información y un puerto sene estándar RS-232 realizando la interfaz con una PC.

3.3.4.1. Interfaz al exhibidor de información.

La idea de utilizar una interfaz con un exhibidor de información, se dió por la necesidad de tener un medio que permita realizar el despliegue de mensajes de error y estado del sistema.

3.3.4.1.1. Diagrama a bloques de la interfaz al exhibidor de información.

Para este fin, se seleccionó un exhibidor de cristal líquido, (M1632) de 2 columnas con 16 caracteres ASCII por columna, con posibilidad de crear nuevos caracteres por medio de programación. La interfaz con este dispositivo se realiza mediante un direccionamiento a memoria, y sus características se dan en el apéndice B [SO]. El diagrama a bloques de la interfaz se muestra en la figura 3.14.

48

Hardware

Figura 3.14. interfaz al exhibidor MI632

3.3.4.1.1. Diagrama eléctrico de la interfaz al exhibidor de información.

El diagrama eléctrico de la figura 3.15 se presenta la interfaz al exhibidor, activando el exhibidor por medio de lógica utilizando la línea de escritura y de decodificación, la entrada de regulación de intensidad, es realizada por un potenciómetro de 1 KOhm.

vcc

BUS DE DIRECCIONES Bus DE DATOSw

Figura 3.15 Diagrama eleceico de la interfaz al exhibidor de información.

La tabla 3.14 presenta la relación de las líneas de control involucradas en la interfaz con el exhibidor.

49

Hardware

Línea Y5 R/W RS VLC

USO Función realizada. Características F * S Selector de memoria de datos.

E Selección de registro instrucción datos. O=IR , 1=DR D * E Tensión de contraste D *

E Selección de escritura I-Leer, O E-Escribir. D *

Tabla 3.14 Relación de líneas de control empleadas en la interfar al exhibidor

* Activa por hardware. S Salida. E Entrada. B Linea del pC. D Linea del exhibidor F Línea de lógica.

3.3.4.2. Interfaz a la PC.

La idea de realizar una interfaz con la PC se consideró por las ventajas que ofrece ya que los resultados se pueden almacenar en un archivo, graficar los resultados, y cambiar parámetros. Ya que la finalidad de esta interfaz es precisamente el tener una herramienta de apoyo que permita accesar los resultados en cualquier momento, se eligió el uso de la interfaz estándar la RS-232 ya que se realiza de una forma simple.

3.3.4.2.1. Diagrama a bloques.

La figura 3.16 muestra el diagrama a bloques de esta interfaz. Solo son necesarios el puerto serie del microcontrolador, el convertidor de niveles TTL a RS-232 y RS-232 a TTL LTl18 1 [S 11 y el puerto sene de la computadora.

Figura 3.16 Interfaz con la Pc.

50

Hardware

Uso Fuocion realizada. S Transmisor de datos . B E Receptor de datos. B S Transmisor de datos. G

P2.0 P2.1 TX

3.3.4.2.2. Diagrama eléctrico.

La comunicación serial se realiza por medio de la programación de los registros del puerto serial tanto en el microcontrolador, como en la PC [52]. La velocidad en el microcontrolador es determinada por el contenido de un registro de 16 bits en la localidad OOOEH . El registro debe ser cargado con dos bytes; el byte de mayor peso indica si la razón de bauds proviene de la frecuencia de cristal o un reloj externo; el caso seleccionado aquí, fue considerando la frecuencia de reloj del cristal del microcontrolador. Y el byte de menor peso es cargado con la razón de bauds. Existen 3 modos posibles de realizar transmisión serial en el microcontrolador, de los cuales se eligió el modo 1, que utiliza 1 bit de arranque 8 bits de caracter y un bit de paro, la velocidad elegida en esta interfaz fue 9600 bauddseg.

Características &,# &,# *,@

Figura 3.17. Diagrama ekcirico de la interfaz a la PC

El valor de los capacitores cerámicos C1 a C2 son de .Olpf ; la relación de líneas involucradas en la interfaz del puerto serie se presentan en la tabla 3.15.

E Rx Receptor de datos. G *,@

Tabla 3.15. Relación de líneas de control empleadas en la interfaz a la PC.

* Activa por hardware. & Activa por software. #Niveles TTL. @Niveles RS-232. S Salida. E Entrada. B Linea del pC. G Línea del puerto Serie.

5 1

Hardware

3.4. CONCLUSIONES.

De acuerdo las especificaciones planteadas en el capítulo 2 , en este capítulo se Presentó un analisis de algunos de los dispositivos seleccionados y una descripción del funcionamiento de cada bloque del prototipo.

En el módulo de procesamiento se propuso el uso del DSP 2101 en conjunto con un microcontrolador 8098, acoplados mediante la memoria de doble puerto CY7Ci30, aprovechando a cada dispositivo para efectuar las funciones a las que su arquitectura esta orientada: el DSP en el procesamiento y adquisición de las variables de campo y el microcontrolador en la interfaz del convertidor de potencia CD-CA y funciones de E/S.

Ante la necesidad de realizar el procesamiento de las corrientes de estator, para tener una mayor simplificación en el control y flujo de rotor, se desarrollo una interfaz a las corrientes de estator mediante el convertidor A/D AD1334BD y una interfaz a la posición del rotor mediante una interfaz digital considerando el uso de un codificador de tipo paralelo.

Se desarrolló la interfaz al convertidor de potencia utilizando el microcontrolador 8098, aprovechando las 6 salidas de alta velocidad presentadas por este dispositivo, propias para generar las señales de control PWh4 ai convertidor CD-CA.

se desarrolló una interfaz al usuario, considerando la necesidad de tener un medio que pemita accesar los datos procesados, mediante un exhibidor Y un Puerto serie Para realizar la comunicación con una PC.

52

Capítulo 4 Desarrollo de Software

4.1. INTRODUCCI~N.

El software de prueba del prototipo, está constituido por programas que son ejecutados por elementos internos a la tarjeta (DSP y microcontrolador) y fuera de ella (PC) que en conjunto validan el hardware realizado.

El contenido del capítulo se divide en tres partes, primero se presentan las herramientas de apoyo utilizadas para el microcontrolador y el DSP; enseguida se presenta el software de validación y finalmente se incluye un ejemplo de como ejecutar un programa en la tarjeta.

53

4.2. HERRAMIENTAS DE DESARROLLO.

4.2.1. Herramientas de desarrollo del DSP . En el diagrama de flujo de la figura 4.1 se muestra el software de desarrollo del DSP

2101 (ADDS-21XX-SW-PC) [53].

1 U o UGADO

I 0 0 SlMULAClON

REPETIR COMO SEA NECjESARIO

REPETIR COMO SEA NECE2WO

I I

OPCIONAL - - - -

MOOULOS o LENGUAJE C

I _ _ - -

Figura 4.1 Diagrama de flujo del sistema de desarrollo del DSP-2101

54

Desarrollo de Software

El software de desarrollo del DSP representado por los bloques de la figura 4.1 se describen a continuación:.

4.2.1.1. Constructor de código “BUILDER”.

El software BUILDER es utilizado para crear un archivo (.ACH) que contiene la arquitectura de hardware del sistema con el que se esta trabajando, esto es, que áreas de memoria ROM, RAM y puertos son válidas. El archivo fuente al constructor es realizado en un editor de texto al que se le proporciona la extensión (.SYS), en este archivo se definen las áreas de memoria válidas mediante nemónicos reconocidos por el constructor, mientras que el archivo creado, contiene las áreas de memoria válidas de ROM, RAM y puertos en un formato utilizado por el ligador.

4.2.1.2. Encamblador “ASM21“.

Se tiene el software ensamblador de programas o módulos de programa que es utilizado para crear código objeto empleado por el ligador. El archivo fuente al ensamblador (.DSP) se elabora en un editor de texto utilizando nemónicos~en lenguaje ensamblador y el código creado es el código objeto (.OBJ).

4.2.1.3 Ligador ”LD21”.

Este software es utilizado para unir los programas ensamblados construyendo un archivo ejecutable ( .Em). Los programas fuente al ligador son el código objeto proporcionado por el ensamblador .OBJ y el código que contiene la arquitectura .ACH generado por el constructor.

4.2.1.4. Simulador ”SIM2101”.

El simulador de programas es un software orientado a ventanas “SIM2101” en el que se pueden simular interrupciones, puertos, interfaces analógicas,etc. Se ejecuta utilizando el archivo ejecutable .E=, proporcionado por el ligador.

4.2.1.5. Divisor del código de programa “SPLD21”.

El archivo ejecutable .Em, contiene el código correspondiente a la memoria de datos, programa y de arranque. El software SPLD21 es utilizado para separar el código correspondiente a cada memoria para que puedan ser utilizados por el sistema de hardware eligiendo el tipo de formato a utilizar ( intel, motorola, etc.).

55

Desarrollo de Software .

4.2.2. Herramientas de desarrollo para el Microcontrolador 8098.

El software de d e s a r d o utilizado por el microcontrolador 8098 es una versión en ensamblador que se encuentra dado en los siguientes bloques.

4.2.2.1. Ensamblador "ASM96".

El programa ASM96, es utilizado para ensamblar el código de archivos fuente .TXT, creando archivos .OBJ y .LST, que contienen código objeto y listado de los errores de los archivos fuente .TXT.

4.2.2.2. Ligador "RL9ó".

El ligado de los programas se realiza mediante el software RL96 en el que es necesario definir el área de ROM y RAM utilizada, las áreas válidas son mencionadas en el mapa de memoria que se presenta en la tabla 3.2. El arhivo fuente es el código objeto .OBJ y los archivos generados por el ligador son .M96 y .OUT.

4.2.2.3. Software para obtener el código de memorias EPROM "OH".

Por medio del software OH, se obtiene el código hexadecimal .HEX que va a ser programado en memorias EPROM, A partir del código .OUT, se obtiene el código en hexadecimal .HEX con el formato de datos Intel.

4.3. SOFTWARE DE VALIDACIÓN DEL PROTOTIPO.

La validación del hardware realizado consiste en ejecutar un conjunto de programas que involucran de forma general los bloques del prototipo. Hay dos elementos en el desarrollo sobre los cuales se ejecutan los programas (DSP y microcontrolador) y un elemento externo a la tarjeta (PC). En la figura 4.2 se presenta el diagrama a bloques de los elementos involucrados en la validación.

56

Desarrollo de Sofhyare

Figura 4 Diagrama a lues de los elementos involucrados en los programas de pmeba.

Se consideró la validación del diseño adquiriendo señales de las interfaces análógica y digital. Se prueba la interfaz analógica utilizando señales senoidales puras y de formas de onda de comente fijando la frecuencia de muestre0 de acuerdo al número de canales que se estén adquiriendo. Así también, se prueba la interfaz digital al codificador utilizando interruptores probando cada canal digital. El DSP almacena las lecturas realizadas en ambas interfaces en la memoria RAM de doble puerto y se avisa al microcontrolador que los datos pueden ser utilizados para enviarlos a una de las siguientes 3 opciones:

A la PC almacenando los datos en un archivo. AI exhibidor, desplegando un valor equivalente al voltaje presentado en el canal. AI convertidor de potencia

4.3.1. Software del DSP. ./

El software presentado en esta sección lo constituyen los programas que el DSP realiza para las 2 interfaces a campo, la analógica a las comentes de estator y la digital a la posición de rotor. Para realizar la descripción de ambos programas, se presenta inicialmente el funcionamiento de algunos elementos del DSP que son utilizados posteriormente en el software de coordinación de las interfaces.

4.3.1.1. Descripción operativa.

Los programas de interfaz al convertidor A D y ai codificador rotativo utilizan principalmente el timer para realizar tiempos de espera y las interrupciones para recibir los indicadores del microcontrolador y la interfaz analógica. De esta forma, en esta sección se describe el uso de estos dos elementos en el DSP y del tipo de formatos de datos utilizados.

I$

5 1


4.3.1.1.1. Formatos.

Para realizar operaciones en el DSP 2101, se utiliza la representación numérica en aritmética en punto fijo de 16 bits. En un sistema de b bits en aritmética de punto fijo, p bits representan la parte entera y q bits representan la parte fraccionaria, cumpliéndose que b=p+q. En el procesador 2101, existen tres opciones para representar un número; el formato 16.0, el formato 1.15 y representaciones de cadenas de bits .

,~,

El formato 16.0 consiste de 16 bits en una representación sin signo. El formato 1.15 consiste en 15 bits fraccionarios y 1 bit de signo con representación de aritmética en complemento a dos con lo que se pueden representar valores desde -1 a +I . Normalmente en aplicaciones de procesamiento de señales el formato utilizado es el 1. I5 para realizar representaciones numéricas. En nuestro caso, se optó por esta representación, para tener la opción de utilizar cantidades con signo .

4.3.1.1.2. Timers.

Para utilizar los timers del DSP se programan los registros TPERIOD, TCOUNT, TSCALE que se encuentran mapeados en memoria. El registro TCOUNT es el registro de conteo de los ciclos de máquina transcurridos que opera en una cuenta descendente. El registro TPERIOD contiene el valor de recargo para una interrupción cuando el registro de conteo TCOUNT llega a cero y el registro TSCALE mantiene el valor de los ciclos de máquina entre cada decremento del registro TCOUNT. Los registros TCOUNT, TPERIOD y TSCALE son utilizados para controlar los ciclos de máquina transcurridos pero para habilitar el timer es necesario colocar a 1 el bit número 5 del registro de estado MSAT.

4.3.1.1.3. Interrupciones.

Las caracteristicas que presentan las interrupciones del DSP, son determinadas por los registros IMASK, IFC e ICNTL. Las posibilidades que se tienen con ellos son, enmascarar, forzar una interrupción por medio de software y determinar si la interrupción va a responder a nivel o transición .

El registro IFC se emplea para forzar interrupciones por software; que en nuestro caso no se utilizaron; el IMASK, habilitado para enmascarar interrupciones cambia de acuerdo a la subrutina activa en el momento y por último, en el registro ICNTL se define si las interrupciones son activas por nivel o por transición. En los casos del convertidor y la memoria, ambas interrupciones son activas por transición.

58

Desarrollo de Sofhare

4.3.1.2. Adquisición anaiógica .

El al

El diagrama de flujo del programa ejecutado en el DSP se muestra en la figura 4.3. DSP se encarga de controlar la adquisición de señales analógicas por medio de la interfaz convertidor, esto se realiza mediante la programación del convertidor; En el DSP, la

interrupción IRQl se emplea para indicar que se recibió una lectura de un canal o que la memoria de doble puerto se llenó; la selección de la fuente de interrupción se define mediante la terminal FLAG - OUT ; la cual se coloca a 1 si la fuente es la interfaz analógica y a O si la fuente es la memoria de doble puerto.

Este programa se inicia considerando un tiempo de espera de aproximadamente 3.3 segundos, que son utilizados para proporcionar un tiempo de restablecimiento de la fuente de alimentación del sistema; enseguida, se realiza la programación del convertidor y se espera la interrupción IRQl que indicaría que un canal fue recibido, realizando el almacenamiento de un dato en la memoria RAM en cada operación realizada. Se obtienen dos paquetes de datos, el primero consta de 1000 datos que se almacenan en RAM de doble puerto, el segundo es de 1020, que se almacenan en la memoria interna para vaciarlo posteriormente en la memoria RAM de doble puerto y de esta manera puedan ser adquiridos por el microcontrolador. En la figura 4.3 se presenta el diagrama de flujo del programa de adquisición de datos.

INICIO c> o o

/ Figura 4.3. Diagrama de flujo del programa ejecutado en el DSP

59


Nombre del registro Dirección TPERiOD (Registro de Periodo) 3FFD TCOüNT (Registro de conteo) 3FFC TSCALE (Registro de escala) 3FFB

FI

O

F2

O F3 O F4

O F5 O F6

O F I F8

O F9 O F10

Valor programado FFFF FFFF FF

Iniciahzación de registros del DSP y convertidor, se coloca el pin FLAGOUT=l para seleccionar que la interrupción IRQl proviene del convertidor. Se utiliza una bandera FLAG para esperar 3.3 segundos de restablecimiento de la fuente de alimentación. Se coloca el contador NUM=1020 , que va a ser el número de datos almacenados en la memoria de doble puerto. Se verifica si ya llegó un dato por medio de la interrupción IRQl. Se almacena un dato en la memoria de doble puerto. Se verifica que ya sean los 1020 datos. Se inicializa el contador NüM=I O00 para una cuenta nueva de 1000 datos que van a ser almacenados en la memoria interna del DSP. Se espera un dato del convertidor. Se almacena el dato en la memoria RAM interna del DSP Se verifica que se hayan obtenido 1000 datos. Se indica al microcontrolador que se tienen disponibles 1020 datos en la memoria RAM de doble puerto. Espera el indicador que recibió el primer paquete de 1020 datos. Se limpia la interrupción IRQl. Se vacian los datos de la memoria RAM interna a la memoria RAM externa de doble puerto, Se verifica si ya se vaciaron los datos del segundo bloque . Se coloca el indicador de que se envía el segundo paquete de datos Se espera el indicador de ya se recibió el segundo paquete de datos. Se coloca un indicador que se ha finalizado la transferencia de datos.

4.3.1.2.1. Valores programados al timer 1.

60

i Desarrollo de Software

Registro ICNTL (Registro de control de nivel

o transición)

IMASK (Registro de máscara)

' j I

Subrutina Valor programado (1) 03H (2) 03 H (3) 03H ( 1 ) OOH (2) 02H

4.3.1.2. Valores programados e n los registros de interrupción.

Los valores programados en los registros de interrupción varian de acuerdo a la subrutina en la que se encuentren. En la tabla 4.2 se presenta el resumen de valores utilizados en el programa de adquisición analógica.

IFC (Registro de control de interrupción forzada)

. . (3) 02H (1) (2) -

-

Tabla 4.2. Registros de interrupciones.

~ Registro no utilizado. ( I ) Subrutina del timer. (2) Subturina de adquisición de datos. (3) Subrutina de espera de seflalización del microcontrolador

4.3.1.3. Adquisición digital.

El programa realizado en la interfaz digital con el codificador consiste en efectuar un conjunto de lecturas almacenándolas en la memoria de doble puerto, para ser enviado por medio del microcontrolador d. exhibidor. Las lecturas se realizaron cambiando en la entrada bit por bit para asegurar que todos las terminales de entrada estuviesen funcionando correctamente. El puerto de salida de señalización se probó realizando escrituras de la serie AA, y 55 en hexadecimal, con lo cual se verifica cada canal. El diagrama de flujo de este programa se muestra en la figura 4.4.

61

Desarrollo de Sofware

FI'

O

F2'

O

Figura 4.4. Programa de prueba de la interfaz al codificador

Se programan los registros del timer utilizados en el tiempo de restablecimiento de la fuente. Se escribe en el puerto de señalización un dato. El contador de datos a adquirir se carga con el valor 1024, que es la capacidad que tiene la memoria de doble puerto. Se verifica el timer1 que lleva la cuenta del tiempo de restablecimiento de la fuente de alimentación de 3.3 segundos Se lee un dato de la interfaz al codificador y se escribe en la memoria RAM de doble puerto para ser desplegado en el exhibidor por medio del microcontrolador. Se verifica si se van a realizar más lecturas por medio del contador de datos (CONT) ; si este llegó a cero se finaliza el programa.

4.3.2. Software del microcontrolador.

Para el microcontrolador se realizaron 3 programas correspondientes a las interfaces de usuario (exhibidor y PC) y la interfaz al convertidor de potencia. En esta sección se presentará el desarrollo realizado y un resumen operativo de algunos de los bloques internos al microcontrolador utilizados en los tres programas.

62

Desarrollo de Software I 4.3.2.1. Descripción operativa . 4.3.2.1.1 Registros de modo de operación.

Los registros de modo de operación del 8098 utilizados en los 3 programas elaborados son IOCO,IOCl, IOSO, IOSl y CCR.

IOCO e IOCl son registros de control de entrada y salida, en los que se configuran terminales del microcontrolador ya que la mayoría de ellas se encuentran multiplexadas. Los ,

registros IOSO e IOSl son registros de estado de los timers, de las líneas de alta velocidad , de la CAM, etc. Y el registro CCR es utilizado en configuración del chip.

4.3.2.1.2. Interrupciones.

El microcontrolador 8098 utiliza para control de las interrupciones a 2 registros: Interrupt Pending e Interrupt Mask. El registro Interrupt Pending tiene como función, detectar una de las 8 interrupciones disponibles del microcontrolador, el bit correspondiente a esta interrupción se coloca en el Interrupt Pending y cuando el vector de interrupción es tomado, este bit se limpia. Con el registro Interrupt Mask, se pueden habilitar y deshabilitar las interrupciones enmascarando algunas de ellas.

4.3.2.1.3. Puerto serie.

El puerto serie del microcontrolador puede operar en uno de 4 modos (Modo O a Modo 3); el modo elegido fue el modo estándar de comunicación (Modol), con 10 bits; 1 bit de inicio, 8 bits que representan el dato y un bit de paro con posibilidad para habilitar la paridad. Ya que se trata de transferencias en caracteres de 8 bits, con 2 operaciones, formamos palabras de 16 bits cubriendo la amplitud de los datos proporcionados por el convertidor.

4.3.2.1.4. Salidas de alta velocidad.

La unidad de salidas de alta velocidad (HSO) es utilizada para activar eventos en tiempos específicos que incluyen el inicio de una conversión análogo-digital, restablecimiento del timerí, puesta de cuatro banderas por software y la conmutación de 6 salidas. El centro del control de esta unidad es la memoria CA, cada registro en la CAM es de 23 bits, 16 de ellos, indican el tiempo en el cual la acción va a ser llevada a cabo y 7 la naturaleza de la acción del timer. Para introducir un comando en la CAM se escriben 7 bits en la dirección 0007H seguido por la acción que va ser llevada a cabo en la dirección 0004H escribiendo los valores de carga en el registro"HS0 Holding Pending"; se debe evitar introducir el comando a menos que el registro de la CAM se encuentre vacío asi también, que en dicha operación no se genere una interrupción, ya que se puede escribir un un valor erroneo en la CAM. Todas las localidades HSO son comparadas antes de que alguna acción sea ejecutada, esto permite cancelar eventos pendientes escribiendo el evento opuesto en la

63

Desarrollo de Sofhvare

CAM, sin embargo una vez modificado no puede ser removido hasta el siguiente ciclo especificado en el timer.

4.3.2.2. Despliegue de muestras en el exhibidor.

El programa realizado en el microcontrolador para desplegar mensajes en el exhibidor de información espera a que una interrupción se genere en la memoria, Io que se traduce en que el DSP terminó de escribir los datos en la memoria. La entrada que recibe el convertidor está entre f 5 volts representados en 14 bits, 11 bits de la señal, 1 bit de signo y 2 bits que determinan el número del canal; 2'* son la posibles combinaciones para representar el rango de tensión k5 (10 volts), siendo así la resolución del convertidor 2.44 milivolts.

El programa realizado considera que el DSP tomará valores del convertidor y losi almacenará directamente en la memoria de doble puerto, de esta forma los valores que' recibirá el microcontrolador serán como los dados en la tabla 4.3

Tensión I Código de salida < .. ..I+. lnnn nnn

o11 ... 1 I I

Tabla 4.3. Código del convertidor AD1334BD.

La conversión de los niveles de voltaje a valores con un n--iero entero y cuatro dígitos decimales, se realizó considerando que el convertidor proporciona el valor 1 en el bit más significativo si el valor en tensión es positivo y O para valores de tensión negativos. Así, la conversión para valores se determina considerando que cada bit representa una magnitud aproximada de 2.5 milivolts. En la tabla 4.4 se presenta la equivalencia utilizada considerando algunos valores. ~l en la memoria de

doble uerto.

004H 12.5 005H

006H ....

Tabla 4.4 Valores de tensión

II


En la figura 4.5 se muestra el formato dado al valor de tensión desplegado en el exhibidor.

C E0D4 D3 D2 D1 C NUM

S E

D4 D3 D2 D1 C

o

Figura 4.5 Formato dado a los valores desplegados en el exhibidor

Representa el signo del nivel de tensión Representa la parte entera de la lectura. Punto decimal. Representa las décimas. Representa las centécimas. Representa las milésimas. Representa las cienmilésimas. Letra C se escribe directamente para indicar que la siguiente variable el canal, por ejemplo: C NUM=l indica canal 1.

indica

NUM Valor que vana entre del O al 3 indicando cual canal se despliega en el exhibidor.

De esta forma el algoritmo se realizó utilizando 5 registros que llevan la cuenta de los 4 valores fraccionarios y 1 del valor entero, el signo se calcula verificando el bit más significativo. Se tiene 1 dígito en la parte entera y 4 para representar la parte fraccionaria; para lo cual se emplean 5 registros. o

I/

Figura 4.6 Diagrama de flujo del programa en el microcontrolador para interfaz al exhibidor.

65

Desarrollo de So j iare

Regist-’ .’ . : - ; , . .

,. .. . .

“CCR” Registro de configuración

MI

O

M2 M3 O O M4 M5

M6 O

M6 M7, M8, M9

V&r: ,. ...

-programado 3DH

Se programa el modo de operación en los registros IOCO, IOC 1, las interrupciones en el IMASK El apuntador de pila se coloca en la localidad #100H siendo el área reservada de OOH-FFH para memoria RAM y pila. Se programan los registros del exhibidor mencionados en el apéndice B, secoloca la dirección, datos de la memoria, tipo de interfaces, posición del cursor, etc. Se espera la interrupción de la memoria que indicaría que los datos fueron almacenados en la memoria. Se realiza la lectura de un dato almacenado en una variable de 16 bits NUM. Decremento el contador NUM. Se verifica si el contador NUM es cero. Se verifica si el dato es positivo o negativo. Se escribe en el exhibidor el signo positivo. Se escribe en el exhibidor el signo negativo. Se resta a 800H el valor de la variable NUM y el resultado se almacena en NUM. Se decrementa el contador de NUM. Para construir el número se utiliza un contador de unidades decenas y centenas, se verifican estos contadores para que cuando la cuenta sea rebasada se inicie nuevamente; el único lazo que rompería este ciclo es cuando el contador NUM=O.

Se utilizan para la construcción del número , M6 la parte entera y M7,M8,M9 la parte decimal.

I/ t

del chip. “IOCO” Registro de control de E/S O “IOC 1” Registro de control de E/S I

4.3.2.2.1. Valores programados en los registros de control.

En la tabla 4.5 se presentan los valores programados a los registros de control en el,

OOH SOH A

programa de despliegue de valores en el exhibidor.

Tabla 4.5. Registros de control.

4.3.2.3. Transmisión serie a la PC.

En la figura 4.7 se presenta el diagrama de flujo de este programa que consiste en la adquisición del DSP y transmisión a la PC de 2020 datos los que se reciben y transmiten en dos partes, el primer paquete de 1020 datos y el segundo con 1000 datos de señales provenientes de las variables de comente; la selección del número de canales, se realiza por medio de interruptores. I/

66

Desarrollo de Sofhvare

M1'

O

M2'

O

M3' O M4' O M5' O

Figura 4.7. Diagrama de flujo del progama de prueba de la interfaz con la PC. ~

Se programa el modo de operación en los registros de control del microcontrolador IOCO, IOC 1, CCR, las interrupciones en el registro de máscara IMASK y los registros del puerto serie. La PC espera que el microcontrolador le indique que quiere iniciar la transmisición de datos. Se envía una señal de' inicio al DSP para adquirir los canales analógicos seleccionados por hardware. Se espera que el DSP indique que se envía un primer paquete con 1020 datos almacenados en la memoria de doble puerto. Se lee un dato de la memoria y se envía a la PC. Se verifica si ya se terminó de leer los datos almacenados en la RAM. Se desactiva la interrupción por parte del DSP. Se espera el segundo bloque de datos con 1000 datos en la memoria de doble puerto. Se lee un dato de la memoria y se envía a la PC. Se verifica si ya se terminaron de leer los datos almacenados en la RAM.

''

1:

67 I

.


4.3.2.3.1. Valores programados en los registros del puerto serie.

El puerto serie del microcontrolador se programó para realizar transferencias de datos a 9600 bauds para io cual los registros se programan en la siguiente forma.

Tabla 4 6. Registros programados para activar el puerto serie.

4.3.2.4. Escritura en salidas de alta velocidad.

La interfaz al convertidor CD-CA se realizó por medio de las salidas de alta velocidad del microcontrolador 8098. En la figura 4.8 se muestra el diagrama de flujo del programa realizado.

Figura 4.8 , Diagrama de flujo de la interfaz al convertidor CD-CA.

M1”

O M2”

Se programan registros de modo de operación y se espera una intempción de la memoria. Se espera el dato proporcionado por el DSP. Se escribe el dato en las salidas de alta velocidad.

68

Desarrollo de software

4.3.3. Software de la PC.

El software de la PC se realizó con el objeto de verificar el funcionamiento del prototipo aprovechando las ventajas que ofrece el utilizar los recursos de las PC’s como el poder almacenar los resultados en un archivo, desplegar los resultados en la pantalla y utilizar software comercial, el programa realizado fue elaborado en lenguaje C; dicho programa fue probado en conjunto con programas para el DSP y el microcontrolador. La función del DSP consiste en el control de la adquisición de señales analógicas por medio del convertidor para almacenarlas en la memoria RAM interna y externa (doble puerto); el microntrolador por su parte se encarga de la adquisición de estas lecturas y el envío de ellas a la PC y la PC de adquirir las señales, darles un formato y almacenarlas en el archivo CAN.1. En las siguientes dos secciones se presenta este desarrollo; en la primera se proporciona el algoritmo de adquisición y en la segunda el software de interfaz hombre- máquina.

I1 4.3.3.1. Almacén de muestras anaIógicas en un archivo . El programa elaborado para la PC considera la adquisición de 2020 datos, los cuales

van a ser almacenados en el archivo CAN.l; inicialmente se establece el número de canales a adquirir, este valor se utiliza para definir el número de columnas del archivo, enseguida se envía este valor al microcontrolador a través del puerto serie; el microcontrolador y el DSP intercambian señales de control para adquirir las 2020 lecturas y la PC recibe finalmente los datos. El indicador de inicio se representa con la cadena de caracteres iii , después de lo cual, se esperan los 2020 datos que son capturados por byte. La constnicción de un dato se realiza mediante 2 lecturas, el primer byte recibido, representa la parte alta del dato y el segundo la parte baja.

I

Las lecturas realizadas almacenadas en el archivo CAN.1 se presentan numeradas por columnas; de izquierda a derecha se encuentran los canales O ai n, donde n está determinado por la selección realizada en los interruptores I1 a I4 (Ver capítulo 3. Figura 3.9). Los valores almacenados en las columnas se encuentran nomalizados para el rango aceptado por la interfaz entre f 5 volts.

!I

I

69


@ !

P1

O P2 O O

Figura 4 .9 . Diagrama de flujo de prueba del puerto sene.

Se programan los registros del puerto sene a una velocidad de 9600 bauds. Se indica el número de canales a adquirir. Se espera que el DSP indique que se envían los datos. Se lee el dato y se almacena en el archivo CAN.1. Se verifica el contador de columnas NCAN. Se verifica el contador de datos NüM.

4.3.3.2. Software de interfaz hombre-máquina.

Por la lógica utilizada, se ejecutan primero los programas en la tarjeta mediante un restablecimiento (RESET) y enseguida se ejecuta el programa en la PC (PC.EXE). Cuando se inicia el programa en la PC (PC.EXE), se presenta una ventana como en la figura 4.10.a. en la que se establece el número de canales a recibir, determinando así el número de columnas que contiene el programa que adquiere los datos (CAN.1).

RECEPCION DE CANALES ANALOGICOS A p6M BAUDS

NUMERO DE U N A L E S (1).(2),(3).(4) 11 EWAOPUON 1 Figura 4.10.a.

70

'I Desarrollo de SofWare

Cuando se establece el número de canales, se despliega un mensaje para indicar que se encuentra recibiendo datos, como el de la figura 4.10.b.

¡ ESPERE UN MOMENTO RECIBIENDO DATOS !E¡ I

,,,I

Figura4.10.b.

Al finalizar la recepción de los datos, se presenta el mensaje de la figura 4.10.c que indica que se terminó de recibir datos.

Figura 4 . 1 0 . ~ .

4.4. EJEMPLO.

Para ejecutar un programa en la tarjeta deben programarse dos memorias EPROM para los sistemas basados en el DSP 2101 y el microcontrolador 8098; los valores utilizados en el prototipo realizado se presenta en la tabla 4.7., para ejecutar un programa puede utilizar estos valores o equivalentes.

Sistema Memoria

Tabla 4.7 Memorias utiizadas

Cuando se tiene programadas ambas memorias, se procede a restablecer el sistema y verificar resultados.

Ya que el sistema basado en el microcontrolador se ha utilizado en varias tesis de la institución y se tiene un acceso mas o menos directo a esta información, no se incluye en el ejemplo código para este dispositivo.

En los siguientes puntos se realiza la decripción de los códigos creados y obtenidos para el programa de ejemplo del DSP. Con la finalidad presentar la forma de utilizar el prototipo sin involucrar gran volumen de código, se presenta un ejemplo sencillo, el cual consiste en la escritura del valor hexadecimal AA, en el puerto 8255.

71 I1

Desarrollo de Soflware

Paso 1. En el editor de texto se crea el archivo .SYS mostrado en el listado 4.1

AI archivo .SYS se le da el nombre PUERTO, se define el DSP que se utiliza (2101), las áreas de memoria de arranque y puertos; los símbolos PORTA (Puerto donde se

, escribe el dato) y PORTCONT (Puerto de control) son nombres dados por el usuario.

{ 2K DE MEMORIA DE ARRANQUE ) { 2K DE MEMORIA INTERNA DE PROGRAMA DONDE ES CARGADA LA MEM. DE ARRANQUE }

SYSTEM PUERTO; .ADSP2 101; .MMAPO; .SEG/ROM/BOOT=O BM[2048]; .SEG/PM/ROWABS=O/CODE PINT[2048]; .PORT/ABS=OXOOOO/DM PORTA; .PORT/ABS=OX0003/DM PORTCONT, .ENDSY S ;

{ NOMBRE DEL SISTEMA } { SISTEMA ADSP-2101 ) { HABILITACIÓN DE LA MEMORIA DE ARRANQUE ] { MEMORIA DE ARRANQUE ) { MEMORIA DE PROGRAMA INTERNA PARA BM )

Listado 4.1 Archivo PUERTO.SYS

Paso 2. Se obtiene la arquitectura del sistema (archivo .ACH) utilizando el software BLD2 1 procediendo de la siguiente forma.

BLD21 PUERTOSYS O

El resultado de esta operación es el archivo PUERTO.ACH presentado en el listado 4.2.

$PUERTO $ADSP2101 SMMAPO $0000 07FF bomBM t $0000 07FF pomPMT t $0000 O000 dapPORTA t $0003 0003 dapPORTCONT t $

Listado 4.2 Archivo PUERTO.ACH

Paso3. Se crea en un editor de texto el archivo en ensamblador con extensión .DSP, que para este ejemplo se proporciona en el listado 4.3, en el cual se programa el puerto de control y se escribe el dato en el puerto PORTA.

.MODULE/ROM/BOOT=O/ABS=O PUERTO;

.CONST DATO=H#AA,

.CONST PCONT=H#80;

.PORT PORTA;

.PORT PORTCONT;

INICIO: IMASK=OXOO;

{ DATO ESCRITO EN EL PUERTO 8255 ) { PALABRA DE CONTROL PARA PROGRAMACIÓN DEL

8255 }

{ PROGRAMACION DE REGISTROS ) { DESHABiLITO TODAS LAS MTERRUPCIONES ]

1

72

Desarroíío de Sofware

AXO=OXO7; DM(OX3FFE)=AXO; AXO=PCONT; DM(PORTCONT)=AXO; AXO=DATO; DM(PORTA)=AXO;

{.DAR 7 TIEMPOS DE ESPERA A LA RAM 1 ( PROGRAMACIÓN DEL PUERTO ) { SE COLOCA EL MODO DE OPERACIÓN 1 { ENVIO DEL DATO }

FIN: IUMPFIN; .ENDMOD;

Listado 4.3 Archivo PUERTO.DSP

Paso 4. Se ensambla el programa PUERTO.DSP utilizando el programa ASM21 en la siguiente forma

ASM21 PUERTO.DSPO.

Al ensamblar el programa, se obtienen se obtienen tres archivos con el nombre PUERTO y extensiones .OBJ, .CDE, .INT. Se tienen algunas otras opciones al realizar el ensamblado del programa para listados de programa, MACROS, etc. ( ver Manual de referencia ).

Paso 5. Se crea el archivo .EXE utilizando el ligador LD21; se tienen como archivos fuente el código objeto (.OBJ) y la arquitectura (.ACH), ejecutando en la siguiente forma.

LD21 PUERTO -a PUERTO

En el listado 4.4, tenemos el archivo .EXE.

<ESC><ESC>i

O000 3C0003 400070 93FFEO 400800 900030 400AAO 900000 18007F #12302C8 13A2

@BO

Lisiado 4.4 Archivo PUERTO .EXE

Paso 6. Se utiliza el software divisor de código para obtener el código correspondiente a la memoria de arranque del arquivo .E=; si no se le proporcionasun nombre ai archivo . E X , el software ligador creara un archivo 210X.EXE. De esta manera para obtener el código de arranque ejecutamos el splitter de la siguiente forma.

13

Desarrollo de Sofhyare

SPLIT 2 1 OX O I

Y como resultado obtenemos el archivo HEX que se encuentra en el istado 4.5 . I

3C00030O400070FF93FFEOFF400800FF900030FF4OO~OFF9OOOOOFF18007FFF

Listado 4.5 Archivo 21OX.EXE

4.5. CONCLUSIONES.

En este caDitulo se presentó la estructura de los funcionamiento del prototipo utilizado el DSP para coordinar microcontrolador para las salidas de las interfaces a usuario y al convertidor de potencia CD-CA.

U

programas de prueba de las interfaces a campo y el II

Se elaboraron dos programas para la adquisición de variables de campo, uno de adquisición analógica a las variables de comente y el otro de adquisición digital a la posición de rotor. El programa de prueba de la interfaz al convertidor de CD-CA se realiza mediante escrituras a las salidas de alta velocidad del microcontrolador, las cuales van a ser empleadas para realizar los algoritmos P WM y finalmente se presentan los programas de la interfaz a usuario desplegando los valores de las muestras adquiridas de las variables de campo en el exhibidor y almacenando datos en un archivo, programas que en conjunto, validan el hardware realizado.

Otro punto que se abordó fueron las herramientas de desarrollo para el DSP y el microcontrolador, en las cuales para extraer el código hexadecimal que va a ser programado en las memorias EPROM de la tabla 4.7 es necesario en el caso del microcontrolador ejecutar 3 programas, para ensamblar, ligar y obtener el código hexadecimal y en el caso del DSP además del ensamblador, ligador y extractor de código, se emplea un software para generar la arquitectura de hardware del sistema.

Se incluye como punto final un programa para el DSP, en el que se muestran los listados de programas en 6 pasos hasta la extracción del código hexadecimal correspondiente a la memoria de arranque.

74

Capítulo 5 Pruebas y Resultados

5.1. INTRODUCCION.

En el desarrollo de este trabajo se realizaron pruebas de verificación del funcionamiento del prototipo, evaluando cada bloque de la tarjeta en forma independiente, iniciando por los sistemas basados en el DSP y el microcontrolador. Se comprobó enseguida la comunicación entre los dos sistemas intercambiando información por medio de la memoria de doble puerto. Posteriormente se realizó la prueba de la interfaz al convertidor CD-CA utilizando las salidas de alta velocidad del microcontrolador.

El siguiente paso fue la prueba de las interfaces con el usuario: el exhibidor y la PC; se siguió este orden para tener medios más flexibles de prueba: el exhibidor de modo visual y la PC para tener un medio que permitiera almacenar y graficar los resultados obtenidos en las interfaces con las variables de campo. En este capítulo, se presentan las pruebas clasificadas como: Pruebas de diseño y pruebas realizadas al prototipo con resultados que validan el funcionamiento de la tarjeta realizada. El esquema de prueba general del prototipo se presenta en la figura 5.1.

75

Pruebas y Resultados

Y

L

,-- ) e

I I ,r

I I ' 1í

76


En la figura 5.1 se presentan los 4 bloques que se prueban de la tarjeta:

O Módulo de procesamiento. hterfaz a las variables de campo.

O hterfaz ai accionador de potencia. 0 interfaz con el usuario.

Para realizar las pruebas se cont6 con el siguiente equipo:

Osciloscopio Digitd Hewllet Packard a 1OOMHz Multímetro MIC-16H Fuentes BK + 15 volts. Fuente AC +5 volts. Fuente AC +5volts. PC Olivetti 286 -8 MHz. Generador de ondas Convertidor CD-CA conmutando a 20KHz

II El elemento que con que no se dispuso fue un codificador de posición (“encoder”) . y esta prueba fue simulada utilizando interruptores como se describe posterirmente.

5.2. PRUEBAS REALIZADAS AL PROTOTIPO. i

‘I 5.2.1. Pruebas de diseño.

5.2.1.1. Comunicación entre los sistemas basados en (DSP-

I! Microcontrolador).

El medio de comunicación entre el DSP y el microcontrolador es la memoria de doble puerto, se usan las interrupciones generadas por las banderas que indican que la memoria está llena: Y -

NTL en el caso del microcontrolador e INTR en el caso del DSP.

La prueba de la comunicación entre el DSP y microcontrolador se realizó escribiendo valores en la memoria de doble puerto y comprobando que el contenido escrito en alguna localidad de la RAM de doble puerto coincidiera con el valor escrito. El esquema de la prueba realizada se da en la figura 5.2.

~ I

,i

77

ii 1;


Figura 5.2 Esquema de prueba de la comunicación de Sistemas Mínimos DSP-pC.

En el DSP se utilizó el registro contador CNTR que vaciaba su contenido en la memoria, hasta alcanzar la localidad 7FEH (Localidad en la que el DSP activa INTL). El microcontrolador por su parte, espera la interrupción del DSP y cuando esto ocurre toma el valor en una localidad dentro del rango correspondiente a la memoria de doble puerto y escribe este valor en el puerto paralelo localizado en el mapa de memoria del microcontrolador en la dirección 3000H; el valor escrito en cada localidad era conocido, ya que el contador CNTR iniciaba con un valor de 1023 y finalizaba con un valor de O. Así en la localidad cero (400H en el DSP) se encontraba el valor 1023 y en la localidad 7FEH del microcontrolador el valor cero. De esta manera, se verificó que los datos obtenidos en los puertos coincidieran con el valor escrito en la memoria con resultados satisfactorios.

5.2.1.2. Interfaz al convertidor CD-CA.

La prueba realizada con la interfaz ai convertidor CD-CA, consistió en escribir algunos valores en las salidas de alta velocidad; para ello se programaron memorias EPROM que contenían los valores hexadecimales AA y 55 con lo cual comprobamos que todas las salidas de alta velocidad funcionen correctamente.

Se probó la protección por medio de un interruptor activando una transición alto- bajo que ocasionó que las salidas del buffer se fueran a tercer estado. Mediante el arreglo de resistencias en las salidas del buffer las salidas proporcionadas por la tarjeta a un dispositivo externo que activa las entradas de los interruptores de potencia del convertidor CD-CA permanecen en un nivel alto ( I lógico). El modo de restablecer estas salidas, de manera que sean controladas por el microcontrolador nuevamente, es por medio de un restablecimiento

78

'I

Pruebas y Resultados I1

1 del sistema (RESET). El esquema de prueba del convertidor CD-CA se muestra en la figura '

5.3. I

U Figura 5.3 Esquema de prueba del convertidor CD-CA.

I1 5.2.1.3 Interfaz con el usuario.

ll En este bloque se realizaron las siguientes pruebas.

5.2.1.3.1. Interfaz con el exhibidor.

La prueba realizada al exhibidor consistió en desplegar un mensaje, el cual esta constituido por una cadena de caracteres ASCII que es desplegada en el exhibidor caracter por caracter. Para introducir los valores se proporciona un tiempo entre cada escritura de Ims. El esquema de prueba de la interfaz al exhibidor se muestra en la figura 5.4.

,I

n

79

1


I I t- 1

MEMORIA RAM DE DOBLE PUERTO

-

I I

Figura 5.4 Esquema de prueba de la interfaz al exhibidor

5.2.1.3.2. Interfaz con la PC.

Para probar la interfaz con la PC se utilizó el programa comercial PLINK, que tiene entre sus opciones introducir caracteres desde teclado y recibir los datos en la pantalla de la PC por medio de un puerto serie RS-232; se envió de esta manera un mensaje que fue transmitido byte por byte desde el microcontrolador a la PC.

Posteriormente se realizó la prueba en forma inversa involucrando a la PC, al microcontrolador y el DSP. Se escribía un dato a través del teclado de la PC y por medio del Software PLINK se enviaba al microcontrolador. Este a su vez escribía el caracter enviado por la PC en la memoria RAM de doble puerto para interrumpir ai DSP (Loc. 33FFH en el microcontrolador), respondiendo el DSP con una escritura en la localidad (7FEH); este valor es tomado por el microcontrolador y enviado por el puerto serie a la PC comprobando de esta forma la transmisión en ambas direcciones. El esquema de esta prueba se muestra en la figura 5.5

'!

80


1 MEMORIARAM 1 - DE DOBLE PUERTO

Figura 5.5.Esquema de prueba de la interfaz con la PC. I)

5.2.1.4. Interfaz a las variables de campo.

5.2.1.4.1. Interfaz al codificador rotativo.

11 La prueba con el codificador se realizó leyendo valores en la interfaz de entrada al codificador, se almacenaba el valor en la memoria y se desplegaban los 1023 datos en el

realizó un barrido de los 12 bits que representan la interfaz ai codificador, iniciando con un restablecimiento del sistema en cada prueba.

exhibidor, enviando cada dato contenido en una localidad en intervalos de 1 segundo; se II

'I

El programa en el DSP realizaba 1023 lecturas de la interfaz ai codificador y almacenaba los valores en la memoria RAM, mientras que el microcontrolador se encargaba de realizar un barrido de estos valores en el microcontrolador. El esquema de prueba al codificador rotativo se muestra en la figura 5.6.

81

Pruebas y Resultados 81

MEMORIA RAM DE DOBLE PUERTO

Figura 5.6. Esquema de prueba de la interfaz al codificador rotativo.

5.2.1.4.1. Interfaz a las corrientes de estator.

Esta prueba se realizó mediante la adquisición de señales de corriente directa tomadas de una fuente de f5 volts, variando la tensión de entrada con un potenciómetro, se almacenaban 1023 datos en la memoria de doble puerto y se indicaba ai microcontrolador que la memoria estaba llena. El microcontrolador colocaba el contenido de la memoria de doble puerto en el exhibidor cada segundo con un indicador de canal, desplegando la lectura realizada con un digito entero y cuatro cifras decimales. La figura 5.7 presenta el esquema de prueba de esta prueba.

II

¡I

CONVERTIDOR AID

-5v -vvvP rsv

Figura 5.7 Esquema de prueba de la interfaz a las corrientes de csiator.

1

I!

82

Pruebasy Resultados ,

5.2.2. Pruebas de funcionamiento.

Las pruebas de funcionamiento del prototipo se realizaron utilizando adquisiciones andógicas de un generador de ondas y de las comentes de un motor tifásico accionado por un convertidor CD-CA conmutando a 20 KHz almacenando los resultados en un archivo de datos normalizados; ambas pruebas involucran el uso del DSP, el microcontrolador y la PC; de esta manera se prueba la cornunkacibn entre estos tres elementos.

Para conseguirlo, se ejecuta un programa en el DSP, otro en el microcontrolador y otro más en la PC (PC.EXE); los programas en la tarjeta para el DSP y el microcontrolador inician con un tiempo de restablecimiento de la fuente de 3.3 segundos; después de este tiempo el microcontrolador, espera una intempci6n de la PC que indique que ya esta lista para recibir los datos, el microcontrolador a su vez indica al DSP que la PC espera el envio de datos, enseguida el DSP escribe en la memoria externa de doble puerto 1020 datos adquiridos, utilizando la memoria interna RAM interna para los siguientes 1000 datos indicando al microcontrolador que puede enviar los datos a la PC. El microcontrolador indica a la PC que va a iniciar la transmisi6n con una cadena de 3 caracteres y, cuando la PC reconoce la cadena de inicio, realiza la conversión de cada dato ya que el microcontrolador recupera y envía cada dato por byte, primero el el byte alto y enseguida el byte bajo; construye el dato y lo almacena en un archivo en forma normalizada (datos que varían de -1 a +l), El archivo de datos (CAN. I), contiene tantas columnas como número de canales se adquieran , los cuales son seleccionados por hardware mediante interruptores.

5.2.2.1. Adquisición de una señal senoidal pura.

En esta prueba se presentan los resultados obtenidos por dos canales del convertidor AID al adquirir una señal senoidal pura de un generador de datos. Se comparan los resultados y sus respectivas transformadas de fourier. El montaje utilizado para esta prueba se presenta en la figura 5.8.

U

I1

U

Y

5

ll

II

ii

83


. .~ ........... ~ . . ~

, ...... ~~ ~~ ~ ~ ........

. . ~. ......... . ~.~ ~ ~ ~~ ...... 4-b

Figura 5.8. Esquema de prueba de adquisición de señales puras.

La señal senoidal adquirida es de 60 Hz con una amplitud de f 3 volts. Estas figuras muestran 2 de 3 canales analógicos que se estan muestreando en forma simultánea a 35 KHZ.

En las figuras 5.9.a y 5.10.a en el eje de las x se muestran los datos almacenados en el archivo can.1 para ei canal 1 y el canal 2 del convertidor ; estos datos fueron posteriormente sometidos a una transformada rápida de fourier con los resultados mostrsdos en las figuras 5.9.b y 5.9.c para el canal 1 y 5.10.b y 5.10.c para el canal 2.

En las figuras 5.9.a y 5.9.b, en el eje de las x se presentan el número de muestras almacenadas en el archivo CAN.1 y en el eje de la y , la amplitud normalizada, el rango de valores de entrada a la tarjeta se encuentra entre ir5 volts y el rango en el archivo CAN.1 entre I 1 volt.

Mientras que en las figuras 5.9.b, 5.9.c,5.10.b y 5.10.c, se proporcionan los resultados de los espectros en frecuencia; en las figuras b los espectros hasta 20 KHz, y en las figuras c, rangos menores de 1KHz. Las amplitudes espectrales presentadas en estas gráficas se encuentran normalizadas.

84


No. de mnesm

Figura 5.9.a Muestras del Canal 1

Henr x 10'

Figura 5.9.b FFT de muestras del canal 1

Her12

Figura 5.9.c FFT de muestras del canal 1

85

Pruebas y Resultados :

NO. de muestras

Figura 5.10.a Muestras del canal 2

,.sir 0.8

0.1

O O 0.5 1 1.5

Hem X 1

Figura 5.10.b FFT del canal 2.

..:ii\------i 0.8

i 0.1 1 O'

O ZW 4W KO O 800 1WO Hem

!!

I!

I/

I1

ii

I¡

Figura 5.10.c FFT del canal 2

86


5.2.2.2. Adquisición de formas de onda de corriente de un convertidor CD-CA

En la figura 5.1 1 se presenta el esquema de prueba utilizado para adquinr formas de

conmutando a 20 KHz .

onda de comentes de un convertidor CD-CA conmutando a 20 KHz.

Ir?

, , ~~ ........... ~~~ ....... ......

DE WRRlEMES

.... ~.. . ~ ..... ~~ ~ ..... ..... ~. . ...... ~~ .... . .

~ ,,... ~ ~ ..... ~~. ..... ~~~ ..... .... ~ ~~ .... . ..,. ~ ....

Figura 5.11, Esquema de prueba de la interfaz a las comentes de estator

Las figuras 5.12.b, 5.12.c y 5.12.d presentan los resultados obtenidos graficados de las formas de onda 5.12.a en el paquete comercial EXCEL, con lo cual, probamos que la tarjeta realizada, recupera las señales a partir de formas de onda como las que van a ser adquiridas en la aplicación de control por campo.

1 voltldiv

0.0 25.0 ms -25.0 ms 5.0 ms Idlv

Figura 5.12.a Formas de onda de corrientes de un motor trifásico alimentado por un convertidor CD-CA conmutando a 20 KHz

87


Figura 5.12.b Adquisición de 1 canal a una frecuencia de muestreo de 67 KHz.

--1

,,I .......................

Figura 5.12.c Adquisición de 2 canales a una frecuencia de muestreo de 46 KHz

Figura 5.12. d Adquisición de 3 canales a una frecuencia de muestreo de 35 KHz

88

' i ., j

!

Conclusiones I

La actual tendencia en el uso de la Teoría de Campo Orientado en el control dinámico de motores de C.A., presenta la ventaja de involucrar variables que pueden ser medidas por métodos directos, y considera la estimación del resto de las variables por métodos de cómputo. Para llevar esto a la práctica es necesario contar con herramientas de cómputo poderosas como los actuales rnicroprocesadores que ejecuten los aigoritmos involucrados como: transformación de coordenadas, cálculo del flujo, cálculo del par, etc.; que requieren de operaciones que involucran funciones trigonométricas, raíz cuadrada y funciones orientadas al procesamiento de señales. Siendo el DSP un procesador orientado al procesamiento digital de señales con las características deseadas en esta aplicación, se desarrolló una tarjeta digital utilizando un DSP.

89

Conclusiones

1. CONCLUSIONES GENERALES.

En base al análisis realizado de la Teona de Campo Orientado, se definieron las especificaciones de la tarjeta desarrollada.

Se estableció una arquitectura basada en un sistema multiprocesador utilizando un DSP y un microcontrolador, con la finalidad de optimizar el tiempo de procesamiento; de esta forma el DSP es utilizado para realizar las funciones de adquisición de variables de campo y procesamiento, mientras que el microcontrolador coordina las interfaces a usuario y señales de control al convertidor de potencia. El acoplamiento entre ambos procesadores se realiza de manera asíncrona, utilizando una memoria de Doble Puerto.

Se realizó la selección del DSP considerando datos de tiempos para realizar operaciones empleadas en los algoritmos de control por Campo Orientado, proporcionados por distintos fabricantes. Se estima el tiempo empleado para calcular el par, siendo el algoritmo que requiere la mayor frecuencia de muestreo. El DSP seleccionado es el 2101 de ANALOG DEVICES, con ciclo de máquina de 5011s.

.

Se realizó la selección del convertidor A/D tomando como parámetro principal la frecuencia de muestreo necesaria, la cual a su vez viene dada por la frecuencia de conmutación del convertidor de potencia. El convertidor A/D seleccionado puede adquirir en forma simultánea 2 señales analógicas, con una frecuencia de muestreo de 46 KHz. La adquisición se realiza de manera síncrona.

Se realizó un Manual de Usuario de la tarjeta desarrollada, para facilitar su uso en trabajos futuros en esta línea de investigación.

Con este trabajo, se da inicio en CENIDET a una plataforma para llevar a cabo desarrollos utilizando tecnología de Procesamiento Digital de Señales, en aplicaciones de Electrónica de Potencia y Control.

,,

2. TRABAJOS FUTUROS.

Pasar el prototipo a un producto terminal (circuito impreso). Para realizarlo deben ser consideradas las posiciones de los circuitos y las trayectorias de las pistas.

Aumentar la capacidad de memoria ROM y RAM. Actualmente se tienen memorias con la velocidad apropiada para cada sistema (DSP y microcontrolador), pero se cuenta con una capacidad de memoria pequeña. La

90

Conclusiones

expansión puede realizarse de forma sencilla ya que se tiene área de memoria suficiente.

Sincronizar los relojes del DSP y microcontrolador a fin de que se presente una comunicación con menor probabilidad de fallo coordinando el acceso de cada procesador.

Uso del prototipo desarrollado en las líneas de investigación relacionadas con Filtros Activos para compensación armónica y corrección de factor de potencia, en Sistemas trifásicos, así como en el Control Dinámico de Motores de Inducci6n Trifásicos.

91 "

Apéndice A Tablas comparativas

En este apéndice se presentan las tablas comparitivas de Texas intruments y Analog Devices comparando capacidades de memorias y tiempos de máquina.

A.1. Memoria.

Texas Instrument

Tabla A.1 EPROM dentro del CHIP.

A- 1

Analog Devices

Tabla A.2

A.2. Ciclo de máquina-frecuencia de operación.

Texas Instrument

Tabla A.3.

A-2

Analog Devices ,I

Tabla A.4 I/

A-3

I I I

Apéndice B ' It

Dispositivos uti I izados

B.I. PROCESADOR DIGITAL DE SEÑALES.

Arquitectura del Procesador Digital de Señales 2101.

i / I

I ¡ I I i

-r I!

Figura B. 1. Arquitechua interna básica de la familia 210X.

La arquitectura básica del procesador de señales esta constituída por :

B-1

Auéndice B .!

b

1 .

2.

3.

Unidades de cómputo

La unidad aritmética lógica (ALU) puede realizar operaciones aritméticas , lógicas y operaciones de división primitivas.

Un multiplicador/acumulador (MAC). En esta unidad, se pueden realizar operaciones de multiplicación, multiplicación/suma, y multiplicaciódsustracción en un ciclo.

'

Con la unidad de corrimiento se pueden realizar corrimientos aritméticos, normalización, denormalización, y operaciones para derivar el exponente para implementar un formato numérico, incluyendo representaciones de punto flotante multipalabra.

"

Las unidades de cómputo procesan datos de 16 bits directamente y están provistas para realizar cálculos de múltiple precisión.

Buses

El bus interno R conecta directamente las unidades computacionales de tal forma que la salida de cualquier unidad puede ser la entrada de otra unidad en el próximo ciclo. El uso eficiente es logrado mediante el uso de 5 buses internos. Externamente los buses de datos para la memoria de programa y datos comparten un bus unico; de igual forma sucede en los buses de direcciones de la memoria de programa y datos. Los buses involucrados son los siguientes:

'

1. Bus de direcciones para la memoria de programa 2. Bus de datos para la memoria de programa 3. Bus de direcciones para la memoria de datos 4. Bus de datos para la memoria de programa 5. Bus de Resultados

Generadores de direcciones y datos (DAG'S)

Los generadores de direcciones de datos (DAGs) aseguran el uso eficiente de las unidades computacionales. Dos DAGs proveen direcciones para atrapar operandos simultáneamente desde la memoria de datos y la memoria de programa.

'

DAG1 genera las direcciones a la memoria de datos. DAG2 genera las direcciones a las memorias de programa y datos.

Un secuenciador de programa

Un poderoso secuenciador de programa y dos buses dedicados de datos aseguran un uso eficiente de las unidades de cdmputo. El secuenciador de programa soporta saltos condicionales, llamadas a subrutinas y retornos en un ciclo simple.

"

B-2

Apéndice B

~

Fuente de interrupción IRQ2 (Terminal externa) SPORTO Transmit (Interna) SPORTO Receive (Interna)

Memoria interna

1.2K (24 bits) de memoria de programa 2. 1K (16 bits) de memoria de datos.

En las figuras A.2.a y A.2 se presenta la distribución de la memoria de programa y datos en el 2101.

Mapa de memoria del DSP

Vector de interrupción 0004 (Mas alta prioridad) 0008 oooc

1 RAMINIERNA

CARGADA Cf LA I MEMOsA j DEARRANWE

OXO7FF I !

~

SPORT1 Transmit (interna) o

I I j MEMORIA , MERNA

0010

1 o x m

i

i j I

MEMORIA EXlERNA

1 OX37FF I OX38m

RAM INTERNA

OX3FFF

MMAP.1

1 k Externo

!I< Externo

I o m 0 0

iOk Externo DWAIT2

1 k Externo

ox3c00 Mern. rwN. para registros de control

OX3FF

Figura B.2.a Mapa de memoria ROM Figura B.2.b Mapa de memoria RAM

Figura B. 2. Mapa de memoria del 2101

La estructura de interrupciones presentada por el DSP 2101 se muestra en la tabla A.l

IRQO (externa) I Timer (interna) I O0 18 (Mas baja prioridad)

Tabla 8.1. Esauctura de interrupciones

8-3

Apéndice B ,

B.2. MICROCONTROLADOR 8098.

El microcontrolador de Intel 8098 tiene las siguientes caractensticas:

CPU de 16 bits 8 Kbytes de memoria ROM interna 232 bytes de RAM Hardware multiplicador/divisor 6 modos de direccionamiento Unidad de E/S de alta velocidad 4 líneas dedicadas de E/S 4 líneas programables de E/S Convertidor A D Puerto serie full duplex 1 O líneas de E/S de puertos Sistema de interrupción con prioridad programable. Unasalida PWM Timer Watch-Dog.

Mapa de memoria del microcontrolador 8098:

El mapa de memoria del 8098 se muestra en la figura B.3

65535

MemoOa de programa

vectorer de a intemiwclein

8192 , meit0 3 mano 4

8190

WFH

dDOOH

2080H RESET

2012H

2 m H

IFFEH

Figura B.3. Mapa de memoria del microcontrolador 8098

8-4

Auéndice B

Vector Software lnt. externa Puerto serie Timers por sof HSI.0 High Speed

La estructura de interrupciones que presentá el microcontrolador se muestra en la tabla

Localización del vector Byte alto Byte bajo Pnoridad 2011H 2010H No aplicable 200FH 200EH 7 Mas alto 200DH 200CH 200BH 200AH 6 2009H 2008H 5 2007H 2006H 4

B.2.

Memoria maestra compatible con TTL ~

Con capacidad de aislamiento mayor 2001volts de descarga electrostática. Operación totalmente asíncrona Bandera de salida indicadora de ocupado BUSY. Bandera INT para comunicación depuerto apuerto Memoria de lk x 8 bits.

~~

outputs Datos disoonibles I2005H I2004H 13 en HSI Convenibn I2003H I2002H 12 completa A/D Sobreflujo del I2001H I2000H I I

Tabla B. 2 Prioridad de interrupciones

B.3. MEMORIA DE DOBLE PUERTO CY7C130-55.

Características

Apéndice B

~ T R

~ T L

BUSY&

BUSYL

Seiíales de control

Puesta a Cuando el lado izquierdo escribe en la “cero” localidad 3FF Puesta a “Uno”

Puesta a Cuando el lado derecho escribe en la “cero“ localidad 3FE Puesta a Cuando el lado izquierdo lee en la localidad ‘‘Uno’’ 3FE.

Puesta a “cero” escribir o leer Puestaa ‘iUnO’’ escribir o leer.

Cuando el lado izquierdo lee en la localidad 3FF

Señales de ocupado Cuando el lado izquierdo acceso el bus para

Cuando el lado derecho acceso el bus para

*

Convertidor de cuatro canales 14 bits (11 bits de señal, 1 bit de signo, 2 bits identificadores del canal ). Velocidad de muestre0 de un solo canal 67 Khz.. Velocidad de muestro de cuatro canales simultáneos 18 Khz. Tiempo de acceso 15 ns

B.4. CONVERTIDOR A/D 1334BD.

Caracteristicas

8-6

i

Apéndice B

6

5

4

3-0

LIF Un “O” restablece la FIFO y habilita el encalavador. IRQ será activo al completar un ciclo de conversión del convertidor. IRQ seráinactivo al inicio del próximo ciclo de conversión. Un “1” habilita la FIFO y activa el IRQ cuando la FIFO está llena o medio llena dependiendo del bit 5 del registro de control, el cual llega- rá a ser inactivo al inicio del próximo ciclo de conversión cuando la FIFO haya sido leída.

Un “O” causa que IRQ sea activo en cuando 16 palabras son almacenadas dentro de la FIFO (si FIFO está habilitada) Un “1” en este bit de posición causará que IRQ sea activa cuado 32 palabras son almacenadas en la FIFO (si FIFO está habilitada)

Un “O” desabilitará la capacidad de interrupción por sobrerango. Un “1” en este bit de posisición activará IRQ si hay sobrerango de datos (todos “0”s o todos “1”s) dentro de la FIFO.IRQ será inactivo cuando el bit es trestablecico a cero.

HFIF

ORGN

X No están definidos.

BIT SIMBOLO

7 . FLAG

6 DATA

5 ORUN

4 ORNG

3-0 X

FUNCION

OR lógico de estado de los bits 4 y 6

Puesto si IRQ llega a ser activo porque el dato esta disponible. Restablecido cuando la FIFO es leída si FIFO es usado . Restablecido cuando IRQ llega a ser inactivo si el candado es utilizado

Puesto cuando la FIFO tiene sobrerango Restablecido por control del bit 6 .

Puesto si IRQ llega a ser activo por una condicion de sobrerango.

No definido.

B-7

Apéndice B

Operaciones:

Código obtenido en el convertidor

1

RS WW Operación O O Escribir en IR :Borrar display, etc, o

modificar AC. O 1 Leer el IR: Leer el AC(DB0-6) y el busy . . I flag (DB7).

I Escribir en D R Escribir en DD RAM o 1 Io ICGRAM. ILeer el D R Leer de DD RAM o CG 1 11 IRAM 1

Tabla B.5. Caracteristicas del exhibidor M1632.

Indica que el LCD esta ocupado realizando operaciones y no puede aceptar nuevas instrucciones. Hay que esperar a que esta bandera valga O para enviarle la siguiente instrucción.

Contador de dirección (AC).

Indica la dirección donde serán leídos o escritos los datos sobre DD RAM O CG RAM. Ese registro puede modificarse realizando una escritura en el IR

Además , cuando se escriben o se leen datos en /de DD RAM o CG RAM , el AC se incrementa o decrementa de manera automática de acuerdo con el modo de entrada (Entry Mode Set).

8-8

Apéndice B

*

RAM de datos del exhibidor @D RAM)

Tiene capacidad de 80 bytes, 40 para cada línea; lógicamente sólo 32 de los 80 bytes podrán ser visualizados a la vez, aunque desplazando los datos en el exhibidor, podrán irse visualizando todos los caracteres escritos.

Generador de caracteres en ROM (CG ROM)

Tiene definidos 192 caracteres en matrices de 5x7 puntos

Generador de caracteres en RAM (CG RAM).

Permite ocho caracteres, cuyos códigos van desde el O0 al 08, o desde el 09 al Of, da lo mismo

Instrucciones

B-9

Apéndice B

I: * *

6 . Control por 4 u 8 bits.

O O

Cuando el LCD no se conecta al bus de datos del sistema, sino a patillas de EIS, para ahorrar las pastillas de E/S, es posible indicarle al LCD que solamente vamos a utilizar los bits DB7, DB6, DB5 y DB4 y que se hará enviando primero el nible alto y ensegida el nible bajo del dato.

1 I DíL I 1

D/L=O Control con 4 bits D/i=l Control con 8 bits.

El registro AC queda apuntando a la dirección indicada sobre la DD W.

I 1 1 DD6 I DD5 I DD4 I DD3 I DD2 I DDl 1 DDO I

E-10

.

ApéndiceC I

Diag ramas C.1. UBICACIÓN DE COMPONENTES.

En el diagrama de la figura C . 1 se presenta la ubicación de los componentes de la tarjeta desarrollada que corresponden a los elementos del siguiente listado.

Dispositivos.

c 1 c 2 c3 c4 c5 C6 c7 C8 c9 c10

74HC373 74HC245 74HC245 SN74F32 AD1334BD LM324 74F74 74F74 CY7C130-55 CY7C130-55

c11 c12 C13 C14 C15 C16 C17 C18 c19 c20

ADSP2101 (20MHz) C21 27664 c22 P8255 C23 74HC14 C24 74F139 C25

74HC14 C26 74LS245 C27 74 LS245. C28 SN74F21 C29 SN74LS138 C30

SN74LS373 MN2716Q MC74HC125 P8098 (12MHZ). SN74LS02 LTI. 1 81 CN 74F32 SN74LS245 SN74LS373 SN74F74.

Conectores.

J1 Codificador rotativo.

51-1 DI 1 51-2 D10 51-3 D9 51-4 D8 51-5 D7 51-6 D6

Bit 1 1 (MSB). Entrada digital CMOS (HC) del codificador rotativo Bit 10. Entrada digital CMOS (HC) del codificador rotativo. Bit 9. Entrada digital CMOS (HC) del codificador rotativo. Bit 8. Entrada digital CMOS (HC) del codificador rotativo. Bit 7. Entrada digital CMOS (HC) del codificador rotativo. Bit 6. Entrada digital CMOS (HC) del codificador rotativo.

c-1

Apéndice C

51-7 D5 51-8 D4 51-9 D3 51-10 D2 51-11 D1 51-12 DO 51-13 NC 51-14 NC 51-15 P7 51-16 P6 51-17 P5 51-18 P4 51-19 P3 5-20 P2 5-21 P1 5-22 PO 5-23 VDIG 5-24 GND

Bit 5. Entrada digital CMOS (HC) del codificador rotativo. Bit 4. Entrada digital CMOS (HC) del codificador rotativo. Bit 3. Entrada digital CMOS (HC) del codificador rotativo. Bit 2. Entrada digital CMOS (HC) del codificador rotativo. Bit 1. Entrada digital CMOS (HC) del codificador rotativo. Bit O. (LSB). Entrada digital CMOS (HC) del codificador rotativo.

Bit 7. (MSB) Salida digital CMOS (HC) al puerto de señalización. Bit 6. Salida digital CMOS (HC) al puerto de señalización. Bit 5. Salida digital CMOS (HC) al puerto de señalización.. Bit 4. Salida digital CMOS (HC) al puerto de señalización. Bit 3. Salida digital CMOS (HC) al puerto de señalización. Bit 2. Salida digital CMOS (HC) al puerto de señalización. Bit 1. Salida digital CMOS (HC) al puerto de señalización. Bit O. (LSB). Salida digital CMOS (HC) al puerto de señalización. Salida de alimentación digital (+5Volts- 150 d). Salida de tierra digital.

J2 Canales analógicos.

52-1 CO 52-2 C1 52-3 C2 52-4 C3 52-5 +V 52-6 G 52-7 NC 52-8 -V 52-9 NC J2lO NC

Entrada analógica del canal O, impedancia de entrada 20 MR. Rango (fSV) Entrada analógica del canal 1, impedancia de entrada 20 M a . Rango (55V) Entrada analógica del canal 2, impedancia de entrada 20 MR. Rango (f5V) Entrada analógica del canal 3, impedancia de entrada 20 M a . Rango (55V) Entrada de alimentación analógica (+5 volts-1OOd). Entrada de tierra analógica.

Entrada de alimentación analógica (-5Volts-1OOd). -

J3 Fuente de Alimentación analógica.

53-1 G Entrada de tierra analógica . 53-2 +V Entrada de alimentación (+IS Volts- 100mA). 53-3 -V Entrada de alimentación (-IS Volts- 1 O O d ) .

J4 Fuente de Alimentación digital.

~ 54-1 GND Entrada de tierra digital 54-2 VD Entrada de alimentación (+SVolts-1A ).

c-2

Apéndice C

J5 Puerto Serie.

55-1 G Tierra 55-2 Tx Transmisor con niveles RS-232. 55-3 Rx Receptor con niveles RS-232.

J6 Puerto digital.

56-1 D7 56-2 D6 56-3 D5 56-4 D4 56-5 D3

56-7 DI 56-8 DO

56-10 NC 56-11 NC

56-13 NC

56-6 D2

56-9 GND

56-12 NC

56-14 NC 56-15 NC 56-16 NC

Bit 7 (MSB). Salida del puerto digital TTL (LS) Bit 6. Salida del puerto digital TTL (LS). Bit . Salida del puerto digital TTL (LS). Bit 6. Salida del puerto digital TTL (LS). Bit 6. Salida del puerto digital TTL (LS). Bit 6. Salida del puerto digital TTL ( LS). Bit 6. Salida del puerto digital TTL (LS). Bit 6. Salida del puerto digital TTL ( LS). Salida de tierra.

57 Salidas de alta velocidad.

57-1

57-2 57-3 57-4 57-5

57-7 57-6

57-8 57-9 57-10 57-11 57-12

P

NC NC NC NC GNU HSO .5

HS0.4 HS0.3 HS0.2 HSO. 1 HSO.0

J8 Exhibidor.

Entrada de protección . Activa en transición alto bajo con niveles TTL , restablecida con reset general del sistema.

- - Salida de tierra digital. Bit 5 (MSB). Salida con buffer TTL (LS) correspondiente a linea de alta. velocidad Bit 4 Salida con buffer TTL (LS) correspondiente a linea de alta velocidad. Bit 3. Salida con buffer TTL (LS) correspondiente a línea de alta velocidad. Bit 2. Salida con buffer TTL (LS) correspondiente a línea de alia velocidad. Bit 1 . Salida con buffer TTL (LS) correspondiente a linea de alia velocidad. Bit O (LSB). Salida con buffer TTL (LS) correspondiente a línea de alta velocidad.

J8-1 DI Bit 1. Línea de EIS al exhibidor. 58-2 D2 Bit 2. Línea de E/S al exhibidor.

c-3

J8-3 D5 J8-4 D6 J8-5 E 58-6 RS 58-17 Gm 58-8 VD J8-9 VLC 58-10 R/WR 58-11 D7 58-12 D4 58-13 D3 J8-14 DO

Interruptores

Bit 5 . Linea de E/S al exhibidor. Bit 6. Línea de E/S al exhibidor. Señal de habilitación del exhibidor. Selector de registro instrucción, datos, O-IR, I-DR. Salida de tierra digital. Salida de tensión de alimentación (+SVolts). Entrada de tensión de contraste seleccionado por el potenciometro (POTI). Salida para selección de lectura o escritura O- escribir, I - Leer. Bit 7. Línea de E/S al exhibidor. Bit 4. Línea de E/S al exhibidor. Bit 3. Línea de E/S al exhibidor. Bit O. Línea de E/S al exhibidor.

S1 . Reset general del sistema. I1 I2 I3 I4

Selector del canal 1 ***. Selector del canal 2 ***. Selector del canal 3 ***. Selector del canal 4 ***.

*** Nota 3 . Los interruptores (ll,iZ,l3,l4) son selectores independientes de cada canal, si se colocan en dirección a la vista superior de los dispositivos, usted está desactivando el canal correspondiente; en sentido contrario, permitira que se adquieran señales analógicas si se programa adecuadamente del convertidor (Los comandos son proporcionados en el manual de referencia de Analog Devices “DATA CONVERSION PRODUCTS DATA BOOK 1989’).

,

POT1 Potenciómetro para control de intensidad del exhibidor de cristal líquido.

C-4

Apéndice C

I1 13 12 14

JI I I ! JI-l ,I.,?

000000000000 j I c1 1 1 i ! oooooooooooo/ ___

12

13

J4

J5

__ I

c 9

1 I

c12 C13 c10

I

L 1 I 1. C18 ~

/. c21 I /. c22 j

:, . , . . . ,

POT 1 00000000 ,I-12 J7.7 J b l b Jw

J7 Jó

Diagrama C.1. Ubicación de componentes.

C-5

Apéndice D Aspectos de diseño

El objetivo de este apéndice es presentar en principio dos de los puntos considerados en el diseño de hardware; el primero considera la compatibilidad de las familias lógicas utilizadas, y en segundo aborda el tema de posibles fuentes de ruido y soluciones dadas.

D.1. COMPATIBILIDAD DE FAMILIAS LÓGICAS.

Las características típicas de operación de las familias lógicas TTL y CMOS se presentan en la tabla C . 1 [54].

* Valores tlpicos en +25' C y 5V (4.5 para HC). Q El consumo de HC y AC es función de la frecuencia y la carga.

Tabla D.l Relación de Características tipicas en dispositivos CMOS -TTL a +25 'C.

D- 1

D.l.l. Interfaces TTL-CMOS y CMOS-TTL.

En general, los niveles de salida de tensión de los dispositivos TTL no son compatibles con las entradas de tensión de los dispositivos CMOS, sin embargo, hay algunas excepciones; la mayoría de los nuevos dispositivos CMOS presentan niveles de entrada compatibles con niveles TTL.

LOS dispositivos CMOS compatibles con TTL , presentan la letra T para designar la compatibilidad, por ejemplo: ACT, HCT,etc. Los CMOS con niveles de entrada CMOS son compatibles con el nivel bajo proporcionado por los TTL, pero no con el nivel alto. El valor alto mínimo en dispositivos TTL se encuentra entre 2.4 o 2.5 volts, y el valor alto mínimo de entrada para un CMOS es 3.15 V. De esta manera cuando se transfiere de niveles TTL a CMOS con umbrales CMOS es necesario utilizar resistores de pull-up o un dispositivo que transfiera el nivel TTL a CMOS. Al emplear resistores de pull-up se presentan varios problemas tales como la degradación de los tiempos de caída, y una disipación de energía extra y por estas razones; el mejor medio de transferir de niveles es utilizando dispositivos con entradas TTL y salidas CMOS.

:

:,

Por otro lado, los dispositivos HC y CMOS avanzados tienen niveles de salida de tensión que son compatibles con entradas a dispositivos TTL cuando son alimentados desde la misma fuente. El nivel de salida bajo CMOS es similar que los utilizados en dispositivos TTL, pero la salida alta CMOS es mayor que el valor alto en dispositivos lTL, aunque no excede los límites de entrada . El emplear valores más altos de voltaje tienen algunas desventajas como: que se genera mido debido a las largas transiciones en las señales y el incremento de la respuesta de nivel alto a bajo, sin embargo para transferir señales de niveles CMOS a TTL no es necesario ningún circuito.

D.1.1. Dispositivos utilizados.

El siguiente resumen de componentes, es referido a los diagramas a bloques del capítulo 3, y la numeración de componentes al diagrama C-1 del este apéndice C.

Para el Módulo de procesamiento. Figura 3.2.

En el sistema mínimo del DSP 2101BG a 20 MHz (Cl i ) , se utiliza una memoria EPROM 8K X 8 27C64 (C12) con tiempo de acceso de 15011s; el DSP es compatible con memorias CMOS con tiempos de acceso hasta de 25011s [55].

Mientras que el arreglo de RAMS CMOS 1K X 16 CY7C130-55 (C9,ClO) tiene tiempos de acceso de 5511s y son compatibles con dispositivos ?TL [56].

Para realizar la decodificación de memoria y lógica de control del DSP, se utilizaron dispositivos F y HC (C4,Cl4,Cl5,Cl6,Cl9,C23) y como elemento de pruebas iniciales al DSP se utilizó el puerto programable P82C55 (C13).

' .I D-2

Apéndice D

Por otro lado, el microcontrolador 8098 (C24) que opera a 12 MHz es compatible con dispositivos TTL y para realizar la lógica de selección y control se utilizaron los dispositivos (C2O,C21,C25,C27). La memoria de programa empleada por el microcontrolador es una EPROM de 2K X 8 (C22) con tiempos de acceso de 150 ns. En cuanto a la interfaz con la RAM, se utiliza buffes LS (C17,C18), siendo la memoria compatible con niveles TTL.

'

Para la interfaz a las variables de campo.

Intefaz a las corrientes de estator. Figura 3.7.

El convertidor A D 1334BG (C5), es compatible directamente con el DSP (Cll), este convertidor opera a una frecuencia de reloj de 2.5 MHz que es obtenido a partir la salida de reloj del DSP (CLOCKOUT) utilizando un divisor de voltaje elaborado con flip flops 74HC74 (C7,C8). En la etapa de entrada a los canales analógicos, se utilizan para realizar desacoplamiento de impedancias seguidores de voltaje LM324 (C6) y para protección arreglos de diodos rectificadores que limitan la entrada de voltaje

Interfaz al codificador rotativo Diagrama 3.10.

En la etapa de entrada del codificador rotativo, en el arreglo de buffers se utilizaron componentes HC compatibles con el DSP y un puerto de señalización (Cl,C2,C3) .

Interfaz al convertidor de potencia Figura 3.12.

Los elementos utilizados en el sistema mínimo ROM y RAM, fueron ya mencionados, en cuanto a la interfaz al convertidor, los elementos utilizados fueron un buffer LS (C28); mientras que en la lógica de decodificación, de señalización y protección están basados en dispositivos Til (C20,C29,C30)

Interfaz con el usuario

Interfaz con el exhibidor. Figura 3.14.

La lógica de selección y control es realizada en base a dispositivos TTL (C20,C25); el control de la intensidad del exhibidor está basado en un arreglo con un potenciómetro de 1Kn.

Interfaz con la PC. Figura 3.16.

Esta interfaz se realiza mediante un puerto serie conversor de niveles TTL-RS232, RS232-TTL (C26), siendo directamente compatible con las terminales TX y RX del microcontrolador 8098 (C24) .

D-3

Apéndice D

D.2. RUIDO.

Mientras en los circuitos analógicos, el principal problema de ruido es el debido a fuentes externas, en los circuitos digitales el mayor problema es debido a fuentes internas. El ruido interno es el resultado de [57]:

El ruido en el bus de tierra El ruido en el bus de alimentación La reflexión en las líneas de transmisión Cruce de líneas (crossraik)

Las fuentes de ruido más importantes son las debidas al ruido introducido en las líneas de alimentación y fueron estas las que se consideraron en el desarrollo del prototipo ya que, tratándose de un prototipo en “wire-wrape”, no se puede determinar el ruido debido a la reflexión y el cruce de líneas.

D.2.1. Tierras.

Uno de los principales problemas que ocasionan ruido, es el uso inadecuado de tierras en un circuito determinado. A frecuencias menores a 1 MHz un sistema con solo un punto común de tierra es aceptable, mientras que a frecuencias superiores de 10 MHz una tierra multipunto es preferible. Los circuitos digitales se encuentran emitiendo señales en el orden de esta segunda categoría por lo cual los sistemas de tierra multipunto son los elegidos. El ruido digital por tierra es efecto de transitorios que se producen en la alimentación y comentes de retorno de señales. En la tarjeta diseñada, se utilizó un sistema de tierras multipunto como el mostrado en la figura D.3 utilizando buses de tierra de manera que las tierras de los circuitos integrados, estuvieran lo más cerca posible sin cerrar trayectorias.

7 ?\y 7 ‘\ Figura D. 1 Sistema con tierras en un solo punto Figura D..2 Sistema con tierras en un solo

conectados en serie punto conectados en paralelo

Figura D.3. Sistema con tierras multipunto.

D-4

Apéndice D

En cuanto a los transitorios ocasionados por la alimentación, estos pueden ser controlados por el USO apropiado de los capacitores de desacoplo.

D.2.2. Capacitores d e desacoplo.

El capacitor de desacoplo debe de suministrar comentes en frecuencias entre 15 y 50 MHz, por lo cual estos capacitores deben ser de baja inductancia. Esta es la razón por la que los capacitores de disco cerámicos o capacitores de varias capas son preferibles. El capacitor elegido debe poder suministrar toda la comente requerida por un circuito integrado cuando este cambia de estado.

Normalmente se utilizan valores de capacitores superiores a 10s necesarios en la aplicación pero debe de considerarse que todos los capacitores tienen una inductancia en serie a su capacitancia y tendrá como consecuencia que el capacitor entrará en resonancia en algunas frecuencias, cuando esto sucede, el capacitor presenta una impedancia muy baja. La frecuencia de resonancia propia de un circuito en serie Lc es:

1 f=2,m

Arriba de la frecuencia de resonancia propia, el circuito llega a ser inductivo. Su impedancia incrementa con la frecuencia lo que da como resultado un capacitor de desacoplo poco eficiente. Si por el contrario, el valor seleccionado en el capacitor de desacoplo es mucho más pequeño que el valor ideal, este no tendrá suficiente carga acumulada necesaria para suministrar la comente necesaria a los circuitos integrados para un valor pico excesivo . En la figura D.4 se muestra el rango de operación de algunos tipos de capacitores con la frecuencia.

I BNA FRECUENCIA 1 FRECUENCIA MEDIA\ ALTA FRECUENCIA 1

I. MEGAHERTZ

1. i KILOHERTZ

I1 9

Figura D.4. Frecuencia de operación de algunos tipos de capacitores

D-5 I, i

Apéndice D

En experimentos realizados se ha probado que los valores de los capacitores de desacoplo para circuitos integrados de 14 a 16 pines están en un promedio de 470 a lOOOpf, rara vez un capacitor de desacoplo es mayor a .O1 pf excepto en el caso de memorias RAM que requiere de un valor de .1 pf [SS]. Los capacitores de desacoplo utilizados en el prototipo realizado son de .O1 pf. Excepto en el microcontrolador 8098 y el convertidor A D , colocando un arreglo como es recomendado en la hoja de datos.

En la figura D.5, se presenta el arreglo sugerido en las hojas de datos del microcontrolador [59].

D.5 Diagrama de capacitores de desacoplo utilizados por el microcontrolador 8098.

Y en la figura D.6 el arreglo para el convertidor A/D AD1334BD.

+15V

DIGITAL

D.6 Diagrama de capacitores de desacoplo utilizados por el convertidor AD1334BD.

Donde [60]:

Cl,C2,C3=2.2 pF o mayores (tantalio) C4,C5,C6=. 1 pf (cerátnico)

D-6

ApindiceD :: 1)

Los valores utilizados para los capacitores de tantalio Cl,C2 y C3 en el prototipo ,,

fueron4.7 pF. I,

Otro capacitor debe ser considerado para desacoplo en la entrada de alimentación de la tarjeta. El valor de este capacitor no es muy importante pero debe ser mayor en 10 veces al ii

valor de la suma de todos los capacitores de desacoplo en la tarjeta. Si la tarjeta tiene un número mayor a 20 circuitos integrados, entonces se debe de considerar otros capacitores, en ,, una razón de 1 capacitor por 15 a 20 circuitos integrados.

/ e

/'

El capacitor considerado aquí, debe de tener una pequeña inductancia en serie equivalente, los capacitores electroliticos de tantalio y capacitores policarbonados son los del I tipo apropiado en este tipo de aplicación. Los capacitores electrolíticos de aluminio no deben ser utilizados en esta aplicación ya que tienen inductancias en ordenes de magnitud más elevadas a las que ser utilizadas. En la tarjeta desarrollada se consideró el uso de un capacitor de desacoplo electrolítico de tantalio en la entrada de la alimentación 10 pf ya que el prototipo esta constituido por 30 circuitos integrados.

11

II

I1 !! D-7

REFERENCIAS

B h a l K.Bose, "'Technology Trends in Microcomputer Control of Electrical Machines" (en: reurinted ffom IEEE Trans. Ind. Electron ,febniary ,vol 35, 1988 ) p 108.

Robert D. Loren , Thomas A. Lipo, y Donald W. Novomy, "Motion Control with Induction Motors" (en: Proceedings of IEEE, Vol. 82 No. 8 August 1994) pp. 1221-1222.

(31

[41

[51

í61

[71

I 'I

Bimal K. Bose . Power Electronics and AC Drives..( Eglewood Cliffs, New Jersey 1986) 'I Prentice Hall ,264-271.

Antonio Sudrá ,"Control de Motores de Velocidad de Motores eléctricos" (en: Automática e Instrumentaci6n.. julio 1988), p.105-135.

R. Gabriel, W. Leonhard, S.M.,,"Microurocessor Control of induction Motor" (en: IEEE) International Sem. Power Conf. Rec. pp. 385-396

LeonharD W., "Control of AC-Machines whith the help ofMicroelectronic", (en: Power

I1

Elec. And Elec. Drives. junio ,1989), p.1021. 'I

Diez Alberto, Briez Fernando, Cancelas José Antonio, y otros "Estructuras Dinámicas de control de motores asíncronos", en: Automática e Instrumentación,( junio de 1991), p. 122.

ii Antonio Sudrá , Q& p. 122

José Luis Aparicio Marzo."Criterios de diseno de convertidores estáticos para accionamientos regulados en corriente alterna con motores de inducci6n "( Tesis Doctoral , Escuela Técnica Superior de Ingenieros Industriales de la Universidad Politécnica de Madrid, 1987 ) p.264.

R. Gabriel, W.Leonhard Qp& pp. 385-396, 1982.

Alberto Diez, Fernando Briz, José Antonio Cancelas y otros ODcjt p . 123

- Idem

José Luis Aparicio Marzo, w p. 46.

!I

m p . 4 7

Ibidem p. 50

Alberto Diez, Fernando Briz, José Antonio Cancelas y otros @&, p . 122

José Luis Aparicio Marzo, w p. 51

José Luis Aparicio Marzo, @&I p. 72

José Luis Aparicio Marzo, &t p. 265.

R. Gabriel, W.Leonhard,S.M. Q& 324

iI li

II

I'

Y

i

/j

Briz F. Cancelas ,J. A, Diez A. “Design of A.C. drives with position and speed dynamic control using DSP” (en CIEP , Cuemavaca, Mor. agosto 1993). p. 95

Rupprecht Gabrie1,Werner Leonhard, Craig Nordby , “ Field -Oriented Control of Standard A. C. Motor Using Microprocessors” (en IEEE TRANSACTIONS NO INDUSTRY APPLICATIONS VOL. IA 16,N0.2 MARCWAPRiL 1980) p. 188

II

I)

Alberto Diez, Fernando Briz, José Antonio Cancelas y otros @&. p . 123.

Robert D. Lorenz, Thomas A. Lipo, y Donald W. Novotny&&. p. 1220.

José Luis Aparicio Marzo, Q@ p. 1 5

Robert D. Lorenz , Thomas A. Lipo, y Donald W. Novoiny, w p . 1217.

José Luis Aparicio Marzo, Q&t pp. 243-250.

Robert D. Lorenz; Thomas A. Lipo, y Donald W. Novotny,Q&. p. 1222-1228.

R. Gabriel, W. Leonhard B&& p. 328.

José Luis Aparicio Marzo, p.258.

Robert H. Cushman, “EDN’s 13 * Annual OP/OC Chip Directory” (en : EDN November 1986) pp. 102-108.

Hoag Le-Huy, Senior member IEEE. “Microprocessors and digital IC’s for Motion Control”, (en PROCEEDINGS OF IEEE , vol 82, no. 8 august 1994 ) pp. 1143-1 156.

Robert H. Cushman p.155.

John P. Hayes. Diseño de Sistemas Dkitales Y Micromocesadores. p 827.

Robert D. LorewThomas A. Lipo, Donald W. Novotny ,

Rotary Encoders (HENDENHAIN, August 1993) pp 3-85

Catálogo 1991-1992 (Telemecanique) pp 6-54-6-63.

David Shear, “EDN’s DSP-CHIP DIRECTORY” (en : EDN, September 1992).

P. Leonhard “”DSP-CHIP DIRECTORY’’ (en : EDN, june, 1994).

Jon TiNs (en: EDN October 16,1986) pp. 163-176

Robert H Cushman. “ThirdGeneraiion DSPs put advancedfimciions on chip” ( en: EDN, july 1985. ) p.61.

ADSP-2100 FAMILY USERS MANUAL (Publicado por : PRENTICE HALL, MC 1994) pp.1-9.

“Digital Signal Processing Aplications Using ADSP 2100 Family ” (ANALOG DEVICES, VOL I )

p.1216.

’!

TMS320 Family Development Support Reference Guide

R. Stefanovic, Vickers “ Industrial AC Drives Status of Technology” (en: EPE Ioumal Vol . 2 no. 1 March 1992). pp 22.

Idem. 11

Embedded Microcontrollers and Processors, Vol I. 1992 (Intel) , MCS-96 Architectural .

CMOS ,BI-CMOS DATABOOK Cypress Semiconductor (February 1989). pp.2-54,2-64

Data Conversions Products Data Book 1989

Seiko Insbuments . “Liquid Crystal Display Module ” M1632. (Printed in U.S.A . 1987) pp. 2-18

Linear Technology pp. 10-67, 10-73 I

David Krugilinski. Gula de las comunicaciones del IBM PC

ASSEMBLER TOOLS & SIMULATOR MANUAL ADSP-2100 FAMILY ANALOG DEVICES (FIRST EDITION 1993).

James Buchanan, CMOS/TTL DIGITAL SYSTEMS DESIGN (Mc. Graw Hill 1990, Singapore 1990 ) p. 205

‘I

ADSP-2100 FAMILY USERS MANUAL,Op cit.

CMOS ,BI-CMOS DATABOOK Cypress Semiconductor. p.2-54

Henry W. On., NOISE REDUCTION TECHNIQUES M ELECTRONIC SYSTEM 2nd ed. ( Wiley interscience publication, United States ofAmerica:John Wiley & sons 1988). pp.75-82

Ibidem, p. 137- 142

Embedded Microcontrollers and Processors, Vol I. 1992 (Intel), MCS-96 Architectural p.4-3

Data Conversions Products Data Book p. 9-56.

ix

C í N í P . 0 DE INFORhAClObi

S.E.P. S. T. D.G.I.T. CENTRO NACIONAL DE INVESTIGACIÓN … Laura Edith... · Interfaz al...

Documents

Transcript of S.E.P. S. T. D.G.I.T. CENTRO NACIONAL DE INVESTIGACIÓN … Laura Edith... · Interfaz al...