TEMA 3. LÓGICA COMBINACIONAL

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TEMA 3. LÓGICA COMBINACIONAL

circuitos vlsi

Dr. José Fco. LópezDesp. 307, Pab. [email protected]

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Índice

Introducción

Revisión de los transistores MOS

El inversor CMOS: comportamiento estático• Curva de transferencia de tensión• Umbral de conmutación• Márgenes de ruido

Características dinámicas del inversor CMOS• Retardo de propagación: análisis de primer orden• Retardo de propagación desde una perspectiva de diseño• Consumo de potencia

Otras puertas combinacionales• Puertas NOR• Puertas NAND• Puertas XNOR

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Índice

Introducción


El inversor CMOS: comportamiento estático• Curva de transferencia de tensión• Umbral de conmutación• Márgenes de ruido

Características dinámicas del inversor CMOS• Retardo de propagación: análisis de primer orden• Retardo de propagación desde una perspectiva de diseño• Consumo de potencia

Otras puertas combinacionales

Lógica relativa• Lógica pseudo-nMOS• Lógica DCVSL

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Índice

Lógica de transistor de paso• Transistor de paso diferencial• Puertas de transmisión

Diseño CMOS dinámico• Lógica dominó• CMOS np

Conclusiones

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Introducción

CircuitoLógico

Combinacional

CircuitoLógico

Combinacional

Estado

In Out In Out

Circuitoscombinacionales

Circuitossecuenciales

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Introducción

El inversor es el núcleo de todos los diseños digitales.Comprendiendo su operación y propiedades, se simplifica el diseñode estructuras mucho más complejas, como puertas lógicas,sumadores, multiplicadores…

El análisis de los inversores puede ampliarse para explicar elcomportamiento de puertas más complejas (NAND, NOR, XOR…)

Nos vamos a centrar en una única implementación de puertainversora: el inversor CMOS estático

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Introducción

Pull-up:Hacer esta conexión cuando queramosF(A1…An)=1

Pull-down:Hacer esta conexión cuando queramosF(A1…An)=0

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En un transistor existen tres modos de operación:• Corte• Lineal• Saturación

Los modos de operación dependen de los valoresde las tensiones:

• Vgs=Vg-Vs

• Vgd=Vg-Vd

• Vds=Vd-Vs=Vgs-Vgd

L

WCox

Vgs < Vt

Vds < Vdsat = Vgs-Vt

Vds > Vdsat = Vgs-Vt

oxoxox tC /

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(buen aislante, ox=3.9o)

Substrato tipo p

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EJEMPLO

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Tecnología de 0,6m.

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Para un pMOS, todas las tensiones y corrientes son invertidas conrespecto al nMOS.

Los transistores pMOS dan menos corriente que los nMOS, por esodeben ser más grandes (mayor W) para producir la misma corriente

El cociente entre las movilidades (n/ p) está entre 2-3

-1.5 -1.2 -0.9 -0.6 -0.3 0

0

-50

-100

-150

-200

Vgs=-0,6

Vgs=-0,9

Vgs=-1,2

Vgs=-1,5

Vds

Ids(A)

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El inversor CMOS: comportamiento estático

“0” cuando Vin esté cerca de 0“1” cuando Vin esté cerca de Vdd

Pull-up: Hacer esta conexión cuando Vin está cerca de 0 de forma que Vout=Vdd

Pull-up: Hacer esta conexión cuando Vin está cerca de Vdd

de forma que Vout=0

Tiempos de propagación rápidos Baja disipación de potencia Layout compacto Inmunidad al ruido

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Muy bajo consumo de potencia VOL=0V, VOH=Vdd

VTC muy abrupta Tensión umbral ajustable con las dimensiones

V in V out

CL

V DD


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VoutVout

Rn

Rp

VDDVDD

Vin= VDDVin= 0

CLCL

“1” “0”


TpLHRpCL TpHLRnCL

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Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm

Para dispositivos de iguales dimensiones, el pMOS tiene unaresistencia unas 3 veces mayor que el nMOS

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i (4

º cu

rso) Vamos a dibujar la característica de transferencia de un inversor

es decir, Vout= f(Vin)

Para ello, hacemos que el pMOS sea más grande que el nMOS paraque de esta forma pasen por ambos la misma corriente

-1.5 -1.2 -0.9 -0.6 -0.3 0

0

-50

-100

-150

-200

Vgs=-0,6

Vgs=-0,9

Vgs=-1,2

Vgs=-1,5

Vds

Ids(A)

Curva de transferencia de tensión


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El inversor CMOS

Vgsn5

Vgsn4

Vgsn3

Vgsn2Vgsn1

Vgsp5

Vgsp4

Vgsp3

Vgsp2

Vgsp1

VDD

-VDD

Vdsn

-Vdsp

-Idsp

Idsn

0



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i (4

º cu

rso) La naturaleza y la forma de la característica de transferencia de

tensión de un inversor puede deducirse gráficamente superponiendolas características de corriente de los dispositivos nMOS y pMOS.

Dicha construcción gráfica se denomina “diagrama de línea de carga”

Su construcción requiere transformar las curvas I-V de los dispositivosnMOS y pMOS a un mismo conjunto de coordenadas.



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IDSp=-IDSn

VGSn=Vin

VGSp=Vin-VDD

VDSn=Vout

VDSp=Vout-VDD

V in V out

CL

V DD

Vin=Vdd+VGSp

IDn=-IDp

Vout=Vdd+VDSp



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IDSp=-IDSn

VGSn=Vin

VGSp=Vin-VDD

VDSn=Vout

VDSp=Vout-VDD

V in V out

CL

V DD

Vin=Vdd+VGSp

IDn=-IDp

Vout=Vdd+VDSp

VDSp

IDp

VGSp=-2.5

VGSp=-1



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IDSp=-IDSn

VGSn=Vin

VGSp=Vin-VDD

VDSn=Vout

VDSp=Vout-VDD

V in V out

CL

V DD

Vin=Vdd+VGSp

IDn=-IDp

Vout=Vdd+VDSp

VDSp

IDnVin=0

Vin=1.5



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IDSp=-IDSn

VGSn=Vin

VGSp=Vin-VDD

VDSn=Vout

VDSp=Vout-VDD

V in V out

CL

V DD

Vin=Vdd+VGSp

IDn=-IDp

Vout=Vdd+VDSp

Vout

IDnVin=0

Vin=1.5



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IDn

Vout

Vin = 2.5

Vin = 2

Vin = 1.5

Vin = 0

Vin = 0.5

Vin = 1

NMOS

Vin = 0

Vin = 0.5

Vin = 1Vin = 1.5

Vin = 2

Vin = 2.5

Vin = 1Vin = 1.5

PMOS



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Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat

nMOS cortepMOS lineal

nMOS saturaciónpMOS lineal

nMOS linealpMOS corte



nMOS linealpMOS saturación

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Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat



nMOS saturaciónpMOS saturación



Vout

Rp

VDD

CL



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Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat






Vout

Rn

VDD

CL



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CVout

0

Vin

VDD

VDD

A B

DE

Vtn VDD/2 VDD+Vtp

Region nMOS pMOSA Corte Lineal

B Saturación Lineal

C Saturación Saturación

D Lineal Saturación

E Lineal Corte



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CVout

0

Vin

VDD

VDD

A B

DE

Vtn VDD/2 VDD+Vtp





E Lineal Corte

Electrónica digital



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CVout

0

Vin

VDD

VDD

A B

DE

Vtn VDD/2 VDD+Vtp





E Lineal Corte

Electrónica analógica



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Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat






VM=umbral de conmutación

Umbral de conmutación


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Vout

Vin0.5 1 1.5 2 2 .5

0.5

11.

52

2.5

NMOS resPMOS off

NMOS satPMOS sat

NMOS offPMOS res

NMOS satPMOS res

NMOS resPMOS sat






VM=umbral de conmutación

VM=VDD/2 si IDP=IDN

Márgenes de ruido similares Características simétricas Relación de aspecto aprox. 3



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Vout

0

Vin

VDD

VDD

0.51

2

10p

n

0.1p

n



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Margen de ruido

VDD

GND

VOH

VOL

VIH

VIL

Característicade salida

Rango lógicoalto

Rango lógicobajo

RegiónIntermedia

Característicade entrada

Rango lógicoalto

Rango lógicobajo

RegiónIntermedia


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Margen de ruido

VDD

GND

VOH

VOL

VIH

VIL

NMH

NML

Característicade salida

Característicade entrada

Rango lógicoalto

Rango lógicobajo

Rango lógicoalto

Rango lógicobajo

RegiónIntermedia

RegiónIntermedia


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Margen de ruido

VDD

Vin

Vout

VOH

VDD

VOL

VIL VIHVtn

Unity Gain PointsSlope = -1

VDD-|Vtp|

p/n > 1

Vin Vout

0

Ejemplo: un margen de ruido de 0.4V es bueno en un proceso conuna fuente de alimentación de 1.8V, pero malo si ésta es de 5V.


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Características dinámicas del inversor CMOS

Como vimos anteriormente, el retardo de propagación del inversorCMOS está determinado por el tiempo necesario para cargar y descargar el condensador de carga CL a través de los transistores PMOS y CMOS respectivamente

Resulta crucial hacer que CL sea lo más pequeño posible paraimplementar circuitos CMOS de alta velocidad.

xd xd

L d

policilicio

Fuente

n+

Drenador

n+W

tox

n+ n+L

SiO2

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Vamos a suponer que todas las capacidades existentes están agregadas en un único condensador CL conectado entre Vout y GND

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Capacitancia puerta-drenador, Cgd12

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Capacitancias de difusión, Cdb1, Cdb2

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Capacitancias de las pistas, Cw

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Capacitancias de puerta de fan-out, Cg3 y Cg4

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Polysilicon

InOut

Metal1

VDD

GND

PMOS

NMOS

1.2 m=2

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Características dinámicas del inversor CMOSRetardo de propagación: análisis de primer orden

Tp=f(Req, CL)

TpHL=Ln(2)ReqnCL=0.69ReqnCL

TpLH=Ln(2)ReqpCL=0.69ReqpCL

¿Cómo hacer para que los retardos de propagaciónde subida y bajada sean similares?

0 0.5 1 1.5 2 2.5

x 10-10

-0.5

0

0.5

1

1.5

2

2.5

3

t (sec)

Vou

t(V)

Tp=(tpHL+tpLH)/2= 0.69CL(Reqn+Reqp)/2

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Resistencia equivalente (W/L=1) de un nMOS y pMOS en 0.25 µm

TpHL=Ln(2)ReqnCL=0.69ReqnCL

TpLH=Ln(2)ReqpCL=0.69ReqpCL

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Normalmente se elige una tensión de alimentación lo suficientementealta como para que VDD>>Vtn+VDSATn/2. En estas condiciones:

DSATnnn

LpHL VkLW

Ct

'

52.0

DSATppp

LpLH VkLW

Ct

'

52.0

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0.8 1 1.2 1.4 1.6 1.8 2 2.2 2.41

1.5

2

2.5

3

3.5

4

4.5

5

5.5

VDD

(V)

t p(nor

mal

ized

)

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Técnicas de diseño:

Reducir CL

• Capacitancia interna de difusión, capacidad de interconexión, fan-out• Layout cuidadoso ayuda a reducir las dos primeras• Intentar mantener las áreas de difusión lo más pequeñas posible

Incrementar la relación W/L de los transistores• Es la herramienta más eficiente para optimizar prestaciones• Ojo!!!!. También se puede aumentar el área de difusión y por lo tanto CL.

Incrementar VDD

• A costa de aumentar el consumo de potencia• Debe evitarse aumentar VDD por encima de un determinado valor a partir del cual la mejora es mínima.

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Características dinámicas del inversor CMOSRetardo de propagación desde una perspectiva de diseño

A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseñobastante interesantes:

• Relación nMOS-pMOS• Determinación del tamaño de los inversores para obtener las mayores prestaciones• Determinación del tamaño de una cadena de inversores• Selección del número correcto de etapas de una cadena de inversores• Tiempo de subida-bajada de la señal de entrada• Retardo en presencia de pistas (largas) de interconexión

Ver sección 5.4.3. de “Circuitos Integrados Digitales”, J.M. Rabaey

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A partir de las expresiones de retardo que hemos determinado, pueden deducirse algunas consideraciones y compromisos de diseñobastante interesantes:

• Relación nMOS-pMOS• Determinación del tamaño de los inversores para obtener las mayores prestaciones• Determinación del tamaño de una cadena de inversores• Selección del número correcto de etapas de una cadena de inversores• Tiempo de subida-bajada de la señal de entrada• Retardo en presencia de pistas (largas) de interconexión

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Una relación de aspectos en torno a un valor de 3 produce una curvade transferencia simétrica e iguala los retardos de propagación tpLH

y tpHL.

Esto no implica que esa relación sea también la que proporciona elmenor retardo de propagación global.

Si nuestra preocupación no son la simetría y los márgenes de ruido,resulta posible hacer que el inversor sea más rápido reduciendo la anchura del dispositivo pMOS.

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1 1.5 2 2.5 3 3.5 4 4.5 53

3.5

4

4.5

5x 10

-11

t p(sec

)

n

p

W

W

• 2.5 produce tpHL=tpLH

• 2 produce tp mínimo

• Si Cw<<< ropt

21

1gndn

wopt CC

Cr

con eqneqp RRr

tpLH

tpHL

tp

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Las puertas estáticas CMOS son muy eficientes a nivel de consumos de potencia porque no disipan prácticamente potencia mientras noestán operando.

Durante mucho tiempo en la historia del diseño CMOS, la potenciaera una consideración de segundo orden frente a velocidad y área.Conforme el número de transistores integrados en un chip, y las frecuencias de funcionamiento han ido aumentando, el consumose ha convertido en una característica clave en el diseño decircuitos integrados digitales.

Algunas definiciones:

DDDD VtitP )()(

Potencia instantánea

dtVtiE DD

T

DD )(0

Energía consumidadurante el intervalo T

dtVtiT

P DD

T

DDavg )(1

0

Potencia media sobre elintervalo T

Consumo de potencia

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La disipación de potencia en circuitos CMOS se debe a doscomponentes:

• Disipación estática: debida principalmente a las corrientes sub-umbrales de los transistores y a las corrientes de puerta. Este consumo de hace más evidente con la aparición de los nuevos procesos tecnológicos.• Disipación dinámica: debida a la carga y descarga de las capacidades de carga y a las corrientes de camino directo en el instante en que ambos transistores están en conducción (10% del consumo total del circuito). El primero de ellos viene expresado por:

donde representa el factor de actividad sobre la señal de reloj.

dinámicaestáticatotal PPP

fCVP DDdinámica2

¿Cómo reducir el consumode potencia?

Consumo de potencia

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Características dinámicas del inversor CMOSConsumo de potencia

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Pull-up:Hacer esta conexión cuando queramosF(A1…An)=1

Pull-down:Hacer esta conexión cuando queramosF(A1…An)=0

pMOS

nMOS

La lógica CMOS es inversora

pull-up

pull-down

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¿Qué significa lógica complementaria?Que el pull-up está ON cuando el pull-down está OFF y viceversa. LaC de CMOS viene de “complementaria”

Pull-up Pull-down F(A1, A2…An)

ON OFF “1”

OFF ON “0”

ON ON X

OFF OFF Sin conexión

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¿Qué significa lógica complementaria?Que el pull-up está ON cuando el pull-down está OFF y viceversa. LaC de CMOS viene de “complementaria”

Pull-up Pull-down F(A1, A2…An)

ON OFF “1”

OFF ON “0”

ON ON X

OFF OFF Sin conexión

• Cuando la salida está desconectada, “recuerda” el estado anterior al menos durante cierto tiempo, el cual está almacenado en la capacidad de la salida.• Las corrientes de fuga son las culpables de que este valor almacenado se pierda con el tiempo (por eso las DRAM tiene que refrescarse cada cierto tiempo)• La “no conexión” también puede utilizarse para crear nodos de alta impedancia

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Pull-downEtapa nMOS

Pull-upEtapa pMOS

Conduce cuando VGS es alto

Conduce cuando VGS es bajo

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Pull-downEtapa nMOS

Pull-upEtapa pMOS

Conduce cuando A es alto y B es alto

AB

Conduce cuando A es bajo o B es bajo

A+B=AB

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Pull-downEtapa nMOS

Pull-upEtapa pMOS

Conduce cuando A es alto o B es alto

A+B

Conduce cuando A es bajo y B es bajo

AB=A+B

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Ejemplo: puerta NAND

de 2 entradas

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F=AB

AB 0 1

0

1

1 1

1 0

Paso 1:Desarrollar el bloque tipo N

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F=AB

AB 0 1

0

1

1 1

1 0

Paso 2:Desarrollar el bloque tipo P

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F=AB

AB 0 1

0

1

1 1

1 0

Paso 3:Unir bloque N y bloque P

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Cir

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Algunas condiciones de diseño• Ambas puertas lógicas pueden extenderse a más entradas (mayor fan-in) pero no debemos pasar de un fan-in mayor a 4• Las puertas NAND son mucho más eficientes que las NOR

Puerta NOR pseudo-nMOSSe utilizan para construir puertas NOR de alto fan-in a costa de un mayor aumento en el consumo de potencia

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Metodología en el diseño de puertas CMOS

1. Dibujar la red pull-downque realice la función deseada,por ejemplo, F=A·(B+C)

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2. Reemplazar los transistoresnMOS por transistores pMOS,las conexiones serie por conexionesparalelo y las conexiones paralelopor conexiones serie.

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3. Combinar la red pull-up formadapor transistores pMOS con la redpull-down formada por transistoresnMOS

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Otro ejemplo

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F=A·B+C·D

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Otro ejemplo más

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F=A·(B+C)

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Ejercicio

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Averiguar qué función se realiza con el siguiente layout

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El layout simbólico facilita la tarea de diseño de circuitos sencillos y tiene como propiedades más importantes:

• el no contener dimensiones• el representar posiciones relativas de los transistores• la facilidad para, a partir de los mismos, generar layouts de forma automática

In

Out

VDD

GNDA

Out

VDD

GNDB

Inversor NAND-2

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Ejemplo:

C(A+B)

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X

CA B

VDD

GND

A B C

X

VDD

GND

F=C(A+B)

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Algunas de las propiedades estáticas de las puertas CMOScomplementarias son:

• Heredan todas las propiedades del inversor CMOS básico• Presentan una excursión lógica de rail a rail• No presentan disipación de potencia estática• La característica de transferencia de tensión continua y los márgenes de ruido es más complicado ya que dependen de los patrones de entrada de datos aplicados a la puerta• El retardo de propagación también depende de los patrones de entrada

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Al igual que en el caso del inversor, cada transistor se modela como una resistencia en serie con un interruptor ideal. La resistenciadepende del valor de VDD y de la relación anchura-longitud del ttor.

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

En una primera aproximación ignoramos el efecto de la capacitancia interna, Cint

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Podemos encontrarnos con dos escenarios que dan como resultadouna transición LH en la salida:

CL

B

Rn

A

Rp

B

Rp

A

Rn Cint

• Ambas entradas a nivel bajo.

tpLH=0.69(Rp/2)CL

tpLH=0.69RpCL

• Sólo una entrada a nivel bajo.

tpHL=0.69(2Rn)CL

• Si las dos entradas están a nivel alto.

Conclusión: Para que la NAND tenga el mismo tpHL

que el inversor, los dispositivos nMOS deberán serel doble de anchos, de forma que la Req sea la mismaque para el caso del inversor. Los dispositivos pMOSpueden quedarse con las mismas dimensiones.

Cir

cuit

os

vls

i (4

º cu

rso)


El retardo no sólo depende de la estructura de la puerta lógica, sinotambién de los patrones de entrada:

-0,5

0

0,5

1

1,5

2

2,5

3

0 100 200 300 400

A=B=10

A=1, B=10

A=1 0, B=1

time [ps]

Vo

ltage

[V]

Cir

cuit

os

vls

i (4

º cu

rso)


-0,5

0

0,5

1

1,5

2

2,5

3

0 100 200 300 400

A=B=10

A=1, B=10

A=1 0, B=1

time [ps]

Input Data

Pattern

Delay

(psec)

A=B=01 67

A=1, B=01 64

A= 01, B=1 61

A=B=10 45

A=1, B=10 80

A= 10, B=1 81

NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fF

Cir

cuit

os

vls

i (4

º cu

rso)


Para el caso de una NOR el estudio es similar al de la NAND:

B

Rp

A

Rp

A

Rn

B

Rn CL

Cint

• Ambas entradas a nivel alto

tpHL=0.69(Rn/2)CL

• El pero caso de tpHL sería cuando sólo una entrada estuviera a nivel alto:

tpHL=0.69RnCL

• Si las dos entradas están a nivel bajo:

tpLH=0.69(2 Rn)CL

Conclusión: Para que la NOR tenga el mismo tpLH

que el inversor, los dispositivos pMOS deberán serel doble de anchos, de forma que la Req sea la mismaque para el caso del inversor. Los dispositivos nMOSpueden quedarse con las mismas dimensiones.

Cir

cuit

os

vls

i (4

º cu

rso)


Para el caso de una NOR el estudio es similar al de la NAND:

B

Rp

A

Rp

A

Rn

B

Rn CL

Cint

• Ambas entradas a nivel alto

tpHL=0.69(Rn/2)CL

• El peor caso de tpHL sería cuando sólo una entrada estuviera a nivel alto:

tpHL=0.69RnCL

• Si las dos entradas están a nivel bajo:

tpLH=0.69(2 Rn)CL

Conclusión 2: Dado que los dispositivos pMOS tienenuna movilidad menor que los dispositivos nMOS, debe evitarse siempre que sea posible conectar pMOS enserie. Es preferible utilizar NAND que utilizar NOR.

Cir

cuit

os

vls

i (4

º cu

rso)


Ejercicio

Cir

cuit

os

vls

i (4

º cu

rso)


Determinar los tamaños de los transistores de la siguiente puertalógica para que tengan aproximadamente los mismos valores detpLH y tpHL que un inversor con nMOS=0.5µm/0.25µm y pMOS=1.5µm/0.25µm

OUT = D + A • (B + C)

Cir

cuit

os

vls

i (4

º cu

rso)


OUT = D + A • (B + C)

D

A

B C

D

A

B

C

1

2

2 2

4

4

8

8

6

3

6

6

Cir

cuit

os

vls

i (4

º cu

rso)


Ejemplo

Cir

cuit

os

vls

i (4

º cu

rso)


C

A B

B

AC

ABC

X = C • (A + B)

Cir

cuit

os

vls

i (4

º cu

rso)


C

A B

B

A

D

C

D

ABCD

X = (A+B)•(C+D)

Cir

cuit

os

vls

i (4

º cu

rso)


En puertas lógicas más complejas, con un alto fan-in, las capacitanciasde los nodos internos pueden llegar a ser significativas.

DCBA

D

C

B

A CL

C3

C2

C1

• El retardo de propagación tpHL vendría dado por:

tpHL=0.69·(R1·C1+(R1+R2)·C2 +(R1+R2+R3)·C3+

+(R1+R2+R3+R4)·CL)

• La resistencia R1 aparece en todos los términos, lo que hace que este dispositivo sea especial- mente importante cuando queramos minimizar retardos.

Cir

cuit

os

vls

i (4

º cu

rso)


En puertas lógicas más complejas, con un alto fan-in, las capacitanciasde los nodos internos pueden llegar a ser significativas.

DCBA

D

C

B

A CL

C3

C2

C1

• Suponiendo que todos los dispositivos nMOS tienen el mismo tamaño, el retardo tpHL será:

tpHL=0.69·RN(C1+2·C2+3·C3+4·CL)

Cir

cuit

os

vls

i (4

º cu

rso)


t p (

pse

c)

fan-in

0

250

500

750

1000

1250

2 4 6 8 10 12 14 16

tpHL tp

tpLH

• El número de transistores necesarios para implementar una puerta con fan-in N es igual a 2N• El retardo de propagación de una puerta CMOS complementaria se deteriora rápidamente con el fan-in• Las puertas con fan-in mayor o igual a 4 son muy lentas y deben evitarse

Cir

cuit

os

vls

i (4

º cu

rso)


2 4 6 8 10 12 14 16

tpNOR2t p

(p

sec)

eff. fan-out

tpNAND2

tpINV

Cir

cuit

os

vls

i (4

º cu

rso)


Algunas técnicas de diseño para fan-in grande:• Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior.• Aumento progresivo del tamaño de los transistores

InN CL

C3

C2

C1In1

In2

In3

M1

M2

M3

MN

M1>M2>M3>…>MN

Cir

cuit

os

vls

i (4

º cu

rso)


Algunas técnicas de diseño para fan-in grande:• Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior.• Aumento progresivo del tamaño de los transistores• Reordenación de las entradas

C2

C1In1

In2

In3

M1

M2

M3 CL

Camino crítico

cargado1

01cargado

cargado1

C2

C1In3

In2

In1

M1

M2

M3 CL

Camino crítico

1

1

01 cargado

descargado

descargado

Cir

cuit

os

vls

i (4

º cu

rso)


Algunas técnicas de diseño para fan-in grande:• Tamaño del transistor: La solución más obvia consiste en aumentar el tamaño del transistor, para de esta forma disminuir la resistencia de los transistores en serie y la constante de relajación. Cuidado, esto puede hacer que haya más carga a la salida de la puerta anterior.• Aumento progresivo del tamaño de los transistores• Reordenación de las entradas• Reestructuración lógica

Cir

cuit

os

vls

i (4

º cu

rso)


Ejercicio

Cir

cuit

os

vls

i (4

º cu

rso)


Puertas XOR y XNOR

AB 0 1

0

1

0 1

1 0

AB 0 1

0

1

1 0

0 1

Puertas OR y AND

AB 0 1

0

1

0 1

1 1

AB 0 1

0

1

0 0

0 1

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

La lógica relativa es un intento de reducir el número de transistoresnecesarios para implementar una determinada función lógica.

Desventajas: menor robustez y mayor disipación de potencia

En la lógica relativa, el pull-up se reemplaza por un único dispositivode carga no condicional, que lleva la salida a un nivel alto.

in1in2in3

out

Pull-down

carga

VDD

in1in2in3

out

Pull-down

CargapMOS

VDD

Pseudo-nMOS

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

VOH es VDD, ya que los dispositivos de pull-down no conducencuando la salida pasa a nivel alto.Sin embargo, la tensión nominal de salida para el nivel bajo no es 0,ya que existe un “conflicto” entre los dispositivos de PDN y el dispositivo de carga pMOS conectado a tierra. Esto da lugar a márgenes de ruido reducidos y a disipación de potencia estática.

in1in2in3

out

Pull-down

CargapMOS

VDD

Pseudo-nMOS

Lógica pseudo-nMOS

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

0.0 0.5 1.0 1.5 2.0 2.50.0

0.5

1.0

1.5

2.0

2.5

3.0

Vin [V]

Vou

t [V

]

W/Lp = 4

W/Lp = 2

W/Lp = 1

W/Lp = 0.25

W/Lp = 0.5

Inversor(W/L)nMOS=0.5/0.25

Lógica pseudo-nMOS

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

Pseudo-nMOS NAND

Lógica pseudo-nMOS

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

Es posible el uso de cargas mejores, que permitan eliminar las corrientes estáticas que se producen cuando las entradas están anivel alto y que proporcionen una excursión lógica de raíl a raíl. Sebasan en lógica diferencial + realimentación positiva.

Se basa en que se proporciona cada entrada en formatocomplementario, generando a su vez salidas complementarias

Asegura que el dispositivo de carga se ponga al corte cuando no sea necesario

Lógica DCVSL

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

VDD

VSS

PDN1

Out

VDD

VSS

PDN2

Out

AABB

M1 M2

DCVSL: Differential Cascode Voltage Switch LogicLógica de Conmutación de Tensión Diferencial en Cascodo

Si PDN1 conduce,PDN2 no conduce

Lógica DCVSL

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

B

A A

B B B

Out

Out

XOR-NXOR gateXOR-XNOR en DCVSL

Lógica DCVSL

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica relativa

XOR-XNOR en DCVSL

A

B

A B

AB AB

1/0.25

1/0.25

0.5/0.25 0.5/0.25

1.5/0.251.5/0.25

0 0.2 0.4 0.6 0.8-0.5

0.5

1.5

2.5

Time [ns]

A B

A B

A,BA,B

Vol

t.

Lógica DCVSL

Cir

cuit

os

vls

i (4

º cu

rso)

Lógica de transistor de paso

Se trata de una alternativa ampliamente utilizada y muy popular entecnología CMOS complementaria.Reduce el número de transistores necesarios para implementarcircuitos lógicos, permitiendo que las entradas principales excitentanto a los terminales de puerta como a los terminales fuente ydrenador.

B

B

A

F = AB

0Función AND

Cir

cuit

os

vls

i (4

º cu

rso)


Desafortunadamente, un dispositivo nMOS es efectivo dejando pasarun 0, pero no lo es poniendo un nodo a VDD. La salida sólo se carga aVDD-VTn.

VDD

In

Outx

0.5m/0.25m0.5m/0.25m

1.5m/0.25m

0 0.5 1 1.5 20.0

1.0

2.0

3.0

Time [ns]

Vo

ltage

[V]

xOut

In

Cir

cuit

os

vls

i (4

º cu

rso)


En el diseño de altas prestaciones se emplea habitualmente una familia lógica de transistores de paso diferencial denominada CPLo DPL. La idea básica consiste en aceptar entradas verdaderas ycomplementarias y generar salidas verdaderas y complementarias.

• Dado que los circuitos son diferenciales, las salidas y entradas de datos complementarias siempre están disponibles. Algunas puertas complejas (puertas XOR, sumadores…) pueden implementarse de forma eficiente con un pequeño número de transistores.• CPL es una puerta estática, ya que los nodos que definen la salida siempre están conectados a VDD o a GND a través de un camino de baja resistencia.• El diseño es muy modular y todas las puertas utilizan exactamente la misma topología, sólo conmutan las entradas.

Transistor de paso diferencial

Cir

cuit

os

vls

i (4

º cu

rso)


A

B

A

B

B B B B

A

B

A

B

F=AB

F=AB

F=A+B

F=A+B

B B

A

A

A

A

F=AÝ

F=AÝ

OR/NOR EXOR/NEXORAND/NAND

F

F

Pass-Transistor

Network

Pass-TransistorNetwork

AABB

AABB

Inverse

(a)

(b)

AA’

B’B

red de transistorde paso

F

AA’

B’B

red de transistorde paso inversa

F’

Transistor de paso diferencial

Cir

cuit

os

vls

i (4

º cu

rso)


La solución más ampliamente utilizada para resolver los problemas decaída de tensión consiste en el uso de puertas de transmisión. Estatécnica se basa en las propiedades complementarias de los transistores nMOS y pMOS.

• Los dispositivos nMOS dejan pasar bien un 0 pero no tan bien un 1• Los dispositivos pMOS dejan pasar bien un 1 pero no tan bien un 0

A B

C

C

A B

C

C

Si C=1, A=BSi C=0, hay un circuito abierto entre A y B

Puerta de transmisión

Cir

cuit

os

vls

i (4

º cu

rso)


Ejemplo:

Multiplexor 2:1


Cir

cuit

os

vls

i (4

º cu

rso)


AM2

M1

B

S

S

S F

VDD

Multiplexor con TG

F=(AS+BS)

Si S=1 F=A Si S=0 F=B


Cir

cuit

os

vls

i (4

º cu

rso)


AM2

M1

B

S

S

S F

VDD

GND

VDD

In1

In2

S S

S SMultiplexor con TG

F=(AS+BS)

Si S=1 F=A Si S=0 F=B


Cir

cuit

os

vls

i (4

º cu

rso)


Ejemplo:

Puerta XOR


Cir

cuit

os

vls

i (4

º cu

rso)


A

B

F

B

A

B

B

M1

M2

M3/M4

Si B=1, M1/M2 se comporta comoun inversor y F=BA

Si B=0, M1/M2 no conducen y la TGsí lo hace, así que F=BA


Cir

cuit

os

vls

i (4

º cu

rso)

Diseño CMOS dinámico

La lógica dinámica proporciona unos resultados similares a la pseudo-nMOS a la vez que evita el consumo de potencia estática.

Consta de una etapa de precarga y de otra de evaluación, ambas controladas por una señal de reloj.

Se basa en el almacenamiento de carga en un determinado nodo delcircuito.

In1

In2 PDN

In3

Me

Mp

Clk

Clk

Out

CL Precarga: CLK=0Evaluación: CLK=1

Cir

cuit

os

vls

i (4

º cu

rso)





In1

In2 PDN

In3

Me

Mp

Clk

Clk

Out


1ON

OFF

Cir

cuit

os

vls

i (4

º cu

rso)





In1

In2 PDN

In3

Me

Mp

Clk

Clk

Out


1 o 0OFF

ON

?

Cir

cuit

os

vls

i (4

º cu

rso)


Ejemplo

Cir

cuit

os

vls

i (4

º cu

rso)


Out

Clk

Clk

A

BC

Mp

Me

on

off

1off

on

((AB)+C)

F=((AB)+C)

PRECARGA (clk=0)

EVALUACIÓN (clk=1)

Cir

cuit

os

vls

i (4

º cu

rso)


Propiedades de lógica dinámica:• La función lógica se implementa en la red de pull-down con nMOS y sigue las directrices de la tecnología CMOS estática• El número de transistores es sustancialmente menor (N+2) que para el caso de lógica estática (2N)• Se trata de una lógica no relativa• Sólo consume potencia dinámica• Tiene velocidades de conmutación más altas que para lógica estática• La excursión lógica es de rail a raíl• Tiene peor margen de ruido que la lógica estática• Es posible construir la puerta dual

pMOS

CLK

in1in2in3

out

CLK

Cir

cuit

os

vls

i (4

º cu

rso)


Desventajas de la lógica dinámica:• Fugas de corriente• Necesidad de señales complementarias• Necesidad de señal de reloj (consumo de potencia)• No se pueden conectar directamente en cascada puertas dinámicas y se pierde margen de ruido

Clk

Clk

Out1

In

Mp

Me

Mp

Me

Clk

Clk

Out2

V

t

Clk

In

Out1

Out2V

VTn

Cir

cuit

os

vls

i (4

º cu

rso)


El problema surge porque las salidas de cada puerta, y por tanto las entradas de las etapas siguientes, se precargan a 1. Esto puede dar lugar a una descarga accidental al principio de la etapa de evaluación.

Clk

Clk

Out1

In

Mp

Me

Mp

Me

Clk

Clk

Out2

Solución: poner todas las entradas a cero durante la precarga, de forma que no se produzca ninguna descarga accidental de loscondensadores de almacenamiento durante el periodo de evaluación.

Se garantiza el funcionamiento correctosiempre que las entradas sólo puedan realizar una única transición 01durante el periodo de evaluación: haydos posibles soluciones circuitales

Cir

cuit

os

vls

i (4

º cu

rso)


Durante la precarga, la salida de la puerta dinámica se coloca a 1 y laentrada a la siguiente puerta a 0. Durante la evaluación, la puertadinámica se descarga condicionalmente y la salida del inversor realizala transición 01 condicional. Si se supone que todas las entradasde una puerta dominó son salidas de otra puerta dominó, estarágarantizado que todas las entradas se pongan a cero al final de laprecarga y que las únicas transiciones en la evaluación sean 01

Lógica dominó

In1

In2 PDN

In3

Me

Mp

Clk

ClkOut1

In4 PDN

In5

Me

Mp

Clk

ClkOut2

Cir

cuit

os

vls

i (4

º cu

rso)

Diseño CMOS dinámicoLógica dominó

La lógica CMOS sólo permite implementar lógica no inversora. Aunquehay formas de resolver esto, complicando el diseño, se trata de una restricción importante y es raro, como consecuencia, que se utilice un diseño dominó puro.Dado que las entradas a una puerta de tipo dominó están a nivel bajodurante la precarga, resulta tentador eliminar el transistor de evaluación, ya que esto reduce la carga de la señal de reloj. Sin embargo, esto puede producir un aumento de la disipación de potenciasi el pull-down está en conducción, además de ampliar el ciclo deprecarga.

Cir

cuit

os

vls

i (4

º cu

rso)

Diseño CMOS dinámicoCMOS np

CMOS np proporciona un método alternativo a la conexión en cascadade lógica dinámica utilizando dos versiones de lógica dinámica (árbol de tipo n y árbol de tipo p), evitando introducir el inversor de la lógicadominó.

In1

In2 PDN

In3

Me

Mp

Clk

ClkOut1

In4 PUN

In5

Me

MpClk

Clk

Out2(a PDN)

pMOSnMOS

Se soluciona el problema de la conexión en cascada de la lógicadominó.

Cir

cuit

os

vls

i (4

º cu

rso)

Conclusiones

Cada uno de los estilos de circuito tiene sus ventajas e inconvenientes.El estilo que se seleccione dependerá de los requisitos que solicitemos.

Lógica estática:• Robusta en presencia de ruido• Fácil de implementar• Puertas complejas para alto fan-in (2N)

Lógica pseudo-dinámica:• Menor número de transistores (N+1)• Menor margen de ruido• Mayor rapidez y sencillez• Mayor consumo de potencia

Lógica transistor de paso:• Atractiva para ciertas funciones lógicas (multiplexores, XOR…)

Lógica dinámica:• Fácil realización de puertas complejas y rápidas• Problemas con las fugas de corriente

TEMA 3. LÓGICA COMBINACIONAL

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