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TEMA 7

ANÁLISIS Y SÍNTESIS DE CIRCUITOS COMBINACIONALES

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CIRCUITOCOMBINACIONAL

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Características de los Circuitos Combinacionales

-Son acíclicos (no pueden contener bucles cerrados o realimentaciones)

-Dos salidas no pueden unirse entre sí (conflicto lógico si las dos generan diferentes niveles lógicos, en estos casos hay que utilizar puertas triestado).

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El proceso de análisis de un circuito, a partir de su diagrama lógico consiste en obtener las funciones Zi (x1, x2,…., xn) , llamadas funciones de transferencia.Partiendo de las variables de entrada y avanzando en el sentido de la señal hacia la salida del circuito, se determinarán las operaciones que se realizan al atravesar cada puerta lógica, hasta obtener la expresión final de cada salida

ANÁLISIS DE CIRCUITOS COMBINACIONALESANÁLISIS DE CIRCUITOS COMBINACIONALES

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ANÁLISIS DE CIRCUITOS COMBINACIONALESANÁLISIS DE CIRCUITOS COMBINACIONALES

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ANÁLISIS DE CIRCUITOS COMBINACIONALESANÁLISIS DE CIRCUITOS COMBINACIONALES

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ANÁLISIS DE CIRCUITOS COMBINACIONALES

Se trata de un circuito de seis niveles de puertas

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5 6

ANÁLISIS DE CIRCUITOS COMBINACIONALES

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SÍNTESIS O DISEÑODE CIRCUITOS COMBINACIONALES

• Enunciado del problema.– Determinación del número de variables de entrada y de salida. – Identificación de las variables de entrada y salida con literales

• Deducción de la tabla de verdad que define la relación entre las variables de entrada y salida. Funciones en forma canónica

• Simplificación de las funciones de representadas en la tabla de verdad.

• Obtención del diagrama lógico a partir de las funciones simplificadas.

En una aplicación particular, los condicionantes de tipo tecnológico hacen necesario tener en cuenta las siguientes consideraciones:

•Tipo de puertas disponibles•Número de entradas de las puertas•Fan-out de las puertas•Tiempo máximo aceptable de propagación en el circuito•Disipación de potencia

SOLUCIÓN DE COMPROMISO

OBJETIVO : minimizar el número de puertas, por el coste, velocidad de operación, consumo y mantenimiento.

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SUMADOR DE 2 PALABRASDE 2 BITS

BAYX

S2S1S0

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Implementación con NAND y NOR

MÉTODO DEL DIAGRAMA DE BLOQUES

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Implementación con NAND y NOR

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Implementación con NAND y NOR

MÉTODO ALGEBRAICO

-Estructura en dos niveles de puertas NAND

F = ΣPi F = F´´ = ( ΣPi )´´ = (∏ Pi ´ )´

-Estructura en dos niveles de puertas NOR

F = ∏Si F = F´´ = ( ∏Si )´´ = ( ΣSi´ )´

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Estructura en dos niveles de puertas NAND

F = ΣPi F = F´´ = ( ΣPi )´´ = ( ∏Pi ´ )´

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Estructura en dos niveles de puertas NOR

b) F = ∏Si F = F´´ = ( ∏Si )´´ = ( ΣSi´ )´

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EJERCICIOS DE DISEÑO•Diseñar un sistema combinacional para abrir la puerta acorazada de la caja fuerte de un banco, cuando el equivalente decimal de un número de 4 bits introducido mediante un teclado en el panel de control sea primo (considerar el 0 como no primo).

•Un proceso químico tiene tres indicadores (T1,T2,T3) de la temperatura de un punto P, para controlar tres niveles de temperatura t1, t2 y t3 respectivamente (se cumple que t1<t2<t3).Ti=0 si la temperatura < ti. Ti=1 si temperatura ≥ ti .Diseñar un circuito que indique si la temperatura del proceso esta comprendida entre t1 y t2 o es mayor o igual a t3.

Implementar con Puertas and, or y notPuertas andPuertas nor

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Cuando se activa una entrada se obtiene a la salida una combinación binaria (normalmente en binario natural ) correspondiente a esa línea activada

Aplicaciones :

- Circuitos asociados a los teclados, para codificar las señales provinientes de la pulsación de las distintas teclas.

- Conexión entre la CPU y los dispositivos periféricos que pueden pretender el acceso a la CPU simultáneamente y deben ser atendidos de acuerdo a determinadas prioridades.

- Diseño de convertidores A/D.

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¿Qué ocurre cuando se activan dos entradas al mismo tiempo?

0

1

0

1

0

1

0+1=1

1+0=1

0+1=1

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1

1

En un decodificador se activa la salida cuyo número de orden coincide con el expresado en la combinación binaria de entrada.

Aplicaciones :- Direccionamiento (habilitación) de los dispositivos de E/S y

memorias por parte de la CPU.- Implementación de funciones lógicas.

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0

1

0

0

0

1

0

0

0

0

0

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El decodificador genera en sus salidas todos los minitérminos correspondientes a sus variables de entrada

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Si tomo los ceros de la función utilizaré puertas NOR

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Si tomo los ceros de la función utilizaré puertas NORSi las salidas son activas a nivel bajo (minitérminos negados) usaremos puertas NAND en vez de OR: (m1’m2’..mn’)’=m1+m2+..+mn

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Convertidor de código BCD para display de 7 segmentos :

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Un multiplexor es un circuito combinacional con m entradas, una salida y n (m≤2n) entradas de selección. Conecta la salida con la entrada cuyo número de orden coincide con el introducido en las líneas de selección.Aplicaciones:- Selector de datos binarios en la CPU- Implementación de funciones lógicas- Redes de interconexión en sistemas multiprocesador.

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1 0

0

D1

0

0

D1

Los bits de selección (S0 y S1) determinan la puerta AND habilitada.Estructura decodificadora (AND) para la selección del permite implementar funciones lógicas

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ASOCIACIÓN DE MULTIPLEXORES

- Ampliación del número de salidas

- Ampliación del número de canales

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ASOCIACIÓN DE MULTIPLEXORESAmpliación del número de canales

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ASOCIACIÓN DE MULTIPLEXORESAmpliación del número de canales

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GENERACIÓN DE FUNCIONES CON MULTIPLEXORES

Con el primer nivel de puertas AND se pueden generar todos los minitérminos de las ‘variables’ de selección Si.

Si la entrada de datos Di vale 1cuando la función que estamos generando incluye el minitérmino mi, entonces la salida OR del multiplexor realizará la suma de los minitérminos seleccionados: F=∑0

n-1mi.

Ejemplo: F(x,y,z)=∑3(2,3,7)

D0D1D2D3D4D5D6D7

Z

S2 S1 S0

MUX

x y z

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Observando la estructura de un multiplexor:

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GENERACIÓN DE FUNCIONES CON MULTIPLEXORESUna forma más eficiente de generar funciones de n variables es utilizar multiplexores de n-1 líneas de selección, por donde se introducirán las variables de mayor (o menor) peso particularizado la variable noimplementada por las entradas de datos, como se muestra en el siguiente ejemplo:

0111010100011000

000 0000 1001 0001 1010 0010 1011 0011 1100 0100 1101 0101 1110 0110 1111 0111 1

f(x,y,z,w)xyz w

D0D1D2D3D4D5D6D7

Z

S2 S1 S0

MUX

x y z

w1ww0ww’0

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DEMULTIPLEXORES

Un demultiplexor es un circuito combinacional con una entrada, m salidas y n líneas de selección (m≤2n), que conecta la entrada con la salida cuyo número de orden coincide con la dirección de las líneas de selección.

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DEMULTIPLEXORES

La estructura lógica de un demultiplexor coincide con la de un decodificador en la que la entrada de habilitación se utiliza como entrada de datos.

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DEMULTIPLEXORES

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Sean dos números A y B:A=An-1An-2...A1A0 y B= Bn-1Bn-2...B1B0

Considérense las funciones:

E (Equal), G (Great) y L (Less)

E=1 sii A=BG=1 sii A>BL=1 sii A<B

COMPARADORES

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COMPARADORES

Ei=(Ai⊕Bi)’Gi=AiBí’Li=Ai’Bi

E=E3E2E1E0G=G3+E3G2+E3E2G1+E3E2E1G0L=L3+E3L2+E3E2L1+E3E2E1L0

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COMPARADORES

E=E3E2E1E0E-1G=G3+E3G2+E3E2G1+E3E2E1G0+E3E2E1E0G-1L=L3+E3L2+E3E2L1+E3E2E1L0+E3E2E1E0L-1

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COMPARADORES

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COMPARADORES