Ejercicio N°1

Se dispone de un microprocesador de 64Kb de direccionamiento, se desea implementar: • 1 CI de memoria RAM de 8 Kb. • 1 CI de memoria RAM de 8 Kb. • 1 CI de memoria ROM de 16 Kb. Partiendo desde la posición 0000h. Realizar los mapas de Memoria Reducido y Ampliado con el circuito de decodificación

RAM 8Kb RAM 8Kb ROM 16Kb

Mapa Reducido

FFFFh

Espacio Libre8000h 7FFFh

ROM3FFFh 4000h

RAM 22000h 1FFFh

RAM 10000h

Mapa ampliado

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

DIRECCION

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000h0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1FFFh0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 2000h0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3FFFh0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 4000h0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 7FFFh1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000h1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFh

Circuito de Decodificación

Ejercicio Nº 2

Se necesita un bloque de memoria SRAM de 4Kx8, pero únicamente se dispone de dispositivos de 1Kx4. Realice la ampliación requerida de la manera más eficiente e indique el tiempo que se tarda en escribir la totalidad de las posiciones de la memoria ampliada.-

1K x 4 -------> 4K x 8

Se utilizaron 8 memorias SRAM IDT10474 [1K x 4].

Ejercicio Nº 3

Implementar el mapa de memoria de 1) considerando que el sistema:

a) No se ha de expandirb) Se ha de expandir

Para ambos casos tener en cuenta: direcciones crecientes y dirección inicial 0000h.

a) I) 1 x 256 bits x 8 RAM = 28 8 líneas de dirección II) 1 x 2Kbits x 8 EPROM = 211 11 líneas de dirección III) 5 x 1Kbit x 8 RAM = 210 10 líneas de dirección IV) 1 x 1Kbit x 8 ROM = 210 10 líneas de dirección

I) 256 0001 0000 0000 1 0 0 h 0 – FFh

II) 2K 1000 0000 0000 8 0 0 h 0 – 7FFh

III) 1K 0100 0000 0000 4 0 0 h 0 – 3FF h

400 – 7FFh800 – BFFh 5 x 1KC00 – FFFh1000 – 13FFh

IV) 1K 0100 0000 0000 4 0 0 h 0 – 3FFh

b)0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000h

256 Byte RAM0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 00FFh0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0100h

2KByte EPROM0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 08FFh0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0900h 5 x 1KByte RAM

0 0 0 0 1 1 0 0 1 1 1 1 1 1 1 1 0CFFh0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0D00h

0 0 0 1 0 0 0 0 1 1 1 1 1 1 1 1 10FFh0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 1100h

0 0 0 1 0 1 0 0 1 1 1 1 1 1 1 1 14FFh0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1500h

0 0 0 1 1 0 0 0 1 1 1 1 1 1 1 1 18FFh0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 1900h

0 0 0 1 1 1 0 0 1 1 1 1 1 1 1 1 1CFFh0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1D00h 1KByte ROM0 0 1 0 0 0 0 0 1 1 1 1 1 1 1 1 20FFh

Ejercicio Nº 4

Se dispone del siguiente circuito de decodificación de cuatro memorias.

Mapa Ampliado del circuito original

A15

A14

A13

A12

A11

A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DIRECCION Nro.de Chip

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000h 1

0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 7BFFh

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000h 2

1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 EFFFh

1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A000h 3

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFh

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000h 4

1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 DFFFh

7BFF

- 0000

7BFF

7BFF = 0111 1011 1111 1111

7BFF = 31760 Bits

7BFF = 30Kb Capacidad del Chip nro.1 = 30Kb

EFFF

- 8000

6FFF

6FFF = 0110 1111 1111 1111

6FFF = 28944 Bits

6FFF = 27Kb Capacidad del Chip nro.2 = 27Kb

FFFF

- A000

5FFF

5FFF = 0101 1111 1111 1111

5FFF = 24848 Bits

5FFF = 23Kb Capacidad del Chip nro.3 = 23Kb

DFFF

- 8000

5FFF Capacidad del Chip nro.4 = 23Kb

Mapa Reducido del circuito original

FFFFh

EFFFh

DFFFh Chip nro.3

Chip nro.4 Chip nro.2 A000h

8000h

Espacio Libre

7BFFh

Chip nro.1

0000h

Mapa Reducido del circuito modificado

FFFFh

Chip nro.3

9FFFh A000h

8000h Chip nro.4

Espacio Libre 7BFFh

Chip nro.1

0000h

Mapa Ampliado del circuito modificado

A1 A1 A1 A1 A1 A1 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DIRECCION Nro.de Chip

5 4 3 2 1 0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0000h 1

0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 7BFFh

1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 8000h 4

1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 9FFFh

1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A000h 3

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFh

Ejercicio N°5

¿Cuáles son los modos de refresco de una memoria dinámica? El refresco se hace accediendo a cada línea de la matriz, de a una línea por vez. Cuando la línea es direccionada, el decodificador de palabras de línea (wordline) se conecta con los drives de wordline, refrescando todas las celdas de la línea direccionada.El diseño y la operación de las DRAM permiten refrescar una sola línea a la vez. Durante el período de refresco no se puede ni leer ni escribir la DRAM.Normalmente existen tres modos de refresco:

RAS-only refresh (ROR) CAS before RAS refresh (CBR) Hidden refresh CBR Self-Refresh

RAS-only refresh: requiere un contador de líneas externo para generar la dirección de la próxima línea a refrescar. Normalmente se utiliza con un controlador de DRAM. El ROR se hace direccionando una línea y completando el ciclo RAS, esto es, llevamos a RAS de inactivo (alto) a activo (bajo), manteniendo RAS en bajo por un tiempo tRAS, luego conmutamos RAS a alto y lo mantenemos así por tRP, CAS debe permanecer en alto durante el ciclo de ROR.

CAS before RAS: tiene un contador de refresco interno para generar la dirección de la próxima línea a refrescar. CBR comienza conmutando CAS de alto a bajo mientras RAS está en alto, luego conmutamos RAS a bajo después de un tiempo tCSR, y lo mantenemos en bajo durante un tiempo tRAS. El pin de escritura (W) debe mantenerse en alto durante la transición activa de RAS para que la DRAM no entre en el modo de test. Esta forma de usar las señales invertidas en el tiempo activa el contador de refresco interno que genera la dirección de la línea a refrescar, mientras que la dirección de línea externa es ignorada. CAS debe mantenerse en bajo durante un tiempo tCHR después de que el RAS pasa a bajo, luego no importa.

Hidden refresh: es un caso especial de CBR que mantiene el dato válido en la salida si el CAS permanece en bajo después de un tiempo tCHR. Con el CAS en bajo, se conmuta RAS a alto después de tRAS, manteniendoló así por tRP, y después lo ponemos en bajo de nuevo, empezando otro ciclo de RAS y refrescando la próxima línea generada por el contador de refresco interno. Mientras CAS se mantiene en bajo, el dato en la salida es válido, resultando en un ciclo de lectura prolongado. Puesto que el dato puede ser leído mientras la DRAM es refrescada, la operación refresco queda oculta (hidden) en el ciclo de lectura. Este refresco también se puede hacer después de inicializar un ciclo de escritura, en tanto W se mantenga en alto durante la transición activa de RAS, para prevenir que entre en modo de test. No se puede hacer otra operación de escritura aparte de la inicial mientras se está en un ciclo de refresco oculto.

Modo CBR Self-Refresh: Este modo elimina la necesidad de tener un contador externo y se usa cuando la memoria no se va a usar por un tiempo prolongado, ya que tiene un menor consumo.La forma de activar este modo es la misma que para CBR, pero CAS y RAS se mantienen en bajo por un tiempo mayor a tRASS. Después de este tiempo se activa el timer interno de la DRAM y el contador de refresco interno genera una nueva línea, la cual es refrescada. Cuando se genera el pulso de refresco, la corriente consumida tiene un pico máximo de 120 mA, pero mientras no hay pulso, el Self-Refresh asegura que la corriente consumida es menor a 200 uA.Para salir del modo Self-Refresh hay que llevar RAS o CAS a un nivel alto.

Ejercicio Nº 6

Sea una RAM está organizada en palabras de 32 bits y tiene una capacidad total de 16Mbits.Calcular el numero de bits necesarios para su direccionamiento.

16Mbits/32 = 512000bits

2^19 = 524288 ═> se necesitan 19 bits para su direccionamiento

Ejercicio Nº 7

Decir el número de bits para los registros de direcciones y datos para los siguientes tamaños de memoria.

2kx16 -------------------- 11 bits de dirección

16 bits de datos

64kx8 -------------------- 16 bits de dirección

8 bits de datos

16Mx32 ----------------- 24 bits de dirección

32 bits de datos

96kx12 ------------------ 17 bits de dirección

12 bits de datos

Ejercicio Nº 8

Se dispone de chips de RAM de 64Kx1. Dibujar el esquema de conexiones para obtener una RAM de 256Kx8. Ídem para una de 192Kx3.

64Kx1 256Kx864x1024=65536bits 16bits de direcciones256x1024=262444bits 18bits de direcciones

64Kx1 192Kx364Kb=64x1024=65536bits 16 bits de direcciones192Kb=192x1024=196608bits 18 bits de direcciones

Ejercicio N°9

Mediante una ROM pasar un código Gray de 5 bits a otro binario puro. Indicar los códigos que hay que grabar en cada posición de memoria. . Graficar el circuito, indicando la conexión de cada pata de la memoria.

Para pasar de código gray a binario:

D4=A4

D3=A4⊕A3

D2=A4⊕A3⊕A2

D1= A4⊕A3⊕A2⊕A1

D0= A4⊕A3⊕A2⊕A1⊕A0

Entradas: 5 bits

ROM Capacidad: 2^5 = 32 bits

Salidas: 4 bits

Tabla de Datos Esquema de Conexión

ROM 32x4

Dirección Dato

GREY BINARIOA4 A3 A2 A1 A0 D4 D3 D2 D1 D0

0 0 0 0 0 0 0 0 0 00 0 0 0 1 0 0 0 0 10 0 0 1 1 0 0 0 1 00 0 0 1 0 0 0 0 1 10 0 1 1 0 0 0 1 0 00 0 1 1 1 0 0 1 0 10 0 1 0 1 0 0 1 1 00 0 1 0 0 0 0 1 1 10 1 1 0 0 0 1 0 0 00 1 1 0 1 0 1 0 0 10 1 1 1 1 0 1 0 1 00 1 1 1 0 0 1 0 1 10 1 0 1 0 0 1 1 0 00 1 0 1 1 0 1 1 0 10 1 0 0 1 0 1 1 1 00 1 0 0 0 0 1 1 1 11 1 0 0 0 1 0 0 0 01 1 0 0 1 1 0 0 0 11 1 0 1 1 1 0 0 1 01 1 0 1 0 1 0 0 1 11 1 1 1 0 1 0 1 0 01 1 1 1 1 1 0 1 0 11 1 1 0 1 1 0 1 1 01 1 1 0 0 1 0 1 1 11 0 1 0 0 1 1 0 0 01 0 1 0 1 1 1 0 0 11 0 1 1 1 1 1 0 1 01 0 1 1 0 1 1 0 1 11 0 0 1 0 1 1 1 0 01 0 0 1 1 1 1 1 0 11 0 0 0 1 1 1 1 1 01 0 0 0 0 1 1 1 1 1

Ejercicio Nº 10

Usando una EPROM, desarrollar un circuito y listar los códigos en hexadecimal que hay que grabar en cada posición de memoria para que trabaje como un decodificador de BCD a 7 segmentos, con entradas para apagar (BI) y encender (LT) todos los segmentos.

BCD 7 SEGMENTOS

A B C D a b c d e f g h

A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0

0 0 0 0 1 1 1 1 1 1 0 0

0 0 0 1 0 1 1 0 0 0 0 0

0 0 1 0 1 1 0 1 1 0 1 0

0 0 1 1 1 1 1 1 0 0 1 0

0 1 0 0 0 1 1 0 0 1 1 0

0 1 0 1 1 0 1 1 0 1 1 0

0 1 1 0 1 0 1 1 1 1 1 0

0 1 1 1 1 1 1 0 0 0 0 0

1 0 0 0 1 1 1 1 1 1 1 0

1 0 0 1 1 1 1 0 0 1 1 0

BI 1 1 1 0 0 0 0 0 0 0 0 0

LT 1 1 1 1 1 1 1 1 1 1 1 1

Entradas: 4 bits

EPROM Direcciones: 2^4 = 16 bits

Salidas: 8 bitsEPROM 16x8

DIRECCION DATO

0 F C

1 6 0

2 D A

3 F 2

4 6 6

5 B 6

6 B E

7 E 0

8 F E

9 E 6

14 0 0

15 F F

Describir los pasos para programar una EPROM. Analizar los diferentes algoritmos propuestos por los fabricantes.

Ejercicio Nº 11

Describir los pasos prar programar una EPROM. Analizar los diferentes algoritmos propuestos por los fabricantes. INTEL M2716 y AMD AM27C256.-

Estas memorias se graban mediante impulsos eléctricos cuyo nivel de tensión es, en general mayor que el de los normales de operación del circuito. Utilizan en su realización transistores MOS de

puerta flotante. La grabación consiste en inyectar portadores de carga en dicha compuerta mediante impulsos eléctricos. El borrado se realiza mediante rayos ultravioleta y ha de preceder a la grabación; para ello el circuito se coloca bajo una zona transparente que permite el paso de los estos rayos.

Los impulsos de grabación se deben aplicar en un determinado terminal de Ia memoria. Las memorias EPROM han sido realizadas de varias formas de las que las principales son las siguientes: 1) Memoria EPROM en las que la tensión de grabación se aplica a través de un terminal independiente (Vpp). A su vez existen dos versiones de este tipo:

1)a. Memorias en las que el impulso de grabación se da a través de uno de los terminales de control de la lectura, en general, el de desinhibición [Chip enable (CE)]. En este tipo de memoria EPROM, el terminal CE tiene dos misiones diferentes:

* Actuar sobre el tercer estado de la salida junto con OE

* Inhibir la escritura en la memoria y reducir la potencia consumida por el circuito integrado [Power Down (PWR DWN)].

1)b. Memorias en las que el impulso de grabación se da a través de un terminal dedicado exclusivamente a dicha acción (PGM).

Para grabar una información en una posición de la memoria hay que realizar siguientes acciones simultáneas:

Poner en los terminales la dirección correspondiente a la dirección que se quiere introducir. Colocar en los terminales de salida/grabación la información a grabar. Poner el terminal Vpp en el nivel de grabación (que según la memoria varía de 13 a 25 V) (En

algunas memorias es necesario además elevar la tensión de alimentación por encima del valor que hay que aplicar para leerla).

Poner la señal OB en nivel uno. Poner la señal CE en nivel cero. Aplicar un impulso de una cierta duración al terminal PGM (la duración del impulso depende

del algoritmo de grabación utilizado)

La lectura se realiza poniendo Vpp a nivel de 5V, OE y CE en nivel cero, y PGM a nivel uno.

Memorias EPROM en las que la tensión de grabación se aplica a través de uno de uno de los terminales de control (típicamente el de desinhibición de salida output enable OE).

El fabricante de una memoria EPROM define en general mediante una tabla de funcionamiento los niveles que deben tener los distintos terminales para realizar las diferentes operaciones posibles. La tabla depende del tipo de memoria.

En la siguiente tabla se supone:

* El nivel cero corresponde a O V. * El nivel uno corresponde a 5 V. * La tensión de alimentación Vcc adopta un nivel Vprog (superior a 5 V) durante la programación y la verificación.

Tabla de funcionamiento de la memoria pasiva reprogramable EPROM

Señales de controlVariables de

direcciónTensión de alimentación

Terminales salida/programación

Modo de operación CE OE/Vpp Ak Ai Vcc Dni-1 – D0

Lectura 0 0 X X 5V Información memoria

Inhibición de salida 0 1 X X 5V Tercer estado

Mínimo consumo (stand by)

1 X X X 5V Tercer estado

Programación 0 Vpp X X Vprog Información externa

Verificación 0 0 X X Vprog Información memoria

Inhibición de programación

1 Vpp X X Vprog Tercer estado

Identificación inteligente — Fabricante — Dispositivo

0

0

0

0

Vid

Vid

0

1

5V

5V

Código del fabricante

Código del circuito

El modo de operación “identificación inteligente” proporciona la posibilidad de que el sistema al que está acoplada la memoria pueda identificar su tipo, y el fabricante. Se suele utilizar para definir el modo de operación, un bit de la dirección (en la tabla es Ak) que se debe colocar a un nivel de tensión superior a los 5 V , Vid (tensión de identificación). Un segundo bit (en la tabla es Ai), permite distinguir entre el código del fabricante y el código del circuito.

Para poder diseñar un sistema grabador de memorias EPROM es necesario conocer la relación temporal que debe existir entre las distintas señales de control, que debe ser también proporcionada por el fabricante.

En la siguiente figura se representan los diagramas temporales de las señales de control de la memoria EPROM (cuyos datos se expusieron en la tabla anterior) correspondientes la lectura (figura a) y a la grabación (figura b). En la figura (b) se observa que el impulso de grabación aplicado al terminal CE debe tener una determinada duración tg, iniciarse en un cierto tiempo de establecimiento te después de que las variables de dirección y la información externa están estables, y acabar un cierto tiempo de mantenimiento tm antes de que la tensión del terminal OE/Vpp pase al nivel cero. Además este último se debe producir un cierto tiempo de recuperación tr antes de que cambie la información externa para asegurar una correcta grabación.

Ejercicio N°12

Diseñar un circuito que transfiera datos de una memoria EPROM 27C64a una RAM 6264. La transferencia se debe iniciar al accionar un pulsador y terminar cuando se transfirió el dato de la última posición de memoria.

Ejercicio Nº 13

Comparar los tiempos de respuesta de las memorias ROM, PROM Y EEPROM. Analizar diferencia y similitudes de estas.

MEMORIA RAM: Son las siglas de random access memory, un tipo de memoria de ordenador a la que se puede acceder aleatoriamente; es decir, se puede acceder a cualquier byte de memoria sin acceder a los bytes precedentes. La memoria RAM es el tipo de memoria más común en ordenadores y otros dispositivos como impresoras.

Hay dos tipos básicos de memoria RAM

RAM dinámica (DRAM) RAM estática (SRAM)

Los dos tipos de memoria RAM se diferencian en la tecnología que utilizan para guardar los datos, la meoria RAM dinámica es la más común.

La meoria RAM dinámica necesita actualizarse miles de veces por segundo, mientras que la memoria RAM estática no necesita actualizarse, por lo que es más rápida, aunque también más cara. Ambos tipos de memoria RAM son volátiles, es decir, que pierden su contenido cuando se apaga el equipo.

Coloquialmente

Coloquialmente el término RAM se utiliza como sinónimo de memoria principal, la memoria que está disponible para los programas, por ejemplo, un ordenador con 8M de RAM tiene aproximadamente 8 millones de bytes de memoria que los programas puedan utilizar.

RAM DS1543

Ciclo de lectura ------------------------------------------------------> Vcc = 5V

Tiempo del Ciclo de Lectura (trc): 70 ns (min) – 100 ns (min)

Tiempo de Acceso de Direccionamiento (taa): 70 ns (max) – 100 ns (max)

Ciclo de lectura ------------------------------------------------------> Vcc = 3.3V

Tiempo del Ciclo de Lectura (trc): 120 ns (min) – 150 ns (min)

Tiempo de Acceso de Direccionamiento (taa): 120 ns (max) – 150 ns (max)

Ciclo de escritura ------------------------------------------------------> Vcc = 5V

Tiempo del Ciclo de Escritura (twc): 70 ns (min) – 100 ns (min)

Tiempo de Acceso de Direccionamiento (tas): 0 ns (max) – 0 ns (max)

Ciclo de escritura ------------------------------------------------------> Vcc = 3.3V

Tiempo del Ciclo de Escritura (twc): 120 ns (min) – 150 ns (min)

Tiempo de Acceso de Direccionamiento (tas): 0 ns (max) – 0 ns (max)

PROM: Es una memoria digital donde el valor de cada bit depende del estado de un fusible (o antifusible), que puede ser quemado una sola vez. Por esto la memoria puede ser programada (pueden ser escritos los datos) una sola vez a través de un dispositivo especial, un programador PROM. Estas memorias son utilizadas para grabar datos permanentes en cantidades menores a las ROMs, o cuando los datos deben cambiar en muchos o todos los casos.

PROM 63S440

Condiciones de Operación -----------------------------------------------------> Vcc = 4.75 V a 5.25 V

Tiempo de Acceso de Direccionamiento (taa): 24 ns (typ) – 45 ns (max)

EPROM (Erasable Programmable Read-Only Memory - ROM programable borrable de sólo lectura). Es un tipo de memoria ROM no volátil. Está formada por celdas de FAMOS (Floating Gate Avalanche-Injection Metal-Oxide Semiconductor) o transistores de puerta flotante, cada uno de los cuales viene de fábrica sin carga, por lo que son leídos como 0. Se programan mediante un dispositivo electrónico que proporciona voltajes superiores a los normalmente utilizados en los circuitos electrónicos. Las celdas que reciben carga se leen entonces como un 1. Una vez programada, una EPROM se puede borrar solamente mediante exposición a una fuerte luz ultravioleta. Esto es debido a que los fotones de la luz excitan a los electrones de las celdas provocando que se descarguen. Las EPROMs se reconocen

fácilmente por una ventana transparente en la parte alta del encapsulado, a través de la cual se puede ver el chip de silicio y que admite la luz ultravioleta durante el borrado.

Fueron siendo sustituidas progresivamente por EEPROMs (para fabricación de pequeñas cantidades donde el coste no es lo importante) y por memoria flash (en las de mayor utilización).

Una EPROM programada retiene sus datos durante diez o veinte años, y se puede leer un número ilimitado de veces. Para evitar el borrado accidental por la luz del sol, la ventana de borrado debe permanecer cubierta.

EEPROM o E²PROM: (Electrically-Erasable Programmable Read-Only Memory (ROM programable y borrable eléctricamente). Es un tipo de memoria ROM que puede ser programado, borrado y reprogramado eléctricamente, a diferencia de la EPROM que ha de borrarse mediante un aparato que emite rayos ultravioletas. Son memorias no volátiles.

Las celdas de memoria de una EPROM están constituidas por un transistor MOS, que tiene una compuerta flotante, su estado normal esta cortado y la salida proporciona un 1 lógico.

Aunque una EEPROM puede ser leída un número ilimitado de veces, sólo puede ser borrada y reprogramada entre 100.000 y un millón de veces.

Una gran limitación de la EEPROM es que sufre de desgaste y con la tecnología disponible un bit después de 100,000 escrituras o más deja de ser confiable. Es una memoria lenta, pero persistente.

EEPROM 24C64

Condiciones de Operación -----------------------------------------------------> Vcc = 4.5 V a 5.5 V

Tiempo del Ciclo de Escritura (twr): 5 ms

Memoria Flash: Tipo de memoria no volátil que suele ser usadas en celulares, cámaras digitales, PDAs, reproductores portátiles, discos rígidos (disco rígido híbrido), etc. Pueden borrarse y reescribirse.

Son una evolución de las memorias EEPROM que permiten que múltiples posiciones de memoria sean escritas o borradas en una misma operación mediante impulsos eléctricos. Por esta razón, este tipo de memorias funcionan a velocidades muy superiores cuando los sistemas emplean lectura y escritura al mismo tiempo.

Inicialmente almacenaban 8 MB, pero actualmente almacenan más de 64 GB, con una velocidad de hasta 20 MB/s.

Son muy resistentes a golpes, pequeñas, livianas y sumamente silenciosas.

Permiten un número limitado de veces que se escriben/borran, generalmente de 100 mil a un millón de veces.

Actualmente se comercializado computadoras que no utilizan discos rígidos para el almacenamiento masivo, sino que sólo tienen memorias flash.

Existen distintos formatos para las memorias flash:* CompactFlash (CF) I y II* Memory Stick (MS)* MicroSD* MiniSD* Multi Media Card (MMC)* Secure Digital (SD)* SmartMedia Card (SM/SMC)* xD-Picture Card.

FLASH EM39LV040

Tension de Alimentacion -----------------------------------------------------------------> Vdd = 3 V

Tiempo de lectura del ciclo (Trc): 45 ns (min) – 55 ns (min)

Tiempo de Acceso de Direccionamiento (Taa): 45 ns (max) – 55 ns (max)

Tiempo de Byte-Program (Tbp): 16 microS (max)

Tiempo de direccionamiento Setup (Tas): 0 ns (min)

Tiempo de direccionamiento de guardado (Tah): 30 ns (min)

Borrado de Sector (Tse): 60 ms (min)

Borrado de Chip (Tsce): 50 ms (min)

Ejercicio N°14

Se dispone de chips de RAM de 256kx8 y de ROM 64kx8, diseñar una memoria de 786kx16 RAM y 256kx16 ROM. Especificar el esquema de direccionamiento para los siguientes casos:

a) Que las palabras de memoria sucesivas se encuentren en chips de memorias sucesivas.b) Palabras sucesivas se encuentran dentro del mismo chip.

a)

b)