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Universitat Politècnica de Catalunya

Departament d’Enginyeria Electrònica

CONTROL EN MODO DE DESLIZAMIENTO DE UN SISTEMA MODULAR DE ONDULADORES

CONECTADOS EN PARALELO. IMPLEMENTACIÓN CON FPGA

Autor: Rafael Ramón Ramos Lara

Directores: Francesc Guinjoan Gispert

Domingo Biel Solé

UPCUPC

UNIVERSITAT POLITÈCNICA DE CATALUNYA DEPARTAMENT D’ENGINYERIA ELECTRÒNICA

CONTROL EN MODO DE DESLIZAMIENTO DE UN SISTEMA MODULAR DE ONDULADORES

CONECTADOS EN PARALELO. IMPLEMENTACIÓN CON FPGA

Tesis doctoral presentada para la obtención del título de doctor

Rafael Ramón Ramos Lara

Directores:

Francesc Guinjoan Gispert Domingo Biel Solé

Marzo 2006

A Paula y Marta A toda mi familia

AGRADECIMIENTOS

Quiero expresar mi más sincero agradecimiento a todas aquellas personas que me han alentado y ayudado en la realización de este trabajo, y muy especialmente a mis compañeros Domingo Biel, Francesc Guinjoan y Enric Fossas.

Rafael Ramón Ramos Lara Marzo 2006

FINANCIACIÓN El Ministerio de Ciencia y Tecnología ha contribuido a la financiación de esta Tesis que se ha realizado en el marco de los proyectos “Control en Modo de Deslizamiento Aplicado a Células de Conversión DC/AC Conectadas en Paralelo” (ref. DPI2000-1509-CO3-03) y “Procesado Modular de Potencia para Energías Renovables- Control” (ref. DPI2003-08887-CO3-01)

I

Índice

Capítulo 1. Introducción y objetivos

1.1. Motivación: arquitecturas modulares de conversión DC-AC..........................

1.2. Configuración y objetivos de control del sistema de conversión modular DC-AC....................................................................................................................

1.3. Estrategias de control en sistemas modulares: control de la tensión de salida y del reparto de potencia entre módulos.................................................................

1.3.1. Observaciones preliminares....................................................................

1.3.2. Estrategia “Master-Slave”.......................................................................

1.3.3. Estrategia “Central Limit Control”.........................................................

1.3.4. Estrategia “Circular Chain Control”......................................................

1.4. El módulo de conversión: topologías de conversión DC-AC..........................

1.5. Técnicas de diseño de los controladores. Alternativas y compromisos...........

1.5.1. Técnicas basadas en modelos promediados............................................

1.5.2. Técnicas basadas en modelos de estructura variable: control en modo de deslizamiento...............................................................................................

1.6. Políticas de gestión de potencia y de fiabilidad...............................................

1.7. Alternativas de implementación del control de sistemas modulares...............

1.8. Objetivos y estructura del trabajo....................................................................

1.1

1.3

1.5

1.5

1.6

1.7

1.8

1.9

1.11

1.11

1.12

1.15

1.15

1.17

Capítulo 2. Aplicación del control en modo de deslizamiento a onduladores conectados en paralelo

2.1. Introducción.....................................................................................................

2.2. Procedimiento de diseño del control multivariable en modo de deslizamiento..........................................................................................................

2.3. Control en modo de deslizamiento en inversores reductores..........................

2.3.1. Control en modo de deslizamiento para el seguimiento de una señal de referencia AC en un inversor reductor de puente completo.........................

2.3.2. Control en modo de deslizamiento de un inversor reductor en puente completo con una señal de control de tres niveles............................................

2.3.3. Control en modo de deslizamiento de un sistema inversor modular para el seguimiento de una señal AC................................................................

2.1

2.2

2.6

2.6

2.13

2.14

II Control en modo de deslizamiento de un sistema modular de onduladores conectados en paralelo. Implementación con FPGA

2.4. Estrategias de distribución equitativa de corrientes y funciones de conmutación............................................................................................................

2.5. Diseño de la ley de control para sistemas multientrada...................................

2.5.1. Método de control jerárquico..................................................................

2.5.2. Método de diagonalización....................................................................

2.6. Diseño jerárquico de la ley de control para un sistema modular de 3 inversores................................................................................................................

2.6.1. Procedimiento general de diseño jerárquico para tres módulos convertidores.....................................................................................................

2.6.2. Diseño de la ley de control basado en el método jerárquico para la estrategia Master-Slave.....................................................................................

2.6.3. Diseño de la ley de control basado en el método jerárquico para la estrategia Circular Chain Control....................................................................

2.6.4. Diseño de la ley de control basado en el método jerárquico para la estrategia Central Limit Control.......................................................................

2.6.5. Ejemplo de diseño jerárquico de la ley de control para un sistema modular de 3 inversores....................................................................................

2.7. Diseño con el método de diagonalización de la ley de control para un sistema modular de 3 inversores.............................................................................

2.7.1. Diseño de la ley de control con tres módulos inversores activos...........

2.7.2. Diseño de la ley de control con dos módulos inversores activos............

2.7.3. Ejemplo de diseño de la ley de control para un sistema modular de 3 inversores con el método de diagonalización...................................................

2.8. Dinámica del sistema modular en régimen deslizante.....................................

2.9. Dominio de existencia de régimen deslizante y restricciones de diseño.........

2.9.1. Dominio de existencia del régimen deslizante con el método de diagonalización.................................................................................................

2.9.2. Dominio de existencia del régimen deslizante con el método jerárquico..........................................................................................................

2.10. Análisis de la estabilidad del régimen deslizante mediante el segundo método de Lyapunov...............................................................................................

2.11. Generalización a cargas no lineales y reactivas.............................................

2.11.1. Modelo del sistema...............................................................................

2.11.2. Función de conmutación.......................................................................

2.11.3. Dinámica del sistema modular en régimen deslizante..........................

2.11.4. Dominio de existencia de régimen deslizante para cargas no lineales.

2.11.5. Generalización del dominio de existencia de régimen deslizante para cargas reactivas.................................................................................................

2.12. Conclusiones..................................................................................................

2.21

2.25

2.25

2.28

2.30

2.30

2.35

2.37

2.40

2.42

2.45

2.45

2.48

2.49

2.51

2.54

2.54

2.56

2.60

2.69

2.70

2.71

2.72

2.74

2.75

2.75

Índice III

Capítulo 3. Implementación mediante FPGA de la gestión de potencia y el control en modo de deslizamiento de onduladores conectados en paralelo

3.1. Introducción ....................................................................................................

3.2. Sistema modular de potencia...........................................................................

3.2.1. Etapa de potencia....................................................................................

3.2.2. Subsistema de gestión y control..............................................................

3.3. Acondicionador de señal y sistema de adquisición de datos...........................

3.4. Estructura general del diseño FPGA: bloques funcionales..............................

3.5. Bloque Funciones de Conmutación.................................................................

3.5.1. Funciones de conmutación......................................................................

3.5.2. Arquitectura del bloque Funciones de Conmutación.............................

3.6. Bloque de Gestión de Funcionamiento...........................................................

3.6.1. Arquitectura del bloque Gestión de Funcionamiento.............................

3.6.2. Sistema de Gestión de Potencia (SGP)...................................................

3.6.3. Sistema de Tolerancia a Fallos (STF)....................................................

3.6.4. Sistema de Rotación de Módulos Activos (SRMA).................................

3.7. Bloque Salidas de Control...............................................................................

3.8. Bloque Control Secuencial..............................................................................

3.9. Resultados de simulación y experimentales....................................................

3.9.1. Resultados del control en modo de deslizamiento..................................

3.9.2. Resultados del sistema de Gestión de Funcionamiento..........................

3.10. Conclusiones .................................................................................................

3.1

3.2

3.3

3.4

3.5

3.7

3.9

3.9

3.11

3.15

3.16

3.17

3.22

3.25

3.28

3.30

3.30

3.31

3.46

3.50

Capítulo 4. Inversor PWM basado en el algoritmo de control de promediado cero de la dinámica (ZAD)

4.1. Introducción ....................................................................................................

4.2. Algoritmo de promediado cero de la dinámica (ZAD)....................................

4.3. Implementación del algoritmo de control ZAD basada en una FPGA.............

4.3.1. Estructura general del subsistema de control..........................................

4.3.2. Acondicionador de señal y sistema de adquisición de datos..................

4.3.3. Diseño FPGA del algoritmo ZAD...........................................................

4.4. Bloque Algoritmo ZAD....................................................................................

4.1

4.1

4.4

4.4

4.5

4.6

4.7

IV Control en modo de deslizamiento de un sistema modular de onduladores conectados en paralelo. Implementación con FPGA

4.4.1. Estrategia de implementación del algoritmo ZAD..................................

4.4.2. Arquitectura del bloque Algoritmo ZAD.................................................

4.5. Bloques PWM Digital y Control Secuencial...................................................

4.5.1. Bloque PWM Digital..............................................................................

4.5.2. Bloque Control Secuencial.....................................................................

4.6. Simulación y resultados experimentales..........................................................

4.6.1. Resultados de simulación del algoritmo ZAD.........................................

4.6.2. Resultados experimentales del algoritmo ZAD.......................................

4.6.3. Comparación entre el algoritmo ZAD, el control en modo de deslizamiento a frecuencia libre y el control PWM clásico..............................

4.7. Conclusiones ...................................................................................................

4.7

4.10

4.12

4.12

4.14

4.15

4.15

4.16

4.18

4.21

Capítulo 5. Aplicación del algoritmo ZAD al control de onduladores conectados en paralelo. Operación en “interleaving”

5.1. Introducción.....................................................................................................

5.2. Algoritmo ZAD aplicado al control de estructuras onduladoras modulares................................................................................................................

5.3. Sistema modular de potencia con control a frecuencia fija.............................

5.4. Funciones de conmutación, acondicionador de señal y sistema de adquisición de datos................................................................................................

5.4.1. Funciones de conmutación......................................................................

5.4.2. Acondicionador de señal.........................................................................

5.4.3. Sistema de adquisición de datos.............................................................

5.5. Estructura general del diseño FPGA...............................................................

5.6. Bloques Control Inversor A, B y C..................................................................

5.7. Bloque Gestión de Potencia............................................................................

5.8. Técnica interleaving para convertidores conectados en paralelo....................

5.8.1. Implementación de la técnica interleaving para un sistema modular de potencia con M inversores conectados en paralelo...........................................

5.8.2. Implementación de la técnica interleaving para un sistema modular de 3 inversores.......................................................................................................

5.9. Simulación y resultados experimentales..........................................................

5.9.1. Resultados del control en modo de deslizamiento con el algoritmo ZAD a frecuencia fija......................................................................................

5.9.2. Resultados del sistema de Gestión de Potencia......................................

5.1

5.2

5.6

5.7

5.7

5.7

5.9

5.10

5.11

5.12

5.13

5.13

5.16

5.17

5.17

5.21

Índice V

5.9.3. Resultados del sistema modular de potencia con la técnica interleaving.......................................................................................................

5.10. Conclusiones..................................................................................................5.22

5.30

Capítulo 6. Conclusiones y líneas futuras

6.1. Conclusiones del trabajo..................................................................................

6.2. Líneas futuras de trabajo..................................................................................

6.1

6.3

Anexos

Anexo 1: Modelo MATLAB-SIMULINK del sistema modular inversor con control en modo de deslizamiento a frecuencia libre.............................................

Anexo 2: Modelo MATLAB-SIMULINK del sistema modular inversor con control basado en el algoritmo ZAD.......................................................................

A.1

A.8

Bibliografía

1.1

CAPÍTULO 1

Introducción y objetivos

1.1. Motivación: arquitecturas modulares de conversión DC-AC

La conversión continua-alterna o DC-AC tiene como misión fundamental la extracción, adaptación y transmisión de potencia eléctrica de una o varias fuentes de energía cuyas variables eléctricas son de naturaleza continua, a un receptor que consume esta energía mediante variables eléctricas de naturaleza alterna, receptor comúnmente referido como “carga de alterna”. De entre las diversas aplicaciones donde es necesaria esta conversión cabe destacar, entre otras, los sistemas de alimentación ininterrumpida (abreviados como SAI, o UPS en su versión anglosajona correspondiente a Uninterrumpible Power Supply); estos sistemas operan en caso de fallo de suministro de la red, y están destinados a restituir, a partir de un conjunto de baterías, la tensión en bornas de un conjunto de cargas conectadas a un bus de alterna, realizando así una conversión de tensión continua a tensión alterna.

Por otra parte, el aumento del rango de variación en las demandas de potencia de estos sistemas ha incrementado el interés por arquitecturas de conversión DC-AC modulares1 (también denominados sistemas modulares DC-AC) que permiten el reparto de la potencia a procesar entre módulos de conversión DC-AC2 interconectados en paralelo. Así por ejemplo, la conexión en paralelo de onduladores fue aplicada al diseño de SAIs con el objetivo de aumentar la potencia de salida y la disponibilidad del sistema en la alimentación de cargas críticas como ordenadores, sistemas de control de procesos, equipamiento hospitalario, sistemas de comunicación, etc [Holtz, 89], [Holtz, 90], [Siri, 92a].

1 Debe notarse que las arquitecturas modulares no son exclusivas de la conversión DC-AC, y pueden encontrarse en otros tipos de conversión. 2 A lo largo de este trabajo se utilizarán indistintamente los términos “ondulador”, “procesador DC-AC”, “módulo de conversión DC-AC” o “modulo inversor”para designar el circuito encargado de esta conversión.

1.2 Control en modo de deslizamiento de un sistema modular de onduladores conectados en paralelo. Implementación con FPGA

Con relación a una arquitectura de conversión centralizada, en la que un único ondulador debe procesar toda la potencia demandada por la carga, una arquitectura modular presenta las siguientes ventajas.

• La flexibilidad de diseño en términos de potencia:

Una de las características que hacen especialmente atractivos los sistemas modulares de potencia es su flexibilidad de diseño que se traduce en la capacidad de ampliar la potencia disponible de salida añadiendo módulos convertidores, en lugar de sustituir el sistema por otro de mayor potencia. De esta forma, se puede extender fácilmente el sistema modular para responder a futuros incrementos de la demanda energética con un coste relativamente bajo [Huth, 96].

• La posibilidad de incorporar módulos redundantes:

La redundancia del sistema modular implica la existencia de más módulos onduladores que el mínimo requerido para mantener las prestaciones de funcionamiento del sistema trabajando en condiciones de plena carga. Los módulos redundantes pueden entrar en funcionamiento en caso de fallo de algún módulo ondulador, por lo que su presencia en el sistema modular permite aumentar significativamente su fiabilidad global con respecto a sistemas de potencia individuales [Wu T., 91], [Mazumder, 2002]. Igualmente, la redundancia facilita la realización de operaciones de mantenimiento de módulos individuales sin que ello repercuta en la operatividad del sistema de potencia, asegurando de esta forma la alta disponibilidad exigida por cargas críticas [Holtz, 90], [Perkinson, 95]. Aparte de la posible introducción de módulos redundantes, existen otras medidas que permiten incrementar la fiabilidad de los sistemas modulares, como son las estrategias de ecualización del tiempo de funcionamiento de los módulos de conversión [Wu T., 91, 93].

• La posible mejora de la eficiencia de la conversión:

La flexibilidad inherente a la estructura modular permite mantener activos solo los módulos necesarios para obtener en todo momento la mejor eficiencia posible en cualquier condición de carga. De esta manera, no solo se mejora la eficiencia sino que además se incrementa el grado de redundancia del sistema y con ello la fiabilidad [Wu T., 91, 93].

• Un posible incremento de la relación potencia/tamaño del sistema de conversión:

El diseño modular de sistemas de potencia incrementa la relación potencia/tamaño, ya que cada módulo individual procesa menos potencia y puede trabajar por tanto a frecuencias de conmutación mayores lo que reduce el tamaño de los componentes de filtrado.

Este tipo de sistemas presenta asimismo un conjunto de desventajas en relación a sistemas con concepción centralizada entre las que cabe destacar:

• El mayor coste del sistema modular:

Es previsible que el sistema modular tenga un coste mayor que el correspondiente a una concepción centralizada, debido por ejemplo al mayor número de componentes del primero (si bien el rango de potencias de operación de estos componentes es evidentemente menor, siendo por tanto menor su coste por unidad). Sin embargo este aumento de coste puede justificarse por un aumento de prestaciones asociadas a la modularidad del sistema que se han detallado previamente.

Capítulo 1. Introducción y objetivos 1.3

• El aumento de complejidad del control de un sistema modular, y las dificultades de implementación asociadas:

Este aumento de complejidad deriva directamente de la necesidad de controlar varios módulos de conversión que interactúan entre sí: además de garantizar una conversión DC-AC, el control tiene que asumir otras tareas, siendo la principal el control del reparto de potencia entre módulos. En consecuencia, el número de variables a controlar aumenta lo que dificulta tanto el diseño a nivel analítico como una posterior implementación del control resultante.

• La robustez mejorable de los controles existentes:

Como se detallará posteriormente, la mayoría de controles propuestos para garantizar una conversión modular DC-AC con baja sensibilidad frente a perturbaciones, respuesta dinámica rápida y un reparto controlado de la potencia entre módulos, suelen ser controles lineales que adolecen de falta de robustez frente a variaciones paramétricas dado que se diseñan a partir de un modelo linealizado de los convertidores DC-AC.

De las observaciones anteriores se deduce que para aprovechar las ventajas asociadas a un sistema de conversión modular DC-AC, debe mejorarse la robustez de la dinámica del sistema y garantizar una implementación viable de su control. Esta es la motivación principal de este trabajo que pretende aplicar por una parte la técnica de control en modo de deslizamiento como alternativa a los controles lineales para mejorar la robustez del sistema, y aprovechar por otra tanto el avance en prestaciones como la disminución de precio de plataformas digitales programables que permiten hoy en día la implementación de controles complejos.

En cualquier caso la concepción de estos sistemas requiere fijar los siguientes aspectos de diseño:

• La configuración y los objetivos de control del sistema de conversión modular

• Las estrategias de control a aplicar (lazos de control y controladores)

• La topología de conversión DC-AC que implemente un módulo de conversión

• La(s) técnica(s) de control para el diseño de los controladores

• Las políticas de gestión de potencia y fiabilidad

• Las posibilidades de implementación de las estrategias de control

Los siguientes apartados revisan, a modo de estudio del estado del arte, todos estos aspectos de diseño incidiendo en las opciones escogidas. Estas opciones se resumen en el último apartado dedicado a especificar los objetivos concretos de este trabajo.

1.2 Configuración y objetivos de control del sistema de conversión modular DC-AC

Para facilitar la exposición de los siguientes subapartados, se supondrá un sistema modular genérico formado por N onduladores monofásicos notados como “DC-AC i” (i = 1,…,N) cuyas salidas están conectadas en paralelo. En general este sistema debe convertir un conjunto de N tensiones continuas E1,…,EN en una única tensión alterna de salida v0, cuya


frecuencia w y amplitud A vienen definidos por el usuario3, según el diagrama de la figura 1.1 (a); nótese que este planteamiento genérico incluye el caso de un sistema modular con una única fuente de tensión de entrada, tal y como se detalla en la figura 1.1 (b).

CAR

GA

AC

+

vo=Asin(wt)

i1

iN

E1

EN

DC-AC 1

DC-AC N

CARG

A A

C

+

vo=Asin(wt)

i1

iN

E

DC-AC 1

DC-AC N

(a) (b)

Figura 1.1. Sistema de conversión DC-AC modular (a) con N fuentes de tensión de entrada (b) con una única fuente de tensión de entrada

El control de los sistemas de potencia formados por módulos convertidores conectados en paralelo es significativamente más complejo que el de los convertidores individuales. En efecto, los objetivos básicos del sistema de control de un convertidor DC-AC individual persiguen que su comportamiento en los terminales de carga se acerque lo más posible al de una fuente de tensión alterna ideal, a saber: baja sensibilidad frente a perturbaciones de línea y carga, respuesta dinámica rápida y bajo contenido armónico. Además de cumplir con los objetivos anteriores, el control de los sistemas modulares de potencia debe asegurar los siguientes objetivos adicionales:

• Garantizar un correcto reparto de potencia entre los módulos de conversión:

Para evidenciar la necesidad de este objetivo, supóngase el caso de un sistema modular como el representado en la figura 1.1 (b) en el que se asume que todos los módulos de conversión son “idénticos” desde un punto de vista de diseño (es decir, todos formados por la misma topología de conversión y con componentes del mismo valor nominal). Suponiendo asimismo que la tensión de salida está controlada, desde un punto de vista teórico todos los módulos deberían entregar la misma corriente a la carga (al ser “idénticos”), hecho que no sucede en la práctica debido a las tolerancias en el valor de los componentes, particularmente de los inductores [Donoso-García, 98], [Luo, 99]. Se genera en consecuencia un desequilibrio en la corriente que proporciona cada módulo de conversión, reduciendo su tiempo de vida aquellos módulos que entregan mayor corriente. Por tanto se evidencia la necesidad de controlar la corriente de cada módulo para aumentar la fiabilidad del sistema global [Siri, 90], [Lee, 91], [Donoso-García, 96].

• Establecer una política de gestión de potencia y de fiabilidad del sistema de conversión:

El control debe incorporar los mecanismos necesarios para poder hacer efectivas las ventajas asociadas a los sistemas modulares de potencia en relación a la flexibilidad, eficiencia, tolerancia a fallos y facilidad de mantenimiento [Wu T., 93]. Esto significa que el control debe ser capaz de detectar y de responder

3 En aplicaciones de SAI en un entorno europeo el valor de estos parámetros es: A = 220.√2 V y w=50 Hz


adecuadamente a diferentes situaciones, como puede ser el fallo de uno o más módulos convertidores, la variación de la potencia suministrada a la carga, la variación del número de convertidores que incorpora el sistema de potencia y debe además poseer una estructura dinámica, que le permita adaptarse a los cambios del régimen de funcionamiento del sistema modular.

• Garantizar un comportamiento poco sensible frente a variaciones paramétricas:

Además de las variaciones paramétricas que deben considerarse en el caso de un solo ondulador, a saber las perturbaciones de tensión de entrada y de carga, un sistema modular de potencia está sujeto a variaciones paramétricas debidas a cambios en la configuración del sistema, y en particular a la variación del número de convertidores activos consecuencia de una política de gestión de potencia y de fiabilidad. Por este motivo, es conveniente que el control diseñado sea robusto frente a todas estas variaciones.

1.3. Estrategias de control en sistemas modulares: control de la tensión de salida y del reparto de potencia entre módulos

1.3.1. Observaciones preliminares

Para conseguir los objetivos anteriores relacionados con el control de la tensión de salida y con el reparto de potencia entre módulos, existen diversas estrategias de control, entendiendo por “estrategia” de control el conjunto de lazos de realimentación y controladores correspondientes que pueden permitir la consecución de estos objetivos4. En cualquier caso, antes de describir y analizar las estrategias existentes, deben hacerse las siguientes observaciones:

• Control de la tensión de salida:

El control de la tensión de salida exige que el sistema de conversión modular tenga al menos un lazo de tensión, que realimente la tensión en la carga y cuya referencia sea la tensión sinusoidal de salida deseada (o una versión escalada de la misma).

• Control del reparto de potencia entre módulos:

Asumiendo la tensión de salida controlada, el reparto de potencia entre módulos se controla mediante el control de la corriente de cada módulo. A este respecto deben distinguirse dos estrategias de control dependiendo de la posibilidad de realimentar físicamente la información de la corriente de un módulo a otro, a saber [Luo, 99], [Chiang, 2001]:

a. Estrategias “droop”: en los cuales se asigna a alguna variable asociada al convertidor, una característica “droop” que permite evaluar indirectamente el parámetro que se desea ecualizar [Kawabata, 88], [Oshima, 91], [Luo, 99]. Estas estrategias se basan en utilizar exclusivamente variables que pueden ser medidas localmente evitando la interconexión entre los módulos más allá de la conexión en

4 La consecución de los objetivos se consigue mediante el diseño apropiado de los controladores.


paralelo de sus salidas, con las consiguientes ventajas de facilidad de implementación y expansión, alta fiabilidad y modularidad. En el caso de la conversión DC-AC, estas estrategias se basan en la ecualización de la potencia activa y reactiva a través de los módulos mediante el control de la frecuencia y la amplitud de la tensión de salida [Kawabata, 88], [Chandorkar, 93, 94]. Sin embargo, las características “droop” se obtienen, en general, degradando la regulación de carga. La ecualización de corrientes que se consigue es dependiente del nivel de carga del sistema de potencia [Siri, 94] y en general bastante pobre, siendo aceptables precisiones de ecualización del orden del 10% o mayores [Irving, 2000]. Asimismo, la efectividad de la mayoría de los controles propuestos está sujeta a severas restricciones como el ajuste preciso del valor inicial de la tensión de salida, o de la tensión de referencia, su estabilidad con el tiempo y la temperatura, etc. Además, a la deriva de la amplitud de la tensión de salida, se añade la desviación de su frecuencia y, por tanto, una reducción de la calidad de su forma de onda en función de la carga [Tuladhar, 97]. Finalmente, estas estrategias impiden establecer un algoritmo de optimización del rendimiento: en efecto, la ausencia de interconexión entre módulos no permite llevar a cabo una gestión global del número de onduladores activos para obtener la mejor eficiencia posible en cualquier condición de carga. Estas limitaciones hacen aconsejable el uso de estos estrategias solo en sistemas distribuidos donde la distancias entre los módulos dificulta la comunicación entre sí, o bien en sistemas donde el control imponga, por razones de implementación, el sensado de variables locales exclusivamente [Chandorkar, 93, 94].

b. Estrategias de ecualización activa de corriente: que consiguen el reparto de potencia entre módulos “idénticos” igualando las corrientes circulantes por cada módulo [Luo, 99], realimentando físicamente la corriente de un módulo a otro. En este caso, se requiere un lazo de corriente por módulo que realimente su corriente de salida, y cuya corriente de referencia depende de la estrategia de control utilizada.

Este trabajo se centra en estas últimas estrategias, que han surgido y han sido aplicadas tanto en el contexto de sistemas modulares de conversión DC-DC como DC-AC, dado que ambas conversiones comparten el objetivo de reparto controlado de potencia entre módulos. Los siguientes subapartados describen las tres estrategias más sobresalientes en la literatura y cuyo objetivo es alcanzar simultáneamente el control de la tensión de salida y el reparto de potencia entre módulos, o de forma equivalente la ecualización de sus corrientes.

1.3.2. Estrategia “Master-Slave”

En la estrategia Master-Slave (abreviada como M-S) los módulos convertidores conectados en paralelo utilizan un lazo de tensión común para obtener la regulación de tensión de salida, compartiendo de esta forma la misma tensión de referencia, la realimentación de tensión y el controlador correspondiente. La estrategia se basa en que uno de los módulos convertidores actúa de Master y el resto de convertidores tienen categoría de Slave. Cada convertidor Slave dispone de un lazo de corriente donde la referencia es la corriente de salida del convertidor que actúa de Master. Por tanto, en régimen estacionario la corriente de salida de cada ondulador sigue a la corriente de salida del Master [Siri, 90]. El diagrama de bloques de esta estrategia puede verse en la figura 1.2.


DC-ACSLAVE

iL2

iL N

iLMASTERv0(t)

CONTROLiL2 +

-

CONTROLV0AC +

-

vr(t) = Vr sin(wt)

+

+

CONTROLiL N +

-+

+

DC-ACSLAVE

DC-ACMASTER

Figura 1.2. Diagrama de bloques de la estrategia de control Master-Slave (M-S) con N módulos inversores conectados en paralelo

Esta estrategia se ha utilizado en numerosos trabajos para el control de sistemas modulares de conversión DC-DC operando en modulación por anchura de impulsos (abreviada PWM, de la denominación anglosajona Pulse Width Modulation), entre los que pueden citarse los de Siri, Lee et al. [Siri, 90, 92a, 92b], [Lee, 91].

1.3.3. Estrategia “Central Limit Control”

Al igual que en el caso anterior, los módulos convertidores conectados en paralelo utilizan un lazo de tensión común para obtener la regulación de tensión de salida, compartiendo de esta forma la misma tensión de referencia, la realimentación de tensión y el controlador correspondiente. La diferencia principal estriba en que en la estrategia Central Limit Control (abreviada como CLC) todos los módulos conectados en paralelo disponen de un lazo de control de corriente para ecualizar la corriente de carga, tomándose como corriente de referencia la media aritmética de las corrientes de salida de todos los convertidores [Siri, 90], [Lee, 91], o de parte de ellos como en la variante conocida como “Current Balance Controller” [Wu, 93], [Ninomiya, 93]. El diagrama de bloques correspondiente a esta estrategia puede verse en la figura 1.3.

Esta estrategia se ha aplicado tanto al control de sistemas modulares de conversión DC-DC [Siri, 90, 92a, 92b, 95], [Lee, 91], [Wu T., 93, 94], [Ninomiya, 93], como DC-AC [Holtz, 88], [Coelho 98].


iL2

iL N

iL1

+

+

ΣiLi

ΣiLi

+

-

CONTROLiL1

CONTROLiL2

CONTROLiL N

-

- CONTROLV0AC +

-

vr(t) = Vr sin(wt)

v0(t)

+

+

+

+

+

+

ΣiLi

DC-ACN

DC-AC1

DC-AC2

Figura 1.3. Diagrama de bloques de la estrategia de control Central Limit Control (CLC) con N módulos inversores conectados en paralelo

1.3.4. Estrategia “Circular Chain Control”

T. F. Wu et al. presentan en [Wu T., 98] una nueva estrategia de control denominada Circular Chain Control (abreviado como CCC o 3C), aplicada a la conexión en paralelo de inversores. En este caso, todos los módulos comparten, al igual que en las estrategias M-S y CLC, un lazo de control de tensión y además cada módulo incorpora un lazo de corriente interno que utiliza como corriente de referencia la corriente de inductor del módulo anterior. El diagrama de bloques correspondiente a esta estrategia puede verse en la figura 1.4.

La elección de una de las estrategias anteriores depende de múltiples factores, como se resume en el trabajo de T. F. Wu et al. [Wu T., 98]. Los autores establecen para un sistema modular DC-AC operando por modulación de anchura de pulso (PWM) y con controladores lineales, una comparativa entre las tres estrategias en términos de robustez, fiabilidad, redundancia así como en términos de comportamiento tanto estático como dinámico.

Atendiendo a su relevancia en la literatura, esta tesis se centrará en diseño e implementación de las tres estrategias anteriores con otra técnica de control, estableciendo asimismo una comparativa entre sus prestaciones.


iL2

iL N

iL1

+

+

iLN

iL1

+

-

CONTROLiL1

CONTROLiL2

CONTROLiL N

-

- CONTROLV0AC +

-

vr(t) = Vr sin(wt)

v0(t)

+

+

+

+

+

+

iL(N-1)

DC-ACN

DC-AC1

DC-AC2

Figura 1.4. Diagrama de bloques de la estrategia de control Circular Chain Control (CCC) con N

módulos inversores conectados en paralelo

1.4. El módulo de conversión: topologías de conversión DC-AC

El diseño de cualquiera de las tres estrategias de control anteriores debe elegir tanto la topología (o circuito) de conversión de potencia que implementará un módulo de conversión DC-AC, como las técnicas de control a aplicar en el diseño del controlador asociado a cada módulo. Con relación a las topologías de conversión, son numerosos los factores que pueden condicionar su elección entre los que pueden destacarse:

• Las características eléctricas tanto de la fuente como de la carga:

Ante todo debe recordarse que la aplicación de este trabajo está orientada a una conversión DC-AC del tipo tensión- tensión, por lo que la topología debe permitir la interconexión de dos elementos con características de fuente de tensión, a saber, la fuente de tensión DC de entrada y la carga de alterna cuya correcta operación exige una tensión sinusoidal regulada en sus bornes, de amplitud y frecuencia prefijadas.

• La necesidad de elevar tensión:

Otro aspecto que condiciona la elección de la topología es la necesidad o no de elevar tensión, estableciendo un ratio “amplitud de la tensión AC de salida - tensión DC de entrada” mayor que la unidad; esta necesidad conduce a topologías de conversión que incluyen en general una etapa elevadora DC-DC y una etapa reductora DC-AC y/o que incluyan un transformador elevador.

• La necesidad de aislamiento galvánico:

Los posibles requisitos de aislamiento galvánico de una aplicación determinada también condicionan la presencia de un transformador en la topología.


• El nivel de potencia a procesar:

Este factor es uno de los más importantes dado que condiciona el rendimiento de la etapa de conversión. Partiendo de que, en primera instancia, la conversión DC/AC se basa en la generación y posterior filtrado de una onda cuadrada mediante un puente completo o semi-puente de interruptores, pueden diferenciarse dos tipos de conversión:

a. Conversión de baja frecuencia: en este caso, la frecuencia fundamental de la onda cuadrada generada es igual a la frecuencia de la señal senoidal que se pretende obtener a la salida del convertidor. Este tipo de conversión es útil a altas potencias, con el objetivo de mejorar el rendimiento, evitando las pérdidas de conmutación de los interruptores. Sin embargo, esta filosofía presenta como dificultad el dimensionado de los componentes del filtro necesario para eliminar los armónicos superiores.

b. Conversión de alta frecuencia: la frecuencia de la onda cuadrada es mucho mayor que la frecuencia de la señal senoidal que se pretende obtener a la salida. Esta onda cuadrada presenta un armónico fundamental a la frecuencia de la señal AC deseada a la salida, mientras que el resto de armónicos están suficientemente alejados para poder ser filtrados con relativa facilidad. Además cabe señalar que si la aplicación requiere del uso de un transformador, éste puede ser de volumen y peso reducidos gracias a la operación en alta frecuencia. Este tipo de conversión suele ser más adecuada en la gama de bajas y medias potencias, y por tanto en la conversión modular debido al reparto inherente de potencia por módulo. En este sentido, para bajas potencias (del orden de la centena de Watts) las topologías basadas en un semi-puente o un puente completo suelen ser ventajosas tanto por su sencillez circuital y número reducido de variables de control, como por la posibilidad de conmutación de los interruptores de baja potencia a frecuencias elevadas (del orden de decenas o centenas de kHz), que redundan en una reducción de volumen y peso del ondulador. A medida que el nivel de potencia aumenta, los condicionantes de rendimiento obligan a recurrir a otras topologías que repartan la potencia a procesar entre un mayor número de interruptores, como en el caso de las topologías multinivel, con el consiguiente aumento de variables de control y por tanto de complejidad. Sin embargo cabe observar que, en operación a frecuencia fija, el mayor número de grados de libertad permite implementar políticas de control cooperativas, como la técnica de control en “interleaving” [Chang, 95a, 95b], [Perreault, 97], que mejoran ciertas características del ondulador, como por ejemplo el rizado de la tensión de salida y su contenido armónico.

Dadas las condiciones de laboratorio en cuanto a la potencia de trabajo disponible (inferior a 1kW) este trabajo considerará que los módulos de conversión del sistema modular están constituidos por una topología reductora en puente completo operando a alta frecuencia de conmutación, mostrada en la figura 1.5.


Ei

Li/2

Li/2

rLi/2

rLi/2Ci

+

ui

+

Vo

-

iLi CARGA

Figura 1.5. Topología considerada para el módulo”i-ésimo” de conversión DC-AC: ondulador

reductor en puente completo

1.5. Técnicas de diseño de los controladores. Alternativas y compromisos

Una vez fijada la estrategia de control y la topología del módulo de conversión, el siguiente paso consiste en diseñar los controladores de cada lazo. En este sentido pueden distinguirse dos grandes alternativas en las técnicas de control que permiten el diseño tales controladores, técnicas que se describen en los siguientes subapartados:

1.5.1. Técnicas basadas en modelos promediados

El objetivo fundamental de estas técnicas es poder aplicar la teoría de control lineal para el diseño de los controladores, dado que es una teoría en general bien conocida que resulta en controladores lineales. Estas técnicas parten de una descripción dinámica promediada y lineal o linealizada del sistema de conversión modular, y presuponen una operación a frecuencia fija, que se garantiza mediante la inclusión de un PWM5 en cada lazo a diseñar.

Estas técnicas han sido ampliamente utilizadas en el control de inversores reductores individuales operando en modulación de anchura de pulso (PWM) de alta frecuencia de conmutación para obtener los beneficios propios del diseño a frecuencia fija [Capel, 83], [Kawamura, 84], [Gokale, 85], [Maussion, 89], [Jezernik, 89]. Asimismo, en el contexto de la conversión modular existen un buen número de referencias en la literatura de controladores lineales diseñados con estas técnicas y que implementan alguna de las estrategias descritas en el apartado 1.3 tanto para la conversión DC-DC como en la conversión DC-AC:

En general, la efectividad de estos controladores viene limitada por los siguientes factores: • La dinámica de las etapas de conversión:

La descripción de la dinámica de las etapas de conversión resulta en ecuaciones que relacionan las variables de estado y de control. Estas ecuaciones pueden ser lineales o no dependiendo de la topología, y así lo serán los modelos promediados obtenidos a

5 La portadora del modulador puede ser en diente de sierra o triangular, dependiendo de los condicionantes sobre el espectro de la señal de salida fijados por la aplicación.


partir de esta descripción. En la conversión DC-DC la linealización de un modelo promediado no lineal constituye una buena aproximación para el diseño del controlador cualquiera que sea la topología de conversión. Sin embargo no ocurre así en la conversión DC-AC si la topología de conversión tiene una descripción dinámica no lineal, dado que la señal de referencia requerida es una señal variante con el tiempo (senoidal en este caso). Esta referencia variable provoca grandes excursiones en las variables de estado, excursiones que se aproximan mal mediante un modelo promediado linealizado. Por ello, los controladores lineales aplicados a la conversión DC-AC resultan efectivos solo para etapas de conversión con descripción lineal de su dinámica, como por ejemplo los onduladores reductores en semi-puente o en puente completo.

• La robustez frente a variaciones paramétricas:

Los controladores lineales diseñados mediante técnicas de control lineal a partir de un modelo promediado lineal o linealizado dependen fuertemente de los parámetros de la etapa de conversión (es decir, del valor de los componentes que la componen). Así por ejemplo, el diseño de controles basados en el modelo promediado linealizado da lugar a controles, como el control PI clásico, que presentan buenos resultados siempre y cuando no se modifiquen las condiciones de diseño. Sin embargo, estos controles no tienen un buen comportamiento frente a las variaciones de configuración del sistema modular (como por ejemplo la variación del número de módulos) o variaciones en las condiciones de operación. Para aumentar la robustez del control frente a estas variaciones, Liaw y Chiang [Liaw, 93] como Garabandic [Garabandic, 98] aplican, en el contexto de la conversión DC-DC modular, la técnica de control robusto. Asimismo, Wu et al. [Wu T., 98] recurren a la técnica de control “H-infinito” (H∞) para solventar los problemas de desapareamiento de características de módulos, en un sistema de onduladores conectados en paralelo. Sin embargo, estas técnicas requieren el uso de algoritmos numéricos para ajustar los coeficientes de los controladores lineales, que además pueden resultar de orden elevado.

1.5.2. Técnicas basadas en modelos de estructura variable: control en modo de deslizamiento

Una alternativa de diseño de los controladores que mejora la robustez de la respuesta del sistema es considerar que los módulos de conversión pueden ser descritos dinámicamente como sistemas de estructura variable (“Variable Structure Systems”, o VSS), dado que presentan sucesivas topologías lineales en función del valor de la señal de control. En este caso puede aplicarse la técnica de control en modo de deslizamiento para diseñar los controladores, tal como ya la propuso Emelyanov et al. en la década de los 60 [Emelyanov, 67].

Las características más significativas del control en modo de deslizamiento son, por una parte, la reducción del orden de la dinámica cuando el sistema se encuentra en régimen deslizante y, por otra, la gran robustez frente a perturbaciones y variaciones paramétricas, dado que el sistema se comporta según la superficie de deslizamiento impuesta por el usuario [Utkin, 78, 92], [Sira-Ramírez, 88]. Estas características determinan que este tipo de control sea especialmente indicado en sistemas cuyos parámetros son indeterminados o variantes con el tiempo.


Esta técnica de control ha sido aplicada en el caso de la regulación conmutada DC-DC de tensión, como alternativa a las técnicas de control lineal utilizadas en la modulación por anchura de pulso (PWM). En este caso la señal de referencia es una tensión constante, y se aplica el control en modo de deslizamiento para mejorar la robustez de la tensión regulada de salida frente a perturbaciones de tensión de entrada y de carga, [Bilanovic, 83], [Sira-Ramírez, 87], [Venkataramanan, 85], [Martínez, 92].

Asimismo, y por los mismos motivos, esta técnica se ha aplicado a la conversión DC-AC en inversores reductores. En este caso, se fuerza la tensión de salida del ondulador a seguir una señal de referencia senoidal externa mediante la apropiada acción de control en modo de deslizamiento. En este sentido cabe detenerse en el trabajo de Carpita et al. [Carpita, 88], por ser uno de los primeros en proponer la aplicación de esta técnica de control a la conversión DC-AC, propuesta seguida posteriormente por otros autores [Boudjema, 89], [Jezernik, 90], [Biel, 2001a]. En su trabajo, Carpita et al. analizan las características del seguimiento de una señal senoidal de referencia mediante un control en modo de deslizamiento en un inversor en puente completo que opera con dos niveles de conmutación. En esta aplicación se propone una superficie de deslizamiento constituida por una combinación lineal de las variables de estado corriente y tensión en el condensador, que permite obtener una señal senoidal sobre la carga. Como resultado, la dinámica del sistema presenta una rápida respuesta transitoria y una regulación en régimen estacionario insensible a variaciones paramétricas y robusta frente a perturbaciones externas. Por otra parte, en [Carpita, 93, 94] se realiza un estudio comparativo entre la conmutación del puente a dos o a tres niveles y se pone de manifiesto que esta última mejora el rendimiento para la misma frecuencia de conmutación de la señal de control aunque la dinámica empeora ligeramente.

Por otra parte, el control en modo de deslizamiento constituye una alternativa a considerar en el ámbito de la conversión modular, dado que pueden aprovecharse las características de robustez de este control tanto frente a perturbaciones como frente a variaciones paramétricas debidas por ejemplo a variaciones del número de módulos conectados. Sin embargo, en sistemas modulares el diseño del control resulta significativamente más complejo dado que intervienen tantas variables de control como módulos presentes en el sistema. Desde un punto de vista dinámico, estas variables pueden influirse mutuamente, característica conocida como “acoplamiento entre variables”, dificultando con ello el diseño y requiriendo la aplicación de técnicas de diseño de control en modo de deslizamiento multivariable como por ejemplo el método jerárquico [DeCarlo, 88].

A nivel de antecedentes puede citarse el trabajo de Donoso-García et al. [Donoso-García, 96, 98], en el que propone un control en modo de deslizamiento aplicado a convertidores DC-DC conectados en paralelo para regular la tensión DC de salida y ecualizar las corrientes de salida de los módulos convertidores mediante la estrategia CLC. Asimismo, en el contexto de la conversión DC-AC modular y recogiendo estos trabajos, en [Coelho, 98] se aplica la técnica de control en modo de deslizamiento al control de inversores conectados en paralelo mediante la estrategia CLC. El diseño del control se realiza bajo los supuestos de régimen estacionario y frecuencia de conmutación elevada (idealmente infinita). Los resultados de simulación obtenidos en cuanto a tensión de salida y ecualización de corrientes confirman las buenas prestaciones de esta técnica de control pero este trabajo no aborda el caso de conexión-desconexión dinámica de módulos.

Sin embargo, los problemas esenciales del control en modo de deslizamiento se encuentran en el ámbito de su implementación física que no permite una frecuencia de conmutación infinita de las acciones de control tal y como supone esta teoría. Este es el motivo por el cual aparece un rizado o “chattering” en las variables de estado y el sistema alcanza una


dinámica denominada “quasi-sliding”. Existen en la literatura especializada diversas tentativas en aras de fijar o limitar el valor máximo de la frecuencia de conmutación, entre ellas pueden resaltarse:

• Aplicación del control equivalente: se define el control equivalente como el valor del control continuo que mantendría la dinámica del sistema “sobre” o “en” la superficie de deslizamiento. El conocimiento del control equivalente permite diseñar el ciclo de trabajo (d(x,t)) que proporciona conmutación a frecuencia fija en un modulador de anchura de pulsos. Como ejemplo, en el trabajo de Sira-Ramírez [Sira-Ramírez, 89] el ciclo de trabajo se define como el control equivalente al inicio del periodo de conmutación. El principal inconveniente de esta técnica reside en que requiere del conocimiento de los parámetros del sistema para ser evaluada, con la consecuente pérdida de robustez que ello conlleva.

• Actuación sobre el ciclo de histéresis: basadas en la adición de un ciclo de histéresis, en el comparador del control en modo de deslizamiento, que proporciona una frecuencia de conmutación acotada aunque variable cuando el control equivalente es variable en el tiempo [Bühler, 86], [Nicolas, 95], [Carpita, 96]. Asimismo, y en aras de fijar la frecuencia de conmutación, se ha propuesto la utilización de un ciclo de histéresis de anchura variable [Ruiz, 90], [Chiarelli, 93], [Malesani, 96] cuya implementación depende, sin embargo, de los parámetros del sistema y resulta excesivamente compleja.

• Adición de señal de sincronismo: en [Silva, 93], [Pinheiro, 94], [Nicolas, 96] se presentan realizaciones electrónicas mediante la adición de una señal externa que tiene por objetivo provocar conmutaciones forzadas a frecuencia fija. Entre sus problemas pueden destacarse el difícil ajuste del sistema de conmutación, la necesidad de una señal externa y el desconocimiento del efecto de la señal de sincronismo sobre la dinámica resultante.

Cabe observar finalmente que, frente a la acotación de la frecuencia de conmutación por ciclo de histéresis, la opción de conmutar a frecuencia fija permitiría implementar adicionalmente la técnica de “interleaving”, mejorando con ello ciertas características de la tensión de salida, como por ejemplo su rizado.

De todo lo anterior se deduce que, dada su robustez frente a perturbaciones y variaciones de parámetros, la técnica de control en modo de deslizamiento resulta particularmente adecuada para controlar sistemas modulares de conversión DC-AC, en la medida en que:

o Se utilicen técnicas de diseño de control en modo de deslizamiento multivariable, que solventen el problema de acoplo entre variables de control.

o Se mejoren las tentativas de fijar la frecuencia de conmutación para permitir, entre otras, la incorporación de la técnica “interleaving”.


1.6. Políticas de gestión de potencia y de fiabilidad

Aprovechando la arquitectura modular del sistema de conversión, pueden encontrarse en la literatura existente distintas propuestas que incorporan prestaciones adicionales en el control del sistema para mejorar su eficiencia y su fiabilidad. Así por ejemplo, en [Siri, 92a, 92b], las estrategias M-S y CLC de ecualización de corriente se complementan con un sistema de control de límite de corriente máxima que permite activar el mínimo número de convertidores necesario para suministrar la corriente de carga, aumentando con ello la eficiencia global del sistema. Por otra parte, para aumentar la fiabilidad del sistema distintos trabajos proponen incorporar un sistema de control que ecualice el tiempo de funcionamiento de los módulos de conversión [Wu T., 91], [Siri, 92a, 92b], [Wu T., 93]. Asimismo, para solventar el problema de la pérdida del control de corriente en la estrategia Master-Slave ante un fallo del convertidor Master, distintos autores proponen un sistema rotatorio de selección del Master, donde cualquier módulo de conversión puede realizar la función de Master [Siri, 90], [Petruzziello, 90], [Wu T., 91]. Con este sistema es posible sustituir automáticamente el Master en caso de fallo, mejorando de este modo la tolerancia a fallos del sistema modular de potencia.

De lo expuesto en este apartado se deduce que la incorporación de prestaciones adicionales en el control del sistema modular de conversión es deseable dado que permiten aumentar tanto su eficiencia como su fiabilidad.

1.7. Alternativas de implementación del control de sistemas modulares

La complejidad asociada al control y gestión de funcionamiento de un sistema modular de potencia es elevada, ya que no solo se deben conseguir buenas prestaciones en cuanto al control de la tensión de salida y respuesta frente a perturbaciones de tensión de entrada y de carga, sino que además el control debe asegurar una distribución uniforme de la potencia a través de los distintos módulos convertidores y debe incorporar las estrategias y mecanismos necesarios para poder hacer efectivas las ventajas asociadas a los sistemas modulares de potencia en cuanto a flexibilidad, eficiencia, fiabilidad y facilidad de mantenimiento [Wu T., 91, 93]. También debe tenerse en cuenta que en algunos casos la implementación del control implica la realización de operaciones aritméticas no lineales y la evaluación de múltiples casos posibles. Todo ello dificulta su realización analógica, siendo, por tanto, aconsejable su implementación mediante plataformas digitales basadas en microprocesadores de propósito general, microcontroladores, procesadores digitales de señal (DSP) o dispositivos lógicos programables de alta capacidad (FPGA, CPLD, ASIC) [Cha, 90], [Jung, 96, 97, 99], [Baker, 98a, 98b], [Bester, 98], [Espinoza, 98], [Botteron, 2001], [Ramos, 2003a].

En este sentido, la elección del dispositivo digital más adecuado dependerá básicamente de la frecuencia de conmutación de los módulos de conversión, de la frecuencia de muestreo necesaria para no perder información de entrada y del tiempo de proceso o cálculo del algoritmo de control, ya que un retardo excesivo en la salida puede ser causa de pérdida de información o puede hacer inestable el sistema [Ahmed, 97]. Se debe tener en cuenta además que para poder obtener las mejores prestaciones de funcionamiento es conveniente


que la evaluación de las leyes de control de cada módulo inversor así como las tareas de gestión del funcionamiento global del sistema modular se lleven a cabo de forma concurrente o paralela.

A este respecto, las plataformas digitales basadas en microprocesadores, microcontroladores o procesadores digitales de señal han sido ampliamente utilizadas para la realización de controles de inversores [Cha, 90], [Jung, 94, 96, 97], [Espinoza, 98], [Baker, 98a, 98b], [Botteron, 2001] y para la implementación de controles de sistemas modulares de potencia [Holtz, 90], [Wu T., 98]. Sin embargo, este tipo de dispositivos digitales presentan una arquitectura rígida y genérica que no está específicamente adaptada al algoritmo de control que deben resolver y su funcionamiento se basa en la ejecución secuencial de las instrucciones de un programa, lo que impide realizar tareas de forma concurrente. Estas características hacen que el tiempo de proceso sea del orden de decenas de µs [Cha, 90], [Jung, 94], [Espinoza, 98], [Botteron, 2001] lo que limita la frecuencia de conmutación. Igualmente, con el objetivo de minimizar el tiempo de proceso, la mayor parte de los recursos del procesador se utilizan en la implementación del algoritmo de control en detrimento de otras funciones [Jung, 99]. Debido a las limitaciones en la velocidad de proceso, es habitual que, en los sistemas modulares que incorporan este tipo de dispositivos, cada módulo disponga de su propio procesador o procesadores, ya que es inviable que un mismo procesador pueda controlar el funcionamiento de todos los módulos [Holtz, 90], [Wu T., 98]

A diferencia de las plataformas digitales anteriores, la estructura básica de los dispositivos FPGA (Field Programmable Gate Array) está compuesta por una matriz de bloques lógicos configurables interconectados entre sí por una red de conexiones programables. Estos dispositivos permiten diseñar de forma relativamente fácil y con un coste razonable arquitecturas hardware específicas para resolver aplicaciones concretas de alta velocidad difícilmente realizables mediante otro tipo de dispositivos digitales [Chan, 94], [Jenkins, 94], [Saucier, 94], [Skahill, 96], [Ashenden, 96], [Ramos, 2001b], [de Castro, 2003]. Las buenas prestaciones que presentan las FPGA’s y la flexibilidad y facilidad de diseño que proporcionan las herramientas de desarrollo [Ramos, 2001b] han impulsado su utilización en aplicaciones caracterizadas por la alta velocidad de proceso y la elevada complejidad de los algoritmos implicados [Jung, 99], [Ramos, 2000], [Ramos, 2001a]. A modo de ejemplo puede citarse la FPGA XC4VFX140 de Xilinx [Xilinx, 2004] que contiene 15.792 bloques lógicos configurables, 9.936 kbits de memoria RAM distribuida en 552 bloques, 192 bloques Xtreme DSP que contienen cada uno de ellos un multiplicador de 18x18 bits, un acumulador y un sumador; 2 procesadores RISC IBM PowerPC 405, 20 Digital Clock Manager (DCM), 1 convertidor analógico-digital de 20bits y 200kSPS, 4 módulos Ethernet Media Access Controller (MAC), 24 full-duplex serial transceivers capaces de alcanzar una velocidad de transmisión de hasta 11.1Gb/s y 896 pines de entrada/salida disponibles para el usuario.

De lo expuesto en este apartado se deduce que la elección de una plataforma FPGA resulta adecuada para la implementación del control de sistemas modulares, dado que permite, a un coste razonable, la ejecución concurrente de las funciones de control y gestión de cada módulo a la velocidad de proceso requerida.


1.8. Objetivos y estructura del trabajo

Tal y como se ha expuesto al principio del capítulo, el diseño del control de sistemas modulares de conversión DC-AC persigue como objetivos el control de la tensión AC de salida, la ecualización de potencias procesadas por cada módulo así como la gestión de funcionamiento global del sistema para mejorar su eficiencia, flexibilidad, y su fiabilidad. A este respecto, y recogiendo trabajos anteriores de otros autores en la literatura especializada, los apartados anteriores han puesto de manifiesto los siguientes aspectos:

• Las estrategias de control Master-Slave (M-S), Central-Limit-Control (CLC) y Circular-Chain- Control (CCC o 3C) permiten alcanzar, con buenas prestaciones, los objetivos de regulación de tensión de salida y ecualización de potencias entre módulos.

• Los controladores lineales que implementan las estrategias anteriores presentan una robustez mejorable frente a perturbaciones y variaciones paramétricas.

• La técnica de control en modo de deslizamiento multivariable para el diseño de los controladores puede resultar una buena alternativa que mejore su robustez, en la medida en que pueda controlarse la frecuencia de conmutación de los módulos de conversión.

• La elección de una plataforma digital FPGA permite implementar tanto las estrategias de control como la gestión del sistema global a la velocidad de proceso requerida en términos de la frecuencia de conmutación de los módulos de conversión.

La ausencia en la literatura de propuestas que diseñen, implementen y validen experimentalmente controles en modo de deslizamiento y políticas de gestión global en sistemas modulares de conversión DC-AC, da lugar a este trabajo que se plantea los siguientes objetivos:

a) Aplicando la técnica de control en modo de deslizamiento multivariable, diseñar controles que implementen las estrategias M-S, CLC y CCC para el control de sistemas modulares de conversión DC-AC realizados mediante onduladores reductores conectados en paralelo.

b) Proponer un algoritmo de control en modo de deslizamiento de frecuencia fija y aplicarlo al control del sistema modular.

c) Diseñar estrategias de gestión de funcionamiento del sistema modular para obtener mayor eficiencia, flexibilidad, fiabilidad y facilidad de mantenimiento.

d) Estudiar las prestaciones de los sistemas de control diseñados en cuanto a la estabilidad y robustez del conjunto frente a variaciones de carga y tensiones de entrada, conexión-desconexión de módulos y variación de las características de los mismos.

e) Realizar el diseño e implementación mediante dispositivos FPGA de las distintas estrategias de control propuestas, así como del sistema de gestión de funcionamiento del sistema modular.

f) Evaluar experimentalmente las prestaciones de los sistemas propuestos con cargas de tipo lineal y no lineal mediante la medida de la distorsión armónica total


(THD) y el cálculo de diversos factores de mérito derivados de la tensión de error y de las corrientes suministradas por los módulos inversores.

Para alcanzar estos objetivos el trabajo se organiza como se detalla a continuación:

En el capítulo 2 se formula, para las estrategias Master-Slave (M-S), Circular Chain Control (CCC) y Central Limit Control (CLC), el problema de control en modo de deslizamiento de un sistema modular genérico formado por N onduladores conectados en paralelo. Tras proponer un conjunto de superficies que cumplan con los requisitos de las estrategias anteriores, se deducen sistemáticamente, mediante la aplicación de la técnica de control en modo de deslizamiento multivariable, las leyes de control correspondientes y el conjunto de restricciones en el que son aplicables.

El capítulo 3 presenta la implementación digital de las estrategias de control propuestas así como de un sistema de gestión de funcionamiento del sistema modular, con un dispositivo lógico programable FPGA. Este capítulo incluye asimismo un conjunto de resultados experimentales obtenidos sobre un prototipo de laboratorio formado por tres onduladores reductores conectados en paralelo, cuyos componentes se han fijado a valores distintos expresamente para evaluar, entre otros, la respuesta del control frente al desapareamiento de módulos. Estos resultados muestran medidas de la tensión de salida, tensión de error, corriente en los inductores y respuesta a saltos de carga.

Con el objetivo de evitar los inconvenientes que la frecuencia de conmutación variable, tiene sobre los elementos de conmutación y sobre el diseño del convertidor, se propone en el capítulo 4 un algoritmo de control a frecuencia de conmutación fija. Asimismo, se describe la implementación del algoritmo mediante FPGA, y se presentan los resultados experimentales obtenidos sobre un módulo inversor. Estos resultados incluyen tanto medidas de la tensión de error y la respuesta a saltos de carga, como un estudio comparativo del mismo módulo controlado mediante un controlador lineal y una modulación PWM convencional.

En el capítulo 5 se estudia la aplicación del algoritmo de conmutación a frecuencia fija al control del sistema modular, y se propone una extensión del mismo que permita una operación en “interleaving”. Al igual que en los dos capítulos anteriores, se propone el diseño e implementación práctica de esta aplicación mediante una FPGA. El capítulo se complementa con los resultados experimentales obtenidos en el mismo prototipo de laboratorio constituido por tres onduladores reductores conectados en paralelo.

Finalmente, el capítulo 6 detalla las conclusiones de este trabajo y sugiere futuras líneas de investigación de cara a su continuación.

2.1

CAPÍTULO 2

Aplicación del control en modo de deslizamiento a onduladores conectados en paralelo

2.1. Introducción

En este capítulo se presenta el diseño del control en modo de deslizamiento de un sistema modular de potencia formado por la conexión en paralelo de N inversores reductores de puente completo, teniendo en cuenta diferentes estrategias de ecualización de la corriente a través de los distintos módulos.

En el apartado 2.2 se presentan los conceptos básicos relacionados con el diseño y análisis de la técnica de control en modo de deslizamiento multivariable. El apartado 2.3 presenta, a modo de recordatorio, el diseño y análisis del control en modo de deslizamiento de un inversor reductor de puente completo para el seguimiento de una señal de referencia senoidal, en los casos de control de dos y tres niveles utilizando la función de conmutación propuesta por Carpita et al. en [Carpita, 88]. Este análisis tiene un doble objetivo: en primer lugar ilustrar la metodología de diseño del control en modo de deslizamiento aplicado a un inversor reductor en puente completo y, en segundo lugar, poner de manifiesto las buenas prestaciones que presenta esta técnica de control en cuanto a robustez frente a variaciones paramétricas y en cuanto al seguimiento preciso de la señal de referencia. Además, este análisis también permite obtener el comportamiento del sistema modular de potencia cuando sólo hay un inversor activo, así como las restricciones de diseño a tener en cuenta con relación a los parámetros del inversor y de la señal de referencia senoidal.

Posteriormente, el control presentado para un inversor reductor en puente completo se aplica al control de N inversores conectados en paralelo, evidenciando el desapareamiento de corrientes suministradas por cada módulo inversor cuando existen diferencias paramétricas entre los módulos. Este problema se resuelve introduciendo en el diseño del control en modo de deslizamiento las estrategias de ecualización de corriente Master-Slave


(MS), Central Limit Control (CLC) y Circular Chain Control (CCC). Estas estrategias junto con sus correspondientes funciones de conmutación se describen en el apartado 2.4.

Tras poner de manifiesto las dificultades de diseño del control en modo de deslizamiento de las estrategias anteriores debido al acoplamiento entre variables de control, en el apartado 2.5 se describen, como posibles alternativas que permiten evitar estas dificultades, los métodos de control jerárquico y de diagonalización [DeCarlo, 88].

En el diseño realizado se ha considerado también el caso particular de que haya sólo dos módulos inversores activos, situación que puede ocurrir cuando se desactiva un módulo por fallo o por que el bajo consumo de energía por parte de la carga así lo justifique. El proceso de diseño juntos con los resultados obtenidos se muestran en los apartados 2.6 y 2.7.

En los siguientes apartados se analizan las prestaciones y características de los controles diseñados en cuanto a la dinámica del sistema en régimen deslizante (apartado 2.8) y el dominio de existencia del régimen deslizante (apartado 2.9). En el apartado 2.10 se generaliza este análisis para cargas no lineales y reactivas, y finalmente, en el apartado 2.11 se comentan las conclusiones de este capítulo.

2.2. Procedimiento de diseño del control multivariable en modo de deslizamiento

Los convertidores conmutados se pueden considerar como un sistema de estructura variable (VSS) debido a que presentan varias topologías lineales en función del valor de la señal de control. La utilización en este tipo de sistemas del control en modo de deslizamiento (SMC) presenta indudables ventajas como puede ser una respuesta dinámica excelente, reducción del orden del sistema, insensibilidad frente a variaciones paramétricas, rechazo de perturbaciones y simplicidad de implementación.

Básicamente, el control de estructura variable o control en modo de deslizamiento utiliza una ley de control conmutada de alta velocidad para conducir la trayectoria de estado de un sistema hacia una superficie definida por el usuario en el espacio de estado, denominada superficie de conmutación o deslizamiento, y mantener la trayectoria del sistema sobre dicha superficie el resto del tiempo. De esta manera, la trayectoria se puede dividir en dos partes correspondientes a dos modos de funcionamiento: el modo de alcanzabilidad durante el cual la trayectoria de estado se mueve hacia la superficie de conmutación y la alcanza, y el modo de deslizamiento durante el cual del sistema se mantiene sobre dicha superficie. Cuando el sistema está sobre la superficie de deslizamiento se dice que se encuentra en régimen deslizante y su dinámica estará gobernada por los parámetros de dicha superficie. Por tanto, la elección adecuada de la superficie de deslizamiento nos permite obtener el comportamiento dinámico deseado del sistema a controlar.

Las nociones esenciales del procedimiento de diseño de un control en modo de deslizamiento y del análisis del comportamiento del sistema cuando se encuentra en régimen deslizante se pueden desglosar a través de las definiciones y pasos de diseño que se detallan a continuación [Utkin, 77], [Sira-Ramírez, 87], [DeCarlo, 88], [Hung, 93], [Gao, 93]:

Capítulo 2. Aplicación del control en modo de deslizamiento a onduladores conectados en paralelo 2.3

• Descripción del sistema en lazo cerrado

Para detallar el procedimiento de diseño se va a considerar el caso general de un sistema de estructura variable (VSS) que presenta un modelo de estado no lineal en el vector de estado, x, y lineal en el vector de control, u, de la forma:

( ) ( ) ( ) ( )ttBtt uxxfx ,, +=& (2.1)

donde x(t) ∈ R n, f (x,t) ∈ R n, B(x,t) ∈ R n x m con n > m y cada entrada de control ui(t) del vector de control u(t) ∈ R m tiene la forma:

( ) ( ) ( )( ) ( )

mitsitutsitu

tuii

iii ,...,1

0,,0,,

, =

<>

=−

+

xxxx

xσσ

(2.2)

siendo las funciones σi (x,t) las componentes del vector σ (x,t) que se denomina función de conmutación y es de dimensión m.

La superficie definida por σ(x,t)=0 se denomina superficie de conmutación, es una superficie de dimensión (n-m) definida en R n y viene determinada por la intersección de las m superficies de conmutación σ i(x,t)=0 de dimensión (n-1).

• Elección de la superficie de conmutación

El primer paso del proceso de diseño es escoger una superficie de conmutación σ(x,t)=0 que garantice el comportamiento dinámico deseado del sistema cuando éste se encuentre en régimen deslizante. Habitualmente se consideran, por razones de simplicidad, superficies de conmutación lineales con respecto al vector de estado:

( ) ( ) ( ) ( )[ ] xxxxxσ Stttt Tm == ,,,, 21 σσσ L (2.3)

donde S es una matriz de dimensión m x n de coeficientes constantes.

• Diseño de la ley de control

El siguiente paso consiste en diseñar la ley de control u(x,t) del control de estructura variable (VSC) tal que conduzca la trayectoria de estado hacia la superficie de conmutación y la mantenga sobre ella.

El principal requisito en el diseño de la ley de control es que satisfaga la condición de alcanzabilidad, que es la condición según la cual el estado x del sistema se mueve hacia la superficie de conmutación y la alcanza. El cumplimiento de la condición de alcanzabilidad garantiza la existencia del modo de deslizamiento sobre la superficie de conmutación.

En la literatura existen diversas propuestas para especificar la condición de alcanzabilidad. Dos de ellas muy utilizadas habitualmente son [Gao, 93], [Hung, 93]:

a) Propuesta basada en la función de conmutación. Esta propuesta da lugar a un VSC donde cada superficie de conmutación individual y sus intersecciones son superficies de deslizamiento y viene dada por:


miconcuando

cuando

ii

ii

...10000

=<>><

σσσσ

&

& (2.4)

o de forma equivalente:

miconii ...10 =<σσ & (2.5)

Esta condición de alcanzabilidad es global pero no garantiza que la alcanzabilidad se consiga en un tiempo finito. Una condición similar pero de naturaleza local fue propuesta por Utkin [Utkin, 77]:

0lim0lim00

><−+ →→

iiii

y σσσσ

&& (2.6)

La condición (2.6) se conoce con el nombre de condición de existencia del modo de deslizamiento ya que constituye una condición suficiente para la existencia del régimen deslizante.

b) Propuesta basada en la función de Lyapunov. Esta propuesta da lugar a un VSC donde sólo la intersección de todas las superficies de conmutación es una superficie de deslizamiento y consiste en escoger V(x,t) = σTσ como función de Lyapunov, de forma que la condición de alcanzabilidad global viene dada por:

( ) 00, ≠< σx cuandotV& (2.7)

En este caso se puede garantizar un tiempo de alcanzabilidad finito modificando (2.7) [Hung, 93]:

( ) positivoesdondecuandotV εσεx ,0, ≠−<& (2.8)

• Deducción de la dinámica deslizante

Un punto importante en el diseño y análisis del control de estructura variable es definir la ecuación diferencial del sistema en los puntos de discontinuidad y con ello determinar el comportamiento de la planta cuando está en modo de deslizamiento.

En la literatura existen diversos métodos para definir la ecuación diferencial del sistema en los puntos de dinámica discontinua, uno de ellos es el método del control equivalente cuya justificación formal fue derivada por Filippov a principios de la década de los 60. El método del control equivalente fue propuesto por Utkin [Utkin, 78] y permite determinar de forma relativamente sencilla la dinámica de sistemas multientrada cuando se encuentran en régimen deslizante. El control equivalente ueq(x), es el valor de la entrada del sistema (2.1) tal que la trayectoria de estado, una vez interceptada la superficie de conmutación σ(x,t)=0 en t=to, se mantiene sobre ella para t ≥ to dando lugar al régimen deslizante. El control equivalente se puede interpretar como el valor medio que toma la variable de control u(x) en su conmutación entre los valores posibles que puede adquirir y se obtiene reconociendo que la existencia del modo de deslizamiento implica:

( ) ( ) ottparatyt ≥== 0,0, xσxσ & (2.9)

denominadas condiciones de invarianza [Sira-Ramirez, 87].


Diferenciando σ (x,t) con respecto al tiempo se obtiene:

( ) ( ) ( ) ( )[ ] 0,,, =∂∂

++

∂∂

=∂∂

+∂∂

∂∂

=t

tBttt

t σxuxxfxσσx

xσxσ eq& (2.10)

Para obtener ueq(x) se debe cumplir que la matriz [∂σ/∂x]B(x,t) sea no singular (det[∂σ/∂x]B(x,t)≠0) para todo t y x. Esta condición es conocida como condición de transversalidad [Sira-Ramírez, 87, 88]. Despejando ueq(x) de (2.10) se obtiene:

( ) ( ) ( )

∂∂

+∂∂

∂∂

−=−

tttB σxf

xσx

xσxueq ,,

1

(2.11)

Además, el control equivalente (2.11) debe respetar los límites impuestos por (2.2) [Bühler, 86], [Utkin, 92] es decir:

miconuuuuu iieqiii ...1,max,min =<< −+−+ (2.12)

Conociendo ueq(x), se puede obtener la dinámica del sistema sobre la superficie de deslizamiento σ (x,t)=0, también conocida como dinámica deslizante ideal [Sira-Ramirez, 87, 88], sustituyendo (2.11) en (2.1):

( ) ( ) ( ) ( ) ( )

∂∂

+∂∂

∂∂

−=−

tttBtBtt σxf

xσx

xσxxfx ,,,,

1

& (2.13)

Si se considera el caso particular de que la superficie de conmutación es lineal σ(x,t)=Sx=0, entonces ∂σ/∂x = S y la expresión (2.13) queda reducida a:

( ) ( ) ( )[ ][ ] ( ) ( ) ( )[ ]t

tBStBtStBStBIt∂∂

−−= −− σxxxfxxx 11 ,,,,,& (2.14)

Para superficies de conmutación invariantes con el tiempo ( 0=∂∂ tσ ) la expresión (2.14) queda:

( ) ( ) ( )[ ][ ] ( )tStBStBIt ,,, 1 xfxxx −−=& (2.15)

Cabe destacar que, en modo de deslizamiento, el sistema equivalente no sólo debe satisfacer la dinámica de estado n-dimensional (2.15) sino además las m ecuaciones algebraicas σi (x,t)=0 con i=1,...,m. Ambas restricciones reducen la dinámica del sistema en régimen deslizante de un modelo inicial de orden n a un modelo de orden (n-m) [DeCarlo, 88].


2.3. Control en modo de deslizamiento en inversores reductores

En este apartado se presenta en primer lugar el diseño y análisis del control en modo de deslizamiento de un inversor reductor en puente completo para el seguimiento de una señal de referencia senoidal, para los casos de señales de control de dos (apartado 2.3.1) y tres niveles (apartado 2.3.2), utilizando la función de conmutación propuesta por Carpita et al. en [Carpita, 88]. A través de este análisis se ilustrará la metodología de diseño del control en modo de deslizamiento aplicado a un inversor reductor en puente completo, poniéndose de manifiesto las buenas prestaciones que presenta esta técnica de control en cuanto a robustez frente a variaciones paramétricas y en cuanto al seguimiento preciso de la señal de referencia. Además, este análisis también permite obtener el comportamiento del sistema modular de potencia cuando sólo hay un módulo inversor activo, así como las restricciones de diseño a tener en cuenta con relación a los parámetros del inversor y de la señal de referencia senoidal. Posteriormente, en el apartado 2.3.3, el control diseñado para un sólo inversor reductor en puente completo se generaliza al control de N inversores conectados en paralelo, poniendo de manifiesto, en este caso, el desapareamiento de las corrientes suministradas por cada módulo inversor cuando existen diferencias paramétricas entre los módulos que componen el sistema inversor. La solución a este problema se pospone para el siguiente apartado.

2.3.1. Control en modo de deslizamiento para el seguimiento de una señal de referencia AC en un inversor reductor de puente completo

• Modelo del sistema

En la figura 2.1 se muestra el circuito eléctrico de la etapa de potencia de un inversor basado en un inversor reductor en puente completo. El convertidor está compuesto por un puente completo a la entrada, que permite obtener una tensión de salida bipolar, junto con un filtro de salida LC. El puente completo está formado por cuatro transistores S1, S2, S3 y S4 cuyo estado ON/OFF se gobierna individualmente con una señal de control binaria uHI, uLI, uHD, uLD cuya activación, a 1 lógico, pone en conducción, ON, al transistor correspondiente. El estado de los transistores del puente determinará el valor de la tensión de entrada Vin del filtro de salida.

E

LrL

C R+uHI

uLI

uHD

uLD

+

voAC

-

iL

iC iO

S1 S2

S4S3Vin

Figura 2.1. Esquema eléctrico del inversor reductor en puente completo


El comportamiento dinámico del inversor de la figura 2.1 está gobernado por la ecuación en el espacio de estado:

uBA += xx& (2.16)

donde A ∈ R 2x2 y B ∈ R 2x1 son las matrices de estado y entrada, respectivamente, de coeficientes reales y constantes, x es el vector de estado cuyas componentes son las variables de estado y, finalmente, u es la entrada de control que puede tomar dos posibles conjuntos de valores: u∈ -1,1 para realizar un control de dos niveles, o bien u∈ -1,0,1 en el caso de realizar un control de tres niveles. En la tabla 2.1 se indica la correspondencia entre el valor de la señal de control u, el valor de la tensión de entrada Vin del filtro de salida del convertidor y el estado de los transistores del puente completo S1, S2, S3 y S4.

u Vin S1 S2 S3 S4 1 E ON OFF OFF ON 0 0 ON ON OFF OFF 0 0 OFF OFF ON ON -1 -E OFF ON ON OFF

Tabla 2.1. Señal de control ‘u’ y estado de los interruptores del puente completo del inversor

Si se toman como variables de estado la tensión en el condensador (que coincide con la tensión de salida debido a que, a efectos de simplificación, no se considera la resistencia de pérdidas asociada a dicho elemento), vc, y su derivada cv& la ecuación de estado (2.16) puede ser escrita como:

uLCE

vv

CRLr

LCRRr

vv

c

cLL

c

c ⋅

+

⋅

−−

+−=

01

10

&&&

& (2.17)

• Función de conmutación

En [Carpita, 88, 93, 96], se propone la siguiente función de conmutación para realizar el seguimiento de una tensión AC en un inversor reductor en puente completo:

( ) [ ] [ ] ekekeekk TT && ⋅+⋅=== 2121ee xkxσ (2.18)

donde xe es el vector de estado de error definido como:

[ ] [ ]

[ ] ( )twsenVvyvvvvecon

ee

orrT

rrcr

TT

==−=

−==

&

&

r

re

x

xxx

, (2.19)

donde vr es la tensión de referencia a seguir. Teniendo en cuenta (2.19), se puede rescribir (2.18) como:

( ) ( ) ( )crcr vvkvvk && −+−= 21exσ (2.20)

En este caso, sólo se dispone de una superficie de conmutación descrita por la ecuación σ(xe) = 0, que representa un subespacio de orden uno del espacio de estado de error y que geométricamente se corresponde con una recta. Dado que xe representa el estado del error, el punto de operación deseado para el sistema (2.16) se corresponde con xe = 0.


• Ley de control

La ley de control se determina de modo que se cumpla la condición (2.5). Si se realiza un control de dos niveles, u∈ -1, 1, la ley de control vendrá dada por:

( )( )

<−>

=0101

e

e

xx

σsiσsi

u (2.21)

• Dinámica del sistema en régimen deslizante

El comportamiento estático y dinámico del sistema se puede analizar en función de las variables de estado del error:

BuAAr −−=−= xxxxx rre &&& (2.22)

donde Ar cumple la relación rr xx rA=& siendo [ ]rr vv &&&& =rx , por tanto:

−

=010

2o

r wA (2.23)

Cuando el sistema se encuentra en modo de deslizamiento se puede sustituir u por ueq para determinar la dinámica deslizante ideal del error. El control equivalente, ueq, se calcula considerando la condición de invarianza ( ) 0=exσ& , esto es:

( ) ( ) ( ) 0=−−=−==∂

∂∂∂

= eqrTTT BuAA

txxkxxkxkx

xx rre

e

ee &&&&

σσ (2.24)

Para que la expresión (2.24) se cumpla, el valor de la señal de control u, debe tomar un valor determinado ueq, dado por:

( ) ( )

++

++−⋅=

−=−

cl

cl

ro

rTT

eq

vCRL

rvLCR

Rrvwekk

ELC

AABu

&&12

2

1

1 xxkk r

(2.25)

Sustituyendo (2.25) en (2.22) se obtiene:

−

==210

10kk

AconA eeexxe& (2.26)

La expresión (2.26) es la ecuación diferencial del error de estado del sistema cuando éste se encuentra en régimen deslizante, y por tanto describe su comportamiento estático y dinámico sólo cuando se encuentra en dicho régimen. La matriz Ae es singular (det Ae = 0), por lo que el orden del sistema, en régimen deslizante, se ha reducido de dos a uno.

La expresión (2.26) es un sistema de ecuaciones lineales homogéneas con coeficientes constantes, por tanto se buscan soluciones de (2.26) de la forma: treξxe = , donde r es un valor propio y ξ un vector propio asociados a la matriz de coeficientes Ae [Boyce, 98]. Los


valores propios de la matriz Ae son r1 = -k1/k2 y r2 = 0, cuyos vectores propios correspondientes son ξ1 = [-k2/k1 1]T y ξ2 = [1 0]T. Por tanto, la solución general de (2.26) viene dada por:

( )cxe tψ= (2.27)

donde c es un vector de constantes c = [c1 c2]T y ψ(t) es una matriz fundamental1 para el sistema (2.26):

( ) ( ) ( )

( )

−=

−

−

01

21

2112

tkk

tkk

eekk

tψ (2.28)

La constante c2 se puede determinar teniendo en cuenta que en régimen deslizante se cumple:

( ) 021 =⋅+⋅= ekek &exσ (2.29)

La solución general de la ecuación diferencial (2.29) viene dada por:

( ) tkk

ecte 21

'1

−= (2.30)

Comparando ambas soluciones, (2.27) y (2.30), se obtiene que c2 = 0, mientras que el valor de la constante c1=-c1’(k1/k2) dependerá de las condiciones iniciales del sistema. De lo anterior se deduce que la solución de equilibrio de la ecuación diferencial (2.26) (también llamada punto de funcionamiento en régimen estacionario [Bühler, 86]), o sea los valores

∗ex que cumplen ,0== ∗

•∗

ee xx eA es única y se corresponde con el origen del espacio de

estado: [ ]T00=∗ex . Para que el punto de equilibrio del sistema (2.26) sea asintóticamente

estable, se debe cumplir que el valor propio r1 sea negativo [Boyce, 98], lo que da lugar a la condición de diseño k1/k2 > 0, o lo que es lo mismo, la pendiente de la recta de conmutación (2.20) sobre el plano de estado de error debe ser negativa. Se debe hacer notar que esta estabilidad tiene naturaleza local ya que sólo es válida cuando el sistema se encuentra en régimen deslizante.

• Dominio de existencia del régimen deslizante

El control equivalente es una herramienta útil no sólo para determinar el comportamiento del sistema cuando está en régimen deslizante, sino también para establecer una condición de existencia de dicho régimen. En efecto, para que exista localmente sobre la superficie de conmutación (2.20) un régimen en modo de deslizamiento del sistema definido por (2.17), es necesario y suficiente que el control equivalente (2.25) cumpla [Sira-Ramírez, 88], [Utkin, 92]:

( ) maxmin uuu eq << ex (2.31)

donde umin = -1 y umax = 1 son los dos posibles valores que, en nuestro caso, adquiere la variable de control u. 1 Matriz fundamental es aquella cuyas columnas son los vectores que forman un conjunto fundamental de soluciones para el sistema homogéneo eee A xx =&


El dominio de existencia del régimen deslizante está limitado por la condición (2.31). Geométricamente, los límites de este dominio se corresponden con dos puntos de la recta de conmutación (2.20) y dicho dominio puede ser representado como el segmento de la recta de conmutación incluido entre esos dos puntos. Los límites se determinan resolviendo (2.24) en términos de la variable de estado e para los dos posibles valores de la señal de control u∈ -1,1 [Carpita, 88, 96], de donde se obtiene:

( ) ( )( )

−⋅

++⋅

−

+⋅+

=LCEuv

CRLrvw

LRCRr

wkkkkue c

lco

l

o

&1

1, 2

2212

212x (2.32)

con u∈-1,1.

El dominio de existencia del régimen deslizante sobre la recta de conmutación (2.20) está delimitado por los valores extremos de (2.32):

( ) ( )1,,1, maxmin −==== ueeuee xx (2.33)

Siendo por tanto los puntos, xe1 y xe2, de la recta de conmutación que delimitan el dominio de existencia del régimen deslizante:

( )( ) ( )( )max21maxmin21min ,,, ekkeekke ⋅−=⋅−= e2e1 xx (2.34)

En la figura 2.2 está representada la recta de conmutación (2.29) en el espacio de estado de error, donde se ha especificado los dos puntos de la recta, xe1 y xe2, que delimitan el dominio de existencia de régimen deslizante.

•

e

e∗ex

e2x

1ex

( ) 0=exσ 1max == uueq

1min −== uueq

maxemine

( ) 10 =⇒> uexσ

( ) 10 −=⇒< uexσ

Figura 2.2. Representación del dominio de existencia del régimen deslizante sobre la recta de conmutación en el plano de estado de error

Lógicamente, para que exista régimen deslizante en el punto de equilibrio [ ]T00=∗ex , éste

debe pertenecer al dominio de existencia del régimen deslizante: e2ee1 xxx << ∗ . Esta condición se puede expresar también en términos de la variable de estado del error e: emin<0<emax, lo cual se traduce, teniendo en cuenta la expresión (2.32), en la siguiente condición:


EvRLrCvLCw

RRr

clcol <⋅

++⋅

−

+&2

(2.35)

Cuando el sistema se encuentra en régimen deslizante y en estado estacionario se cumple que vc = vr, con vr = Vr·sen(wot), por lo que la condición (2.35) se puede rescribir en términos de la señal de referencia vr:

( )

( )

⋅+

−+−=

<+⋅

⋅

++

−

+

ol

ol

roolo

l

wRLrCLCwRrarctgcon

VEtww

RLrCLCw

RRr

2

21

222

2

1

cos

φ

φ

(2.36)

El caso más restrictivo de la condición (2.36) se obtiene cuando cos (w0 t + φ ) = 1:

( )oww

ww

RLrCLCw

RRr

VE

olol

r =

=

⋅

++

−+

>γ

121

222

2 (2.37)

donde ( )wγ es el módulo de la respuesta frecuencial del filtro de salida del inversor

reductor en puente completo. En la figura 2.3 se muestra la representación de ( )wγ en función de la frecuencia para un inversor reductor en puente completo con los siguientes parámetros: C=20 µF, L=1.5 mH, rl=0.1 Ω y diferentes valores de resistencia de carga.

R=100ΩR=20ΩR=10ΩR=5Ω

Figura 2.3. Representación de ( )wγ para distintos valores de resistencia de carga R

La expresión (2.37) establece una condición en términos de los parámetros del convertidor (L, C, rl), de la resistencia de carga R y de los parámetros de la señal de referencia (amplitud y frecuencia) que asegura que el punto de equilibrio del sistema equivalente en régimen deslizante (2.26) está incluido dentro del dominio de existencia. Es decir, se alcanza régimen deslizante para todos los valores del cociente Vr/E que están por debajo de


la curva que representa el módulo de la respuesta frecuencial del inversor reductor en puente completo para una determinada resistencia de carga R. Por otra parte, dada una amplitud de tensión de salida para la cual existe régimen deslizante, el régimen deslizante se mantiene si aumenta la resistencia de carga, tal y como se observa en la figura 2.3. Es por este motivo que el diseño de parámetros para obtener la señal de salida deseada debe realizarse para el valor de resistencia de carga mínimo, ya que es éste el caso más restrictivo [Biel, 2001a].

De los resultados obtenidos del diseño y análisis del control en modo de deslizamiento de un inversor reductor en puente completo se pueden extraer, a modo de resumen, las siguientes conclusiones:

• En régimen deslizante el orden inicial del sistema, n = 2, se reduce a n-m =1, donde m =1 es la dimensión del vector función de conmutación.

• Si el sistema alcanza el régimen deslizante, entra en una dinámica transitoria regida por (2.29) y cuya duración dependerá del cociente k2/k1, después de la cual el error de seguimiento se cancela, entrado en un estado permanente caracterizado por el seguimiento preciso de la señal de referencia por parte del sistema En la figura 2.4 se representa un ejemplo de la evolución de la trayectoria de estado en el espacio de estado desde un estado inicial xe(t=0) hasta que alcanza el punto de equilibrio en régimen deslizante.

• El comportamiento dinámico y estático del sistema en régimen deslizante es independiente de los parámetros de la planta y depende exclusivamente de los parámetros del control, en concreto de la relación k2/k1.

• Una disminución de la relación k2/k1 permite aumentar la velocidad del régimen transitorio pero reduce el dominio de existencia del régimen deslizante.

•

e

e∗ex

maxuueq =

minuueq =

maxuu =

minuu =

A

B

C( )0=tex

Figura 2.4. Evolución de la trayectoria de estado en el espacio de estado de error. A: modo de alcanzabilidad; B: dinámica transitoria en régimen deslizante; C: estado permanente en régimen

deslizante


2.3.2. Control en modo de deslizamiento de un inversor reductor en puente completo con una señal de control de tres niveles

En la sección 2.3.1 se ha descrito el control en modo de deslizamiento aplicado a un inversor reductor en puente completo para el seguimiento de una señal de referencia AC utilizando una señal de control de dos niveles u ∈ -1,1. El puente completo que incorpora la estructura del inversor (ver figura 2.1) también permite realizar un control de tres niveles u ∈ -1,0,1. El control de tres niveles reduce a la mitad la frecuencia de conmutación de los interruptores del puente completo que incorpora el inversor y con ello las pérdidas correspondientes, manteniendo constante la frecuencia en la tensión de salida del puente.

Con un control de tres niveles, la señal de control u puede adquirir dos conjuntos de valores 0,1 ó 0,-1. La ley de control se determina de modo que se cumpla la condición (2.5): 0<σσ & , donde σ es la función de conmutación (2.18). La derivada de la función de conmutación se puede expresar en función del control equivalente (2.25):

( ) ( ) ( )eqeqT uu

LCEuuBt −−=−−= kx,σ& (2.38)

Para cumplir la condición (2.5), teniendo en cuenta (2.38), la variable de control u debe tomar el conjunto de valores 0, 1 cuando ueq es positivo y 0, -1 cuando es negativo [Carpita, 93], de forma que la ley de control vendrá dada por:

( )( )( )( )

<−=>=

<

<=>=

>

0100

0

0001

0

e

e

e

e

xxxx

σσσσ

siusiu

u

siusiu

u

eq

eq

(2.39)

donde ueq, en régimen deslizante y estado estacionario, viene dada por:

( )

⋅+

−+−=

++⋅

⋅

++

−

+⋅=

ol

ol

oololr

eq

wRLrCLCwRrarctgcon

twwRLrCLCw

RRr

EVu

2

21

222

2

1

2sin

φ

φπ

(2.40)

El control equivalente (2.40) depende de los parámetros de la planta y de la señal de referencia lo que dificulta su evaluación. Sin embargo, si se cumple que la impedancia que presenta la inductancia es mucho menor que la que presenta el paralelo entre la capacidad y la resistencia de carga, es posible obtener una simplificación del problema aproximando ueq por vr/E [Carpita, 93], de lo que resulta la siguiente ley de control:

( )( )( )( )

<−=>=

<

<=>=

>

0100

0

0001

0

e

e

e

e

xxxx

σσσσ

siusiu

Ev

siusiu

Ev

r

r

(2.41)


Esta aproximación introduce una pequeña distorsión en la forma de onda de salida en torno al paso por cero de la señal de referencia, ya que en ese caso el signo de ueq es distinto al de vr/E [Carpita, 93].

Vistas las bases de diseño del control en modo de deslizamiento para un único inversor reductor en puente completo, los siguientes apartados abordan su generalización al caso de N módulos conectados en paralelo.

2.3.3. Control en modo de deslizamiento de un sistema inversor modular para el seguimiento de una señal AC


La figura 2.5 muestra el esquema eléctrico de un sistema modular de potencia formado por N inversores reductores en puente completo conectados en paralelo.

E1

L1/2

L1/2

rL1/2

rL1/2C1 R

+uHI1

uLI1

uHD1

uLD1

+

VoAC

-

EN

LN/2

LN/2

rLN/2

rLN/2CN

+uHIN

uLIN

uHDN

uLDN

iL1

iLN

Figura 2.5. Esquema eléctrico del sistema modular inversor

Cada módulo individual incorpora un puente completo de transistores y un filtro de salida LC que dispone de dos inductancias para evitar el cortocircuito que se produce cuando la señal de control que activa los transistores de la rama derecha no tiene el mismo valor para todos los módulos.

El comportamiento dinámico del sistema modular de potencia de la figura 2.5 está gobernado por la ecuación en el espacio de estado:

uxx BA +=& (2.42)

donde A ∈ R N+1xN+1 y B ∈ R N+1xN son las matrices de estado y entrada respectivamente de coeficientes reales y constantes, x ∈ R N+1 es el vector de estado cuyas componentes son las


variables de estado y finalmente u ∈ R N es el vector de control, cuyas componentes ui pueden tomar dos posibles conjuntos de valores: ui∈ -1, 1 para realizar un control de dos niveles, o bien ui∈ -1, 0, 1 en el caso de realizar un control de tres niveles.

Si se toman como variables de estado la tensión en el condensador vc, su derivada cv& y las corrientes de inductor iLi para i =2...N, el vector de estado x, y las matrices A, B vendrán dadas por:

[ ]

1

112

2

3

3

2

2

1

1

3

3

3

2

2

2

1

1

3

3

1

1

2

2

1

1

1

1

1

1

2

1

000

000

0000

0001

0001

0001

1100010

−

==

==

=

−−

−−

−−

−−−−−−−

=

=

∑∑N

i ieq

N

ii

N

N

N

N

N

lN

N

l

l

N

lNlllllll

eq

LNLcc

LLyCCcon

LE

LE

CLE

CLE

CLE

CLE

B

Lr

L

Lr

L

Lr

L

CLr

CLr

CLr

CLr

CLr

CLr

Lr

RCCRLr

CL

A

iivv

L

MLMMM

L

L

L

L

MLMMMM

L

L

L

L

L&x

(2.43)


Para obtener las mismas prestaciones en cuanto al seguimiento de la tensión de salida que en el caso de un sólo inversor, se propone utilizar en cada uno de los convertidores la misma función de conmutación que en el apartado 2.3.1, esto es:

( ) ( ) ( ) ( )[ ] rxxxxxxσ rT

N BK +== σσσ L21 (2.44)

donde las matrices K ∈ R NxN+1, Br∈ R Nx2 y el vector de referencia xr vienen definidas por:

−−

−−−−−−

=

000

000000000

21

3231

2221

1211

L

MLMMMM

L

L

L

NN kk

kkkkkk

K ,

=

21

3231

2221

1211

NN

r

kk

kkkkkk

BMM

, [ ]Trr vv &=rx (2.45)

donde vr es la tensión de referencia a seguir.


Por simplicidad se escoge ki1 = k1 y ki2 = k2 para i = 1,..., N. Esto quiere decir que todos los componentes del vector función de conmutación σ(x,t) son iguales, lo que permite realizar la siguiente simplificación:

( ) [ ] [ ][ ]

crcr

Trrr

T

vveyvveconekekvvkkkkBt

&&&&

&L

−=−=⋅+⋅=+−−=+=

,00,

21

2121 xxxkxσ r (2.46)

Igualmente se puede simplificar la matriz de entrada B y el vector de control u:

uuuji

LE

LE

CLEB

jiji

T

N

NN

i i

i

==⇒∀=

= ∑

=

,

02

2

1

σσ

L (2.47)

La simplificación definida por (2.46) y (2.47) se traduce en que el sistema multientrada definido por (2.42) pasa a estar controlado por un sólo lazo de tensión común a todos los módulos convertidores y dispone, por tanto, de una sola señal de control u.

• Ley de control

La ley de control se determina de modo que se cumpla la condición (2.5). Si se realiza un control de dos niveles, u∈ -1, 1, la ley de control vendrá dada por:

( )( )

<−>

=0101

e

e

xx

σsiσsi

u (2.48)

• Dinámica del sistema en régimen deslizante

Para determinar el sistema equivalente en régimen deslizante se calcula en primer lugar el control equivalente que viene dado por:

( ) ( ) [ ]rxxkkxxx

x rrTT

eq ABABtσAσBσu +−=

∂∂

+∂∂

∂∂

−=−

−1

1

(2.49)

donde la matriz Ar está definida por (2.23). Operando con la expresión (2.49) se obtiene finalmente:

( )

−−

++

++−⋅

= ∑∑

=

−

=

N

iLi

i

lilc

lc

l

eqro

N

i i

ieq i

Lr

Lr

Cv

CRLrv

CRLr

CLvwe

kk

CLEu

2 1

1

1

1

1

12

2

1

1

1

111&&x

(2.50)

Si se considera la misma tensión de entrada para todos los módulos: Ei = E con i = 1,..., N, la expresión (2.50) resulta:


( )

−−

++

++−⋅= ∑

=

N

iLi

i

lilc

lc

l

eqroeqeq i

Lr

Lr

Cv

CRLrv

CRLr

CLvwe

kkL

ECu

2 1

1

1

1

1

12

2

1 111&&x

(2.51)

Sustituyendo (2.51) en (2.42) se obtiene la ecuación de estado del sistema equivalente en régimen deslizante:

rxxx ∗∗ += wBA& (2.52)

donde ( ) ABBAA TT kk 1−∗ −= y ( ) rrT

w ABBBB 1−∗ −= k .

teniendo en cuenta (2.23), (2.43), (2.46) y (2.47) las matrices A* y Bw* vienen dadas por:

NiparaLLr

Lr

Aykk

Lr

RCLCMcon

ALL

rA

LA

LLML

LRLr

AL

ALL

rA

LLML

LRLr

AL

AL

ALL

rLML

LRLr

kk

A

eql

i

lii

Leq

NNN

lN

NNNeq

N

l

Nl

eql

Nl

eql

,...,21

111

111

111

000000010

1

1

2

1

1

1

321

1

33

33

32

3313

1

23

22

22

2

212

1

2

1

=

−=

−+=

+−

+−

+−

−

=∗

L

MMMMMM

L

L

L

L

(2.53a)

−

−

−

−

=∗

eqN

eqN

o

eqeqo

eqeqo

o

w

LLC

kk

LLCw

LLC

kkL

LCw

LLC

kkL

LCw

kk

w

B

2

12

32

1

3

2

22

1

2

2

2

12

00

MM

(2.53b)

Del sistema equivalente (2.52), definido por las matrices (2.53a,b), se obtiene que:

rrocc vkkvwv

kkv &&&&&

2

12

2

1 +−−= (2.54)

y por tanto:

ekkv

kkvwv

kkvwvve rrocrocr &&&&&&&&&&

2

1

2

12

2

12 −=

+−−−−=−= (2.55)


que es igual a la ecuación diferencial (2.26) que rige el comportamiento de un sólo convertidor en régimen deslizante. La ecuación (2.55), que define la dinámica de las variables de estado vc y cv& , se puede obtener igualmente a partir de las condiciones de invarianza (2.9). Ahora bien, para determinar la dinámica del resto de variables de estado será necesario resolver el sistema (2.52). La ecuación diferencial (2.55) junto con la superficie de conmutación (2.46) definen un único punto de equilibrio x*, del sistema (2.42) en régimen deslizante para las variables de estado tensión de error y derivada de la tensión de error:

[ ] [ ]00== ∗∗∗ ee &x (2.56)

El punto de equilibrio (2.56) será asintóticamente estable si se cumple que k1/k2 > 0.

• Dominio de existencia del régimen deslizante

El dominio de existencia del régimen deslizante está limitado por la condición ( ) maxmin uuu eq << x , donde umin = -1 y umax = 1 son los dos posibles valores que adquiere la

variable de control u. Como en el caso de un convertidor individual analizado en el apartado 2.3.1, los límites del dominio de existencia de régimen deslizante se determinan resolviendo ( ) 0=xσ& en términos de la variable de estado de error e para los dos posibles valores de la señal de control u∈ -1, 1, de donde se obtiene:

( ) ( )( )

1,11

111

,

2 1

1

1

12

1

122

12

212

−∈

−

−−

⋅

++⋅

−+

⋅+=

∑=

uconCL

EuiLr

Lr

C

vCRL

rvwCRL

rCLwkk

kkue

eq

N

iLi

i

lil

cl

col

eqo

&x

(2.57)

El dominio de existencia del régimen deslizante sobre la recta de conmutación (2.46) está delimitado por los valores extremos de (2.57):

( ) ( )1,,1, maxmin −==== ueeuee xx (2.58)

Siendo por tanto los puntos, x1 y x2, de la recta de conmutación que delimitan el dominio de existencia del régimen deslizante:

( )( ) ( )( )max21maxmin21min ,,, ekkeekke ⋅−=⋅−= 21 xx (2.59)

Para que exista régimen deslizante en el punto de equilibrio x*, éste debe pertenecer al dominio de existencia del régimen deslizante: 21 xxx << ∗ . Esta condición se puede expresar también en términos de la variable de estado del error e: emin < 0 < emax, lo cual se traduce, teniendo en cuenta la expresión (2.57), en la siguiente condición:

ELiLri

Lrv

RC

LrvCw

RLr

L eq

N

iLi

i

liN

iLi

lc

lco

l

eq

<+−⋅

++⋅

−+ ∑∑

== 221

1

1

12

1

1 11& (2.60)


Cuando el sistema se encuentra en régimen deslizante y en estado estacionario se cumple que vc= vr, con vr = Vr·sen(wot). Si además se considera despreciable la caída de tensión en la resistencia de pérdidas de los inductores frente a los otros términos de tensión, la expresión (2.60) se puede rescribir como:

( ) ( )

( )

⋅

−−=

<+⋅

⋅

+−

oeq

eqo

roo

eqeqo

wRLCLw

arctgcon

VEtww

RL

CLw

2

21

22

22

1

cos1

φ

φ

(2.61)


( ) ( )oww

ww

RL

CLwVE

oeq

eqor =

=

⋅

+−>

γ11

21

22

22 (2.62)

donde ( )wγ es el módulo de la respuesta frecuencial del filtro de salida del sistema modular. Como en el caso de un sólo módulo convertidor, la expresión (2.62) establece una condición en términos de los parámetros de los módulos que interviene en el sistema modular y de la señal de referencia que asegura que el punto de equilibrio del sistema equivalente en régimen deslizante está incluido dentro del dominio de existencia.

Finalmente la derivada de la corriente de inductor de cada módulo convertidor, teniendo en cuenta la simplificación introducida en referencia a la resistencia de pérdidas de los inductores, viene dada por:

( ) NiconvwL

CLv

RLL

vvL

CLkki ro

i

eqc

i

eqcr

i

eqLi ,...,22

2

1 =−+−= &&&& (2.63)

Mientras que la expresión de 1Li& se puede obtener a partir de los componentes de x& :

( ) roeq

ceq

creqc

c

N

iLiL vw

LCL

vRLL

vvL

CLkk

RvvCii 2

1112

1

21 −+−=++−= ∑

=

&&&&

&&&& (2.64)

de (2.63) y (2.64) se obtiene la expresión de la corriente de inductor de cada módulo inversor:

( ) idtvwL

CLv

RLL

vvL

CLkki ro

i

eqc

i

eqcr

i

eqLi ∀−+−= ∫2

2

1 (2.65)


En régimen permanente se cumple que vr = vc, y la corriente de inductor iLi, con i =1,..., N, queda:

( ) ( )

−=

++

+

⋅=

−

o

ioori

eqLi

RCwarctgcon

CtwwCR

VLL

i

1

cos1 21

22

φ

φ

(2.66)

donde Ci es una constante.

Como se puede deducir de la expresión (2.66), un desapareamiento en el valor de las inductancias de los módulos inversores provoca un desequilibrio de las corrientes suministradas a la carga por cada módulo. A modo de ejemplo, se presenta en la figura 2.6 la medida de las corrientes de inductor de un sistema modular inversor formado por tres inversores con los siguientes parámetros: L1=1.5 mH, L2=1.22 mH, L3=0.9 mH, C1=C2=C3=20 µF. El valor de la tensión de entrada para esta prueba es E1=E2=E3=70V, siendo la tensión de referencia )502sin(50)( ttvr π⋅= y la resistencia de carga R=7 Ω. El valor de los coeficientes de la superficies de conmutación utilizados en la prueba son: k1=1 y k2=6·10-5.

El desbalance de la corriente suministrada a la carga por cada módulo inversor puede generar una situación de sobrecarga de uno ó más módulos inversores con el consiguiente riesgo de fallo del módulo afectado. Por tanto, se impone considerar un nuevo objetivo de control que consiste en obtener una distribución equitativa de corrientes a través de los módulos inversores. Con relación a este nuevo objetivo será necesario proponer funciones de conmutación adecuadas que garanticen su cumplimiento cuando el sistema se encuentre en régimen deslizante. En el siguiente apartado se presentan tres estrategias que se han considerado para conseguir una distribución equitativa de corrientes. Igualmente se presentan las funciones de conmutación derivadas de cada una de las estrategias consideradas.

iL1

iL2

iL3

Figura 2.6. Medida de la corriente de inductor de tres módulos inversores conectados en paralelo controlados con un lazo de tensión común a los tres módulos: iL1 [2 A/div], iL2 [2A/div],

iL3[2A/div]


2.4. Estrategias de distribución equitativa de corrientes y funciones de conmutación

Con el objetivo de conseguir una distribución equitativa de corrientes a través de los módulos inversores que intervienen en el sistema modular, se han considerado tres estrategias basadas en el método de ecualización activa de corrientes [Luo, 99], denominadas Master-Slave (M-S), Circular Chain Control (CCC) y Central Limit Control (CLC) presentadas en el capítulo 1. Estas estrategias se basan en el sensado de la corriente que suministra cada módulo convertidor a la carga, su comparación con la corriente de referencia y su ajuste mediante la adecuada acción de control para obtener una distribución equitativa de potencia a través de los módulos convertidores.

El primer paso de diseño del control en modo de deslizamiento es escoger las superficies de conmutación correspondientes a cada estrategia de ecualización de corrientes. En la figura 2.7 se muestra el diagrama de bloques de la estrategia de control en modo de deslizamiento Master-Slave, donde la regulación de tensión AC de salida se consigue mediante el diseño de un lazo de tensión que asegura el seguimiento de una señal de referencia senoidal.

Por otra parte, la distribución equitativa de corrientes se realiza diseñando un lazo de corriente para cada inversor Slave, donde la corriente del inversor Master actúa como corriente de referencia. Se debe hacer notar que cada módulo Slave incluye un lazo de tensión que asegura la regulación de tensión en caso de fallo del módulo Master.

SLAVEInversor N iL N

iLMASTER

vc(t)

+

-

vr(t) = Vr sin(wt)

+

-+

+

ekek &21 +

u1u1

σ1

uNuN

σNNβ

CA

RG

A

MASTERInversor

Figura 2.7. Estrategia Master-Slave (M-S) para N módulos inversores conectados en paralelo


Para garantizar la regulación de la tensión de AC de salida se propone la superficie de conmutación (2.18) que controlará directamente al inversor Master. Por otra parte, la distribución equitativa de corrientes a través de los inversores Slaves así como su capacidad de regulación de tensión se consigue con la siguiente función de conmutación:

( )( ) ( )

( ) ( ))()()()(

)()()()()()(

1121

211212

211

tititektekt

tititektekttektekt

LNLNN

LL

−⋅+⋅+⋅=

−⋅+⋅+⋅=⋅+⋅=

−βσ

βσσ

&

M

&

&

(2.67)

donde e(t) = vr(t) - vc(t), σ1=0 es la superficie de conmutación asociada al Master y σi=0 (con i=2,...,N) es la superficie de conmutación asociada al Slave “i”.

A diferencia de la estrategia M-S, donde la ley de control del Master y de los Slaves es distinta, en un control distribuido como el CCC o el CLC las leyes de control incluyen lazos de tensión y de corriente para todos los inversores. En el caso de la estrategia Circular Chain Control, cuyo diagrama de bloques se muestra en la figura 2.8, la corriente de cada inversor debe seguir la corriente del módulo anterior.

iLN

iL1

vc(t)

+

-

vr(t) = Vr sin(wt)

u1u1

σ1

uNuN

σN

+

-1β++

iLN

+

-Nβ+

+iL(N-1)

CA

RG

A

Inversor 1

ekek &21 +

Inversor N

Figura 2.8. Estrategia Circular Chain Control (CCC) para N módulos inversores conectados en paralelo

Esta política de control se puede llevar a cabo mediante la siguiente función de conmutación:

( ) ( )( ) ( )

( ) ( ))()()()(

)()()()()()()()(

)1(21

212212

11211

tititektekt

tititektekttititektekt

LNNLNN

LL

LLN

−⋅+⋅+⋅=

−⋅+⋅+⋅=−⋅+⋅+⋅=

−βσ

βσβσ

&

M

&

&

(2.68)


Finalmente, en el caso de la estrategia Central Limit Control, cuyo diagrama de bloques se muestra en la figura 2.9, la corriente de cada módulo inversor sigue a la corriente media de todos los módulos. Esto se puede conseguir desde el punto de vista del control en modo de deslizamiento con la siguiente función de conmutación:

( ) ( ) NncontiNtitektekt LnLi

N

nii

nn ,...,1)(1)()()(1

21 =

⋅−−⋅+⋅+⋅= ∑

≠=

βσ & (2.69)

iLN

iL1

vc(t)

+

-

vr(t) = Vr sin(wt)

u1u1

σ1

uNuN

σN

+

-1β++

+

-Nβ+

+

CA

RG

A

Inversor 1

ekek &21 +

Inversor N

( )1−N

∑=

N

iLii

2

∑−

=

1

1

N

iLii

( )1−NiLN

iL1

vc(t)

+

-

vr(t) = Vr sin(wt)

u1u1

σ1

uNuN

σN

+

-1β++

+

-Nβ+

+

CA

RG

A

Inversor 1

ekek &21 +

Inversor N

( )1−N

∑=

N

iLii

2

∑−

=

1

1

N

iLii

( )1−N

Figura 2.9. Estrategia Central Limit Control (CLC) para N módulos inversores conectados en paralelo

De forma genérica, las funciones de conmutación propuestas para un sistema modular de potencia formado por N inversores conectados en paralelo, responden a la siguiente expresión general:

( ) ( ) ( ) ( )[ ] xxxxxxxσ r irvT

N KBKtttt ++== ,,,, 21 σσσ L (2.70)

La expresión (2.70) puede reformularse como:

( ) ( ) ( )ttt ,,, xσxσxσ iv += (2.71)

con:

( ) ( ) xxσxxxσ irv irv KtyBKt =+= ,, (2.72)

donde σv(x,t) es el vector que engloba los términos de tensión de las funciones de conmutación (2.67-2.69) comunes a todas las superficies y a todas las estrategias, σi(x,t) es el vector que contiene los términos de corriente dependientes de la estrategia considerada, xr es el vector de referencia que contiene la tensión de referencia y su derivada

[ ]rr vv &=rx , y x es el vector de estado del sistema modular de potencia de la figura 2.5, donde se ha tomado como variables de estado la tensión en el condensador vc, su derivada

cv& y las corrientes de inductor iLi para i=2,...,N:


[ ]TLNLcc iivv K& 2=x (2.73)

A partir de los términos de tensión comunes a las expresiones (2.67-2.69) se pueden determinar los coeficientes de las matrices Kv ∈ R NxN+1 y Br ∈ R Nx2:

=

−−

−−−−

=

21

21

21

21

21

21

,

00

0000

kk

kkkk

B

kk

kkkk

K rvMM

L

MMMMM

L

L

(2.74)

La matriz Ki depende de la estrategia considerada. Para la estrategia Master-Slave vendrá dada por:

( )

−−−

−−−−−−

=

−−−−−

−

11111

22222

11111

2

22

00000

NNNNN

SMi

CR

CRCR

K

βββββ

ββββββββββ

L

MMMMMM

L

L

L

(2.75)

Para la estrategia Circular Chain Control la matriz Ki viene dada por:

( )

−

−−−−−

−−

=

NN

CCCi

CRCR

K

ββ

ββββββββββββββ

L

MMMMMMM

L

L

L

0000

00002

2

33

222222

111111

(2.76)

Finalmente, para la estrategia Central Limit Control la matriz Ki viene dada por:

( )

−

−−

−−−−

=

NNN

CLCi

NCR

NCRNCR

NNNNCRN

K

βββ

ββββββ

βββββ

L

MMMMMM

L

L

L

00

0000

)1()1(

333

222

11111

(2.77)

donde N es el número de módulos que incorpora el sistema de potencia y los coeficientes βi, con i =1,...,N, que aparecen en las matrices (2.75), (2.76) y (2.77) son reales, constantes y positivos.


2.5. Diseño de la ley de control para sistemas multientrada

Una vez propuestas las superficies de conmutación, el siguiente paso es el diseño de la ley de control u(x,t) del control de estructura variable, que conduzca a la trayectoria de estado hacia la superficie de conmutación y la mantenga sobre ella.

El diseño de la ley de control es un problema relativamente simple para sistemas de una entrada, pero en el caso de sistemas multientrada requiere, en general, un gran esfuerzo computacional debido al acoplamiento de las variables de control. En efecto, la determinación de la ley de control u(x,t) ∈ R N con la condición de alcanzabilidad (2.4) implica la resolución de N pares de inecuaciones [Hung, 93] con 2N incógnitas correspondientes a los dos posibles valores de las señales de control ui(x) con i=1,...,N. La solución de este problema es simple sólo si la matriz ( ) ( )xxσ B∂∂ de la expresión (2.10) es triangular o diagonal [Gao, 93]. Si se utiliza la condición de alcanzabilidad (2.7) la solución también es compleja aunque más fácil que con la condición (2.4).

DeCarlo et al. exponen en [DeCarlo, 88] dos métodos que permiten simplificar el diseño de la ley de control: el método del control jerárquico y el método de diagonalización. En los apartados 2.5.1 y 2.5.2 se detalla el procedimiento de diseño de la ley de control con ambos métodos.

2.5.1. Método de control jerárquico

Sea n la dimensión del sistema a controlar y m la dimensión de la función de conmutación propuesta para su control. Con el método de control jerárquico se establece una jerarquía tal que, por ejemplo, el primer control u1 conduce al sistema desde su condición inicial hasta la superficie de conmutación σ1 =0, que tiene dimensión n-1. Entonces el segundo control conduce al sistema a la intersección de σ1=0 y σ2=0, mientras u1 mantiene el modo de deslizamiento sobre σ1 =0. El tercer control u3 conduce al sistema a través de la intersección de las superficies σ1 =0 y σ2 =0, que es una superficie de orden n-2, hacia la intersección de las tres primeras superficies de conmutación. Esta jerarquía de controles continúa hasta que el último control um conduce al sistema hacia el régimen deslizante sobre la intersección de las m superficies de conmutación, que es una superficie de orden n-m llamada por algunos autores superficie de conmutación eventual [Hung, 93], [Gao, 93]. En estas condiciones, el diseño de la entrada de control uk presupone, en primer lugar, la existencia de un régimen deslizante sobre σj =0 con j = 1,..., k-1 para cualquier valor posible de los controles desde uk hasta um, y, en segundo lugar, el conocimiento de la estructura del sistema (sistema equivalente) en esos regímenes deslizantes. Dado que todos los controles uk, k<m, dependen de los valores tomados por el control um, um debe preceder al diseño de um-1, um-2,..., u1.

A continuación se va a detallar paso a paso este método de diseño. El diseño del control u2, se realiza de acuerdo con el sistema equivalente Σ1, obtenido asumiendo que existe régimen deslizante sobre la superficie de deslizamiento σ1 =0. El sistema equivalente Σ1, se obtiene reemplazando u1 por el control equivalente u1eq. En primer lugar se debe determinar 01 =σ& , que, suponiendo un sistema descrito por la ecuación de estado (2.42), viene dado por:


( ) [ ] 0, 11111 =

∂∂

++

∂∂

=∂

∂+

∂∂

∂∂

=t

BAtt

t σσσσσ uxx

xx

x& (2.78)

despejando u1eq de (2.78) se obtiene:

[ ]

∂∂

+

∂∂

+

∂∂

∂∂

−=−

tu

ubbAbu

m

meq1

2

211

1

11

1σσσσ

MLx

xxx (2.79)

donde b1, b2, ..., bm son las columnas de la matriz B(x,t). Para obtener u1eq se debe cumplir que [∂σ1/∂x]b1 ≠ 0 (de hecho, es necesario asumir [∂σi/∂x]bi ≠ 0 para todo i). Sustituyendo (2.79) en (2.42) se obtiene el sistema equivalente Σ1:

[ ] 12

11 fxx ++= TmuuBA L& (2.80)

donde las matrices A1, B1 y f 1 vienen dadas por:

[ ] [ ]

tbb

bbbbbbB

AbbAA

mm

∂∂

∂∂

−=

∂∂

∂∂

−=

∂∂

∂∂

−=

−

−

−

1

1

11

11

21

1

11

121

1

1

11

11

σσ

σσ

σσ

xf

xx

xx

LL (2.81)

El diseño de u3 se realiza en base al sistema equivalente Σ2 obtenido suponiendo que existe régimen deslizante sobre la superficie de conmutación σ2 =0 para el sistema equivalente Σ1. Esto implica la existencia de régimen deslizante sobre la superficie σ1 =σ2 =0. El sistema equivalente Σ2 se obtiene reemplazando en Σ1 u2 por u2eq. En general, uk+1 se diseña suponiendo que existe régimen deslizante sobre σk =0 para el sistema equivalente Σk-1 y por tanto sobre σj =0 con j=1,...,k. El sistema equivalente Σk viene dado por la ecuación en el espacio de estado:

[ ] kTmk

kk uuBA fxx ++= + L& 1 (2.82)

donde las matrices Ak, Bk y f k vienen dadas por:

[ ] [ ]

tbb

bbbbbbB

AbbAA

kkkkk

kkm

kkkkkkkm

kk

kkkkkkk

∂∂

∂∂

−=

∂∂

∂∂

−=

∂∂

∂∂

−=

−

−−

−+−

−

−

−−−+−

−

−

−

−−−

σσ

σσ

σσ

11

11

1

11

12

11

11

11

11

2

11

11

11

1

xf

xx

xx

LL (2.83)


Antes de diseñar um es necesario determinar secuencialmente el conjunto de sistemas equivalentes 121 ,,, −∑∑∑ mL . Dado Σm-1, um se calcula para cumplir la condición de alcanzabilidad y existencia para un régimen deslizante sobre la superficie de conmutación σm=0. A continuación, se toma el sistema equivalente Σm-2 y se procede a diseñar um-1 para que exista régimen deslizante sobre σm-1 = 0, teniendo en cuenta um.

Para ver como se determinan las condiciones de existencia y alcanzabilidad en el paso de diseño k+1, debe notarse que un régimen deslizante existe y es alcanzable sobre la superficie de conmutación σk+1=0 siempre y cuando uk+1 se escoja tal que:

011 <++ kk σσ & para todos los valores de uk+2, ..., um (2.84)

La expresión 1+kσ& viene dada por:

t

ubA kkkkm

iik

ki

kkkk ∂

∂+

∂∂

+∂

∂+

∂∂

= ++−

=+

+++ ∑ 11

1

111

σσσσσ fxx

xx

& (2.85)

donde kib es la columna i-ésima de la matriz Bk. Para asegurar la existencia de un régimen

deslizante sobre σk+1 = 0, la condición (2.84) debe mantenerse para todos los posibles valores de ui, con i= k+2,..., m, definidos por (2.2). En concreto, esta condición tiene la forma:

0,min 111

2

11

,....,111

2

>

∂

∂−

∂∂

−∂

∂−

∂∂

−<∂

∂+

++

+=−

++++

+ ∑+

kkkk

m

kii

kki

kkk

uukkk si

tubAub

mk

σσσσσσ

fxx

xxx

(2.86a)

0,max 111

2

11

,....,111

2

<

∂

∂−

∂∂

−∂

∂−

∂∂

−>∂

∂+

++

+=−

++−+

+ ∑+

kkkk

m

kii

kki

kkk

uukkk si

tubAub

mk

σσσσσσ

fxx

xxx

(2.86b)

El valor máximo y mínimo en el segundo término de la inecuación (2.86) indica que 011 <++ kk σσ & sin importar cuál de los valores +

iu ó −iu toman las variables de control ui

(i=k+2,..., m).

Resumiendo, el método de diseño de control jerárquico introduce una jerarquía de controles donde u1 garantiza régimen deslizante sobre la superficie σ1 = 0 para cualquier valor de u2,..., um, y así sucesivamente, aunque ello no impide que, dependiendo de las condiciones iniciales, el sistema pueda realizar otro orden de ejecución diferente del régimen deslizante.

La figura 2.10 representa gráficamente, a modo de ejemplo, el comportamiento jerárquico de un sistema cuyo control está asociado a una función de conmutación σ(x,t) de orden dos definida sobre un espacio de estado de orden tres. Como se puede observar en dicha figura, en primer lugar el control u1 conduce al sistema desde su condición inicial xo hasta la superficie de conmutación σ1 =0, y a continuación el segundo control u2 conduce al sistema a la intersección de σ1 =0 y σ2 =0 (σ(x,t)=0), mientras u1 mantiene el modo de deslizamiento sobre σ1=0. Finalmente el sistema alcanza el punto de equilibrio xf situado en la superficie de conmutación σ(x,t)=0.


01 =σ

(xo,to)

(xf,tf)

02 =σ

0=σ

Figura 2.10. Evolución de la trayectoria de estado en el espacio de estado desde el punto inicial xo

hasta el valor final xf en un control jerárquico

2.5.2. Método de diagonalización

Como alternativa al método anterior, el método de diagonalización permite convertir un problema de diseño multivariable de orden m en m problemas de diseño de una variable de entrada. Este método se basa en el hecho de que el sistema equivalente es invariante a transformaciones no singulares de la función de conmutación y consiste en aplicar una transformación no singular a σ(x,t) dada por:

( ) ( ) ( )ttt ,,, xσxxσ Ω=∗ (2.87)

donde la matriz de transformación Ω(x,t) se determina de forma que sea diagonal la matriz Q(x,t) definida como:

( ) ( ) ( )tBttQ ,,, xxσxx

∂∂

Ω= (2.88)

De la expresión (2.88) se puede extraer Ω(x,t):

( ) ( ) ( )1

,,,−

∂∂

=Ω tBtQt xxσxx (2.89)

Para determinar la condición de existencia y alcanzabilidad es necesario calcular la derivada de ( )t,xσ ∗ como:

( )tt

t∂

∂+

∂∂

∂∂

=∗∗

∗• σx

xσxσ , (2.90)

con: ( ) ( ) ( ) ( )t

tttt

ytt∂∂

Ω+∂Ω∂

=∂

∂∂∂

Ω+∂Ω∂

=∂∂ ∗∗ σxxσσ

xσxxσ

xxσ ,,,, (2.91)

Teniendo en cuenta (2.91), la expresión (2.90) queda:

( ) ( ) ( ) ( ) ( ) ( )t

tttt

tBAtt∂∂

Ω+∂Ω∂

+∂∂

∂Ω∂

++∂∂

Ω=∗• σxxσxxσ

xux

xσxxσ ,,,,, (2.92)


Si se sustituye (2.89) en (2.92) se obtiene:

( ) ( ) ( ) ( )

( ) ( ) ( ) ( ) ( )ttxQtt

ttt

ttBBtxQAtt

o ,,,,,

,,,,1

xσuxσσxxσ

xxσx

uxσ

xσx

xσxxσ

Ω

−∗

•

++≡∂∂

Ω+∂Ω∂

+

∂∂

∂Ω∂

+∂∂

∂∂

+∂∂

Ω= (2.93)

donde:

( ) ( ) ( ) ( ) ( ) ( )t

tttt

ttyAtto

∂∂

Ω+∂Ω∂

+∂∂

∂Ω∂

=∂∂

Ω= Ωσxxσxxσ

xxσx

xσxxσ ,,,,,, (2.94)

En la expresión (2.93) se puede observar que el único término que contiene el vector de control u, está multiplicado por la matriz diagonal Q(x,t), de forma que se produce un

desacoplo de controles en ( )t,xσ ∗•

que facilita el diseño de la ley de control. La condición

de alcanzabilidad y existencia de régimen deslizante requiere que ( )t,xσ ∗ y ( )t,xσ ∗•

tengan signo opuesto. Esto implica que se cumplan las siguientes inecuaciones:

( ) ( ) ( )( ) ( ) ( ) miconparatσtσutq

paratσtσutq

iioiii

iioiii

,...10,,,,

0,,,,

=<−−>

>−−<∗

Ω−

∗Ω

+

σ

σ

xxx

xxx (2.95)

donde σiΩ (x,t) es el componente i-ésimo del vector σΩ (x,t), σi o

(x,t) es el componente i-ésimo del vector σ o

(x,t) y qi(x,t) es el elemento “i” (i=1,...,m) de la matriz diagonal Q(x,t).

Como se ha indicado al inicio de este apartado, el sistema equivalente en régimen deslizante es invariante a transformaciones no singulares de la superficie de conmutación. En efecto, de la expresión (2.93) se puede obtener el control equivalente asociado a la superficie de conmutación transformada:

( ) ( ) ( ) ( ) ( ) ( ) 0,,,,, =∂∂

Ω+∂Ω∂

+∂∂

∂Ω∂

++∂∂

Ω= ∗∗•

ttt

tttBAtt eq

σxxσxxσx

uxxσxxσ (2.96)

Teniendo en cuenta que sobre la superficie de conmutación se cumple σ*(x,t)=0, la expresión (2.96) queda:

( ) ( ) ( ) 0,,, =∂∂

Ω+∂∂

Ω+∂∂

Ω ∗

ttBtAt eq

σxuxσxx

xσx (2.97)

Multiplicando todos los términos de (2.97) por Ω-1(x,t) se obtiene finalmente:

eqeq uσxxσ

xσu =

∂∂

+∂∂

∂∂

−=−

∗

tAB

1

(2.98)

La expresión (2.98) indica que el control equivalente asociado a la superficie transformada es el mismo que el de la superficie sin transformar. Se verifica de este modo que el sistema equivalente en régimen deslizante es invariante a transformaciones no singulares de la superficie de conmutación.


2.6. Diseño jerárquico de la ley de control para un sistema modular de 3 inversores

Para evidenciar y estudiar las implicaciones del método jerárquico se realiza en este apartado el diseño jerárquico de la ley de control de un sistema modular compuesto por tres módulos inversores conectados en paralelo y controlados mediante las funciones de conmutación indicadas en el apartado 2.4.

En el apartado 2.6.1 se deducen las condiciones que permiten el diseño de los controles u1, u2 y u3. En los apartados 2.6.2, 2.6.3 y 2.6.4 se muestran los resultados de diseño obtenidos al evaluar las condiciones generales del apartado 2.6.1 para las distintas estrategias de ecualización de corriente consideradas: Master-Slave, Circular Chain Control y Central Limit Control y para los distintos órdenes que se pueden establecer en la jerarquía de controles. Igualmente, se presentan en estos apartados los resultados de diseño para el caso particular en el que únicamente están activos dos inversores.

Finalmente, en el apartado 2.6.5 se desarrolla un ejemplo práctico de diseño jerárquico aplicado al sistema modular de potencia utilizado en las pruebas de laboratorio presentadas en el capítulo 3.

2.6.1. Procedimiento general de diseño jerárquico para tres módulos convertidores


Sea el sistema modular de potencia representado en la figura 2.5 con N=3. El comportamiento dinámico de este sistema modular de potencia está gobernado por la siguiente ecuación en el espacio de estado:

uxx BA +=& (2.99)

donde A ∈ R4x4 y B ∈ R4x3 son las matrices de estado y entrada respectivamente de coeficientes reales y constantes, x ∈ R4 es el vector de estado cuyas componentes son las variables de estado y finalmente u ∈ R3 es el vector de control, cuyas componentes ui pueden tomar dos posibles conjuntos de valores: ui∈ -1,1 para realizar un control de dos niveles, o bien ui∈ -1,0,1 en el caso de realizar un control de tres niveles.

Tomando como variables de estado la tensión en el condensador vc, su derivada cv& y las corrientes de inductor iLi para i =2, 3, las matrices A y B vendrán definidas por (2.43) con N=3.



La función de conmutación propuesta viene dada por la expresión (2.70) para N=3:

( ) ( ) ( ) ( )[ ] ( ) rr xxxxxxxxσ rivrT BKKBKtttt ++=+== ,,,, 321 σσσ (2.100)

donde la matrices Kv ∈ R3x4 y Br ∈ R3x2 vienen dadas por (2.74) particularizando para N=3:

=

−−−−−−

=

21

21

21

21

21

21

,000000

kkkkkk

Bkkkkkk

K rv (2.101)

Finalmente, la matriz de coeficientes Ki∈ R3x4 depende de la estrategia de ecualización de corrientes considerada y vendrá dada por las expresiones (2.75), (2.76) y (2.77) con N=3:

( )

−−−−=−

2222

1111

22

0000

ββββββββ

CRCRK SMi (2.102a)

( )

−−−

−−=

33

2222

1111

002

2

ββββββββββ

CRCR

K CCCi (2.102b)

( )

−−

−−−−=

333

222

1111

00

)1()1(

ββββββ

ββββ

NCRNCR

NNCNRNK CLCi (2.102c)

En general la función de conmutación se expresará como:

( ) ( ) ( ) ( )[ ] ( )

rr

r

xxxx

xxxxxxσ

+

=+=

++==

3

2

1

3

2

1

321 ,,,,

r

r

r

r

rivT

BBB

KKK

BK

BKKtttt σσσ

(2.103)


• Sistemas y controles equivalentes

El primer paso consiste en calcular el sistema equivalente Σ1, que se obtiene reemplazando en (2.99) u1 por el control equivalente u1eq. Para obtener u1eq se debe determinar 01 =σ& , que viene dado por:

( ) [ ] [ ] 0, 1111111 =++=

∂∂

++

∂∂

=∂

∂+

∂∂

∂∂

= rxuxuxx

xx

x && rBBAKt

BAtt

t σσσσσ

(2.104)

donde K1 y Br1 son la primera fila de las matrices K y Br respectivamente.

La derivada del vector de referencia xr viene dada por rr xx rA=& donde la matriz Ar está definida por (2.23). De la expresión (2.104) se obtiene u1eq :

( ) [ ]

+

+−=

−

rxx rreq ABuu

bbKAKbKu 1

3

232

1111

11 (2.105)

donde b1, b2 y b3 son las columnas 1, 2 y 3 de la matriz B. Sustituyendo (2.105) en (2.99) se obtiene el sistema equivalente Σ1:

rxxx 1

3

211wB

uu

BA +

+=& (2.106)

donde las matrices A1, B1 y Bw1 vienen dadas por:

( )( )[ ] ( ) [ ]

( ) rrw ABbKbB

bbKbKbbbB

AKbKbIA

111

11

1

3211

11

1321

111

11

1

−

−

−

−=

−=

−=

(2.107)

A continuación se debe determinar el sistema equivalente Σ2, que se obtiene reemplazando en (2.106) u2 por el control equivalente u2eq. Para ello se debe determinar en primer lugar

02 =σ& , que viene dado por:

( ) [ ][ ] 0, 2132

112222 =+++=

∂∂

+∂∂

∂∂

= rr xxxxx

x rrwT

eq ABBuuBAKtt

t σσσ&

(2.108)

De la expresión (2.108) se obtiene u2eq :

( ) [ ][ ][ ]rr xxx rrweq ABBKubKAKbKu 2123

12

212111

22 +++−=

− (2.109)

donde b11 y b2

1 son las columnas 1 y 2 de la matriz B1. Sustituyendo (2.109) en (2.106) se obtiene el sistema equivalente Σ2:

rxxx 23

22wBuBA ++=& (2.110)


donde las matrices A2, B2 y Bw2 vienen dadas por:

( )( )( )( ) ( ) rrwww ABbKbBKbKbBB

bKbKbbB

AKbKbIA

2111

211

12111

211

12

12

2111

211

12

2

12111

211

2

−−

−

−

−−=

−=

−=

(2.111)

• Ley de control

Ahora que las matrices A1, A2, B1, B2, Bw1 y Bw

2 son conocidas, el siguiente paso es determinar la ley de control. Comenzando con k = 2, se tiene que un régimen deslizante existe y es alcanzable sobre la superficie de conmutación σ3 = 0 siempre y cuando u3 se escoja tal que:

033 <σσ & (2.112)

donde 3σ& viene dada, teniendo en cuenta (2.110), por:

( ) rr xxxxx

x rrw ABBKuBKAKtt

t 3233

2323333 , +++=

∂∂

+∂∂

∂∂

=σσσ& (2.113)

Las condiciones (2.86a) y (2.86b), que permiten determinar u3, quedan:

( )( ) 0,

0,

31323

31323

<>

><

σ

σ

parafuBK

parafuBK

r

r

xx

xx (2.114)

donde ( ) ( )rrr xxxxx rrw ABBKAKf 323231 , ++−= .

Para determinar el segundo control u2, se aplica de nuevo la condición (2.84) sobre la superficie de conmutación σ2=0. La expresión de 2σ& , obtenida teniendo en cuenta (2.106), y las condiciones de diseño para este caso son:

rr xxxxx rrw ABBKubKubKAK

t212

312

22

11

212222 ++++=

∂∂

+∂∂

=σσσ && (2.115)

( )[ ]( )[ ] 0,max

0,min

2312

22

32

11

2

2312

22

32

11

2

<−>

>−<

σ

σ

paraubKfubK

paraubKfubK

u

u

r

r

xx

xx (2.116)

donde ( ) ( )rrr xxxxx rrw ABBKAKf 212122 , ++−= y [ ] [ ]...max,...min

33 uu indica que el

contenido del corchete se minimiza o maximiza, respectivamente, respecto a la variable u3.


Finalmente el control u1, se obtiene aplicando la condición (2.84) sobre la superficie de conmutación σ1 = 0. La expresión de 1σ& y las condiciones de diseño para este caso son:

rxx rr ABubKubKubKAK 133

122

111

111 ++++=σ& (2.117)

( )[ ]( )[ ] 0,max

0,min

1331

221

33,2

111

1331

221

33,2

111

<−−>

>−−<

σ

σ

paraubKubKfubK

paraubKubKfubK

uu

uu

r

r

xx

xx (2.118)

donde ( ) ( )rr xxxx rr ABAKf 113 , +−= .

Como se indicó en el apartado 2.5.1, el método de diseño de control jerárquico introduce una jerarquía de controles que garantiza la existencia de, al menos, un orden en la consecución del régimen deslizante sobre las superficies de conmutación y sus intersecciones, aunque cabe la posibilidad de que exista más de un orden de ejecución posible del régimen deslizante para un mismo diseño de la ley de control. En cualquier caso, las condiciones de diseño que se deben cumplir para que el sistema alcance el régimen deslizante dependen de la jerarquía de controles considerada y se deben determinar en cada caso siguiendo la metodología expuesta en este apartado. En concreto, para la función de conmutación de orden tres definida por (2.100) hay 3! = 6 posibles órdenes de control jerárquico que se indican a continuación:

000000000000000000000000

233

133

322

122

311

211

=⇒==⇒==⇒==⇒==⇒==⇒==⇒==⇒==⇒==⇒==⇒==⇒=

σσσσσσ

σσσσσσσσσσσσσσσσσσ

yyyyyy

(2.119)

Cada una de las seis jerarquías de control (2.119) dará lugar a un conjunto de condiciones de diseño a cumplir para alcanzar el régimen deslizante.

El análisis realizado para tres módulos inversores se puede aplicar a un sistema inversor con sólo dos módulos inversores activos. En este caso, los módulos inversores se controlan mediante una función de conmutación de orden dos dando lugar a dos posibles jerarquías de control:

000000

122

211

==⇒===⇒=

σσσσσσ

yy

(2.120)

Para cada una de estas dos jerarquías también es posible determinar las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante. En los siguientes apartados se obtienen las condiciones de diseño a cumplir para cada posible orden o jerarquía de ejecución del régimen deslizante y para cada estrategia de ecualización de corrientes tanto en el caso de dos como en el de tres inversores activos.


2.6.2. Diseño de la ley de control basado en el método jerárquico para la estrategia Master-Slave

En este apartado se determinan, en primer lugar, las condiciones de diseño deducidas en el apartado 2.6.1 para alcanzar el régimen deslizante en la jerarquía de control σ1 =0 ⇒ σ1 = 0 y σ2 = 0 ⇒ σ = 0 con la estrategia de ecualización de corrientes Master-Slave. A continuación se indican las condiciones de diseño a cumplir para alcanzar el régimen deslizante con los otros 5 órdenes jerárquicos posibles. Finalmente se indican las condiciones de diseño a cumplir para alcanzar régimen deslizante en el caso de dos inversores activos.

Sustituyendo la expresión de la superficie de conmutación asociada a la estrategia Master-Slave (2.101), (2.102a) y la ecuación de estado (2.99) en las expresiones (2.107) y (2.111) se obtiene las matrices B1 y B2 necesarias para determinar las condiciones de diseño (2.114) y (2.116):

=

3

3

2

21

0

00000

LE

LE

B ,

−=

3

3

3

32

2

00

LE

LE

B (2.121)

Una vez calculadas las matrices B1 y B2, y conocidas las matrices K= Kv+Ki(M-S) y B, el siguiente paso es determinar la ley de control ui ∈-1,1 para i=1,2,3. Comenzando con k=2, se tiene que un régimen deslizante existe y es alcanzable sobre la superficie de conmutación σ3 = 0 siempre y cuando u3 se escoja tal que cumpla la condición (2.114), que en este caso viene dada por:

( )

( ) 0,23

0,23

31323

3

31323

3

<>−

><−

σβ

σβ

parafuLE

parafuLE

r

r

xx

xx

(2.122)

Para cumplir la condición (2.122), dentro del dominio de atracción del régimen deslizante, se escoge la siguiente ley de control para u3:

( )( )

<−>

=0,1

0,1

3

33 tsi

tsiu

xx

σσ

(2.123)

Para determinar el segundo control u2, se aplica la condición (2.116), que en este caso viene dada por:

( )

( ) 0,max2

0,min2

2233

31

32

2

21

2233

31

32

2

21

<

+>−

>

+<−

σββ

σββ

parafuLE

uLE

parafuLE

uLE

u

u

r

r

xx

xx

(2.124)


Para cumplir la condición (2.124), dentro del dominio de atracción del régimen deslizante, se debe escoger la siguiente ley de control para u2:

( )( )

<−>

=0,1

0,1

2

22 tsi

tsiu

xx

σσ

(2.125)

y además se debe cumplir la siguiente condición de diseño:

3

3

2

22LE

LE

> (2.126)

Finalmente, para determinar el control u1, se aplica la condición (2.118), que en este caso viene dada por:

( )

( ) 0,max

0,min

133

322

2

223

3,21

1

12

133

322

2

223

3,21

1

12

<

++>−

>

++<−

σ

σ

parauLE

Ck

uLE

Ck

fuLE

Ck

parauLE

Cku

LE

Ckfu

LE

Ck

uu

uu

r

r

xx

xx

(2.127)


( )( )

<−>

=0,1

0,1

1

11 tsi

tsiu

xx

σσ

(2.128)


3

3

2

2

1

1

LE

LE

LE

+> (2.129)

En la tabla 2.2 se indican las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante para cada posible orden jerárquico con tres inversores activos y estrategia Master-Slave.

En la primera columna de la tabla 2.2 se especifican los órdenes jerárquicos posibles, en la segunda columna se indica la condición de diseño a cumplir para que el sistema modular alcance el régimen deslizante sobre la primera superficie de conmutación del orden jerárquico y en la última columna se especifica la condición a cumplir para que el sistema alcance el régimen deslizante sobre la superficie de conmutación resultante entre la intersección de la primera y segunda superficie del orden jerárquico.

En la tabla 2.3 se indica las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante para cada posible orden de la jerarquía con la estrategia Master-Slave y dos inversores activos.


Orden de la jerarquía

Condición para alcanzar la 1ª superficie


σ1⇒σ2⇒σ3 3

3

2

2

1

1

LE

LE

LE

+> 3

3

2

22LE

LE

>

σ1⇒σ3⇒σ2 3

3

2

2

1

1

LE

LE

LE

+> 2

2

3

32LE

LE

>

σ2⇒σ1⇒σ3

−+

+>

1

112

3

32

122

2 1LE

CkLE

kCkL

Eβ

β 3

3

1

12LE

LE

>

σ2⇒σ3⇒σ1

−+

+>

1

112

3

32

122

2 1LE

CkLE

kCkL

Eβ

β 1

1

212221

212221

3

3 2LE

CkkCkk

LE

ββββββββ

++

++−>

σ3⇒σ1⇒σ2

−+

+>

1

122

2

22

223

3 1LE

CkLE

kCkL

Eβ

β 2

2

1

12LE

LE

>

σ3⇒σ2⇒σ1

−+

+>

1

122

2

22

223

3 1LE

CkLE

kCkL

Eβ

β 1

1

212221

212122

2

2 2LE

CkkCkk

LE

ββββββββ

++

++−>

Tabla 2.2. Condiciones a cumplir para alcanzar el régimen deslizante con tres convertidores activos y estrategia Master-Slave

Orden de lajerarquía


σ1⇒ σ2 2211 LELE >

σ2⇒ σ1 1

1

12

12

2

2

LE

CkCk

LE

ββ

+

−>

Tabla 2.3. Condiciones a cumplir para alcanzar régimen deslizante con dos inversores activos y estrategia Master-Slave

2.6.3. Diseño de la ley de control basado en el método jerárquico para la estrategia Circular Chain Control

Sustituyendo la expresión de la superficie de conmutación asociada a la estrategia Circular Chain Control (2.101), (2.102b) y la ecuación de estado (2.99) en las expresiones (2.107) y (2.111) se obtiene las matrices B1 y B2 necesarias para determinar las condiciones de diseño (2.114) y (2.116):

++=

33

22

3

3

12

1

2

2

12

11

00

200

LELE

LE

CkLE

CkB ββ

ββ

, ( )( ) ( )

+−−=

33

3321212

3

3212

2

30

LEmLECk

LE

mBββββ

ββ

(2.130)

donde m = 2k2β2 + k2β1 + β1β2C.


Una vez calculadas las matrices B1 y B2, y conocidas las matrices K = Kv+Ki(CCC) y B, el siguiente paso es determinar la ley de control ui ∈-1,1 para i=1,2,3. Comenzando con k=2, se tiene que un régimen deslizante existe y es alcanzable sobre la superficie de conmutación σ3=0 siempre y cuando u3 se escoja tal que cumpla la condición (2.114), que en este caso viene dada por:

( )

( ) 0,2

3

0,2

3

31323

3

211222

323121

31323

3

211222

323121

<>++++

−

><++++

−

σββββββββββ


parafukLE

Ckk

parafukLE

Ckk

r

r

xx

xx

(2.131)


( )( )

<−>

=0,1

0,1

3

33 tsi

tsiu

xx

σσ

(2.132)


( ) ( ) ( )

( ) ( ) ( ) 0,2

max2

0,2min2

2233

3

12

21221

32

2

2

12

21212

2233

3

12

21221

32

2

2

12

21212

<

+

++−

−>+

++−

>

+

++−

−<+

++−

σβ

βββββ

ββββ

σβ

βββββ

ββββ

parafuLE

CkkC

uLE

CkCk

parafuLE

CkkCu

LE

CkCk

u

u

r

r

xx

xx

(2.133)


( )( )

<−>

=0,1

0,1

2

22 tsi

tsiu

xx

σσ

(2.134)

siendo necesario cumplir, además, la siguiente condición de diseño:

( )

( ) 3

3

21212

21221

2

2

22

LE

CkkC

LE

ββββββββ

++

+−> (2.135)


( )

( ) 0,max

0,min

133

3122

2

223

3,21

1

112

133

3122

2

223

3,21

1

112

<

−++>

+−

>

−++<

+−

σββ

σββ

parauLE

CCk

uLE

Ck

fuLE

CCk

parauLE

CCk

uLE

Ck

fuLE

CCk

uu

uu

r

r

xx

xx

(2.136)



( )( )

<−>

=0,1

0,1

1

11 tsi

tsiu

xx

σσ

(2.137)

y, además, se debe cumplir la siguiente condición de diseño:

−+

+>

3

312

2

22

121

1 1LE

CkLE

kCkL

Eβ

β (2.138)

En las tablas 2.4 y 2.5 se indica las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante para cada posible orden jerárquico con la estrategia Circular Chain Control y con tres y dos inversores activos, respectivamente.




σ1⇒σ2⇒ σ3

−+

+>

3

312

2

22

121

1 1LE

CkLE

kCkL

Eβ

β( )

( ) 3

3

21212

21221

2

2

22

LE

CkkC

LE

ββββββββ

++

+−>

σ1⇒σ3⇒ σ2

−+

+>

3

312

2

22

121

1 1LE

CkLE

kCkL

Eβ

β( )

( ) 2

2

31312

32321

3

3

2 LE

CkkCk

LE

βββββββ

++

−−>

σ2⇒σ1⇒ σ3

−+

+>

1

122

3

32

222

2 1LE

CkLE

kCkL

Eβ

β( )

( ) 3

3

21212

21122

1

1

2 LE

CkkCk

LE

βββββββ

++

−−>

σ2⇒σ3⇒ σ1

−+

+>

1

122

3

32

222

2 1LE

CkLE

kCkL

Eβ

β( )

( ) 1

1

23322

32322

3

3

22

LE

CkkCk

LE

βββββββ

++

+−>

σ3⇒σ1⇒ σ2

−+

+>

2

232

1

12

323

3 1LE

CkLE

kCkL

Eβ

β( )( ) 2

2

31312

21123

1

1

22

LE

CkkCk

LE

βββββββ

++

+−>

σ3⇒σ2⇒ σ1

−+

+>

2

232

1

12

323

3 1LE

CkLE

kCkL

Eβ

β( )

( ) 1

1

23232

22223

2

2

2 LE

CkkCk

LE

βββββββ

++

−−>

Tabla 2.4. Condiciones a cumplir para alcanzar el régimen deslizante con tres inversores activos y estrategia Circular Chain Control

Orden de la

jerarquía Condición para alcanzar

la 1ª superficie

σ1⇒ σ2 2

2

12

12

1

1

LE

CkCk

LE

ββ

+

−>

σ2⇒ σ1 1

1

22

22

2

2

LE

CkCk

LE

ββ

+

−>

Tabla 2.5. Condiciones a cumplir para alcanzar el régimen deslizante con dos inversores activos y estrategia Circular Chain Control


2.6.4. Diseño de la ley de control basado en el método jerárquico para la estrategia Central Limit Control

Sustituyendo la expresión de la superficie de conmutación asociada a la estrategia Central Limit Control (2.101), (2.102c) y la ecuación de estado (2.99) en las expresiones (2.107) y (2.111) se obtiene las matrices B1 y B2 necesarias para determinar las condiciones de diseño (2.114) y (2.116):

++=

3

3

2

2

3

3

12

1

2

2

12

1

1

0

0

23

23

00

LE

LE

LE

CkLE

CkB

ββ

ββ

, ( )

−=

3

3

3

3221

3

321

2

30

LE

LE

mkCLE

mB ββ

ββ

(2.139)

donde m = k2β2 + k2β1 + β1β2C.

Una vez calculadas las matrices B1 y B2, y conocidas las matrices K = Kv+Ki(CLC) y B, el siguiente paso es determinar la ley de control ui ∈-1,1 para i=1,2,3. Comenzando con k=2, se tiene que un régimen deslizante existe y es alcanzable sobre la superficie de conmutación σ3 = 0 siempre y cuando u3 se escoja tal que cumpla la condición (2.114), que en este caso viene dada por:

( )

( ) 0,3

0,3

31323

3

212212

323121

31323

3

212212

323121

<>++++

−

><++++

−



parafukLE

Ckk

parafukLE

Ckk

r

r

xx

xx

(2.140)


( )( )

<−>

=0,1

0,1

3

33 tsi

tsiu

xx

σσ

(2.141)


( ) ( ) ( )

( ) ( ) ( ) 0,2

3max2

3

0,2

3min2

3

2233

3

12

221

32

2

2

12

21212

2233

3

12

221

32

2

2

12

21212

<

+

+−

>+

++−

>

+

+−

<+

++−

σβββ

βββββ

σβββ

βββββ

confuLE

CkCk

uLE

CkCk

confuLE

CkCk

uLE

CkCk

u

u

r

r

xx

xx

(2.142)



( )( )

<−>

=0,1

0,1

2

22 tsi

tsiu

xx

σσ

(2.143)

y además se debe cumplir la condición de diseño:

( )

( ) 3

3

21212

221

2

2

LE

CkCk

LE

ββββββ++

−> (2.144)


( )

( ) 0,max2

0,min2

133

3122

2

2123

3,21

1

112

133

3122

2

2123

3,21

1

112

<

−+

−+>

+−

>

−+

−+<

+−

σβββ

σβββ

siuLE

CCku

LE

CCkfu

LE

CCk

siuLE

CCku

LE

CCkfu

LE

CCk

uu

uu

r

r

xx

xx

(2.145)

Para satisfacer la inecuación (2.145), dentro del dominio de atracción del régimen deslizante, se debe escoger la siguiente ley de control para u1:

( )( )

<−>

=0,1

0,1

1

11 tsi

tsiu

xx

σσ

(2.146)


+

+

−>

3

3

2

2

12

12

1

1

2 LE

LE

CkCk

LE

ββ

(2.147)

En la tabla 2.6 se indica las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante para cada posible orden jerárquico con tres inversores activos y la estrategia Central Limit Control.




σi⇒ σj ⇒ σk

i,j,k ∈ 1,2,3

+

+−

>k

k

j

j

i

i

i

i

LE

LE

CkCk

LE

ββ

22

2 ( )( ) k

k

jiji

ji

j

j

LE

kCCk

LE

ββββ

ββ

++

−>

2

2

Tabla 2.6. Condiciones a cumplir para alcanzar el régimen deslizante con tres inversores activos y estrategia Central Limit Control

Para el caso de dos convertidores activos la función de conmutación de la estrategia Central Limit Control coincide con la de la estrategia Circular Chain Control, por tanto, las condiciones de diseño son las mismas que para la estrategia Circular Chain Control (ver tabla 2.5).


2.6.5. Ejemplo de diseño jerárquico de la ley de control para un sistema modular de 3 inversores

En este apartado se va a desarrollar un ejemplo de diseño jerárquico de la ley de control para un sistema modular de 3 inversores. El valor de los parámetros del sistema modular y de los coeficientes de la función de conmutación son los mismos que los del prototipo experimental utilizado en las pruebas de laboratorio presentadas en el capítulo 3: L1=1.5mH, L2=1.22 mH, L3=0.9 mH, C1=C2=C3=20 µF, E1=E2=E3, βi = 0.5 (con i=1, 2, 3), k1=1, k2 = 6·10-5.

En este caso, la labor de diseño consiste básicamente en comprobar que se cumplen las condiciones de diseño que permiten alcanzar el régimen deslizante para al menos un orden jerárquico tanto para el caso de dos como de tres inversores activos. En los siguientes subapartados se evaluará el cumplimiento de esas condiciones de diseño para cada una de las estrategias de ecualización de corriente consideradas.

• Estrategia Master-Slave

En la tabla 2.2 se indican las condiciones de diseño que se deben cumplir para alcanzar el régimen deslizante para cada posible orden de la jerarquía con la estrategia Master-Slave y tres inversores activos. En la tabla 2.7 se concretan como quedan las condiciones de diseño de la tabla 2.2 teniendo en cuenta los valores escogidos para los coeficientes de la función de conmutación y los parámetros de sistema modular. Junto a cada condición de diseño se indica si se cumple dicha condición (V) o no (F).


Condición para alcanzar la 1ª superficie Condición para alcanzar

la 2ª superficie

σ1⇒ σ2 ⇒ σ3 ( ) ( ) ( ) 13

12

11

−−− +> LLL F 232 LL > V

σ1⇒ σ3 ⇒ σ2 ( ) ( ) ( ) 13

12

11

−−− +> LLL F 322 LL > V

σ2⇒ σ1 ⇒ σ3 ( ) ( ) ( ) 11

13

12 23 −−− +⋅>⋅ LLL F 132 LL > V

σ2⇒ σ3 ⇒ σ1 ( ) ( ) ( ) 11

13

12 23 −−− +⋅>⋅ LLL F 315 LL > V

σ3⇒ σ1 ⇒ σ2 ( ) ( ) ( ) 11

12

13 23 −−− +⋅>⋅ LLL V 122 LL > V

σ3⇒ σ2 ⇒ σ1 ( ) ( ) ( ) 11

12

13 23 −−− +⋅>⋅ LLL V 215 LL > V

Tabla 2.7. Evaluación de las condiciones de diseño para tres inversores activos y estrategia Master-Slave

En la tabla 2.8 se indica la valoración (V ó F) de las condiciones de diseño de la tabla 2.3 para el caso de dos inversores activos.



σ1⇒ σ2 12 LL > Fσ2⇒ σ1 213 LL > V

Tabla 2.8. Evaluación de las condiciones de diseño para dos inversores activos y estrategia Master-Slave


• Estrategia Circular Chain Control

En la tabla 2.9 se concretan las condiciones de diseño para cada posible orden jerárquico en el caso de la estrategia Circular Chain Control.



la 2ª superficie

σ1⇒ σ2 ⇒ σ3 ( ) ( ) ( ) 13

12

11 23 −−− +⋅>⋅ LLL F 23 57 LL > V

σ1⇒ σ3 ⇒ σ2 ( ) ( ) ( ) 13

12

11 23 −−− +⋅>⋅ LLL F 327 LL > V

σ2⇒ σ1 ⇒ σ3 ( ) ( ) ( ) 11

13

12 23 −−− +⋅>⋅ LLL F 137 LL > V

σ2⇒ σ3 ⇒ σ1 ( ) ( ) ( ) 11

13

12 23 −−− +⋅>⋅ LLL F 31 57 LL > V

σ3⇒ σ1 ⇒ σ2 ( ) ( ) ( ) 12

11

13 23 −−− +⋅>⋅ LLL V 12 57 LL > V

σ3⇒ σ2 ⇒ σ1 ( ) ( ) ( ) 12

11

13 23 −−− +⋅>⋅ LLL V 217 LL > V

Tabla 2.9. Evaluación de las condiciones de diseño para tres inversores activos y estrategia Circular Chain Control

En la tabla 2.10 se indica la valoración de las condiciones de diseño correspondientes a la tabla 2.5 para el caso de dos inversores activos.



σ1⇒ σ2 123 LL > V

σ2⇒ σ1 213 LL > V

Tabla 2.10. Evaluación de las condiciones de diseño para dos inversores activos y estrategia Circular Chain Control

• Estrategia Central Limit Control

En la tabla 2.11 se indica la evaluación de las condiciones de diseño correspondientes a la estrategia Central Limit Control y tres inversores activos. Con dos inversores activos la función de conmutación coincide con la definida para la estrategia Circular Chain Control, por tanto, las condiciones de diseño y su valoración son las indicadas en las tablas 2.5 y 2.10, respectivamente.



la 2ª superficie

σi⇒ σj ⇒ σk

i,j,k ∈ 1,2,3 ( ) ( ) ( ) 1114 −−− +>⋅ kji LLL V jk LL >5 V

Tabla 2.11. Evaluación de las condiciones de diseño para tres inversores activos y estrategia Central Limit Control


• Ley de control

Tal y como se determinó en los apartados 2.6.2, 2.6.3 y 2.6.4 la ley de control vendrá dada por:

( )( ) 3,2,1

0,10,1

=

<−>

= iparatsi

tsiu

i

ii x

xσ

σ (2.148)

La ley de control (2.148) satisface la condición de alcanzabilidad (2.4) en los casos de uno, dos y tres inversores activos. Si se realiza un control de tres niveles, la ley de control vendrá dada por (2.41) [Carpita, 93]:

( )( )( )( )

=

<−=>=

<

<=>=

>3,2,1

0,10,0

0

0,00,1

0ipara

tsiutsiu

Ev

tsiutsiu

Ev

ii

iir

ii

iir

xxxx

σσσσ

(2.149)

donde vr es la tensión de referencia AC a seguir.

• Conclusiones

De los resultados obtenidos del ejemplo de diseño se puede indicar que, con los valores considerados para los coeficientes de la función de conmutación y para los parámetros de los inversores que intervienen en el sistema modular, existe al menos un orden jerárquico posible que permita al sistema modular alcanzar el régimen deslizante para todas las estrategias de ecualización de corriente consideradas para los casos de dos y tres módulos inversores activos.

En concreto, para la estrategia Master-Slave los posibles órdenes jerárquicos donde se cumplen las condiciones de diseño para alcanzabilidad del régimen deslizante son σ3⇒ σ1

⇒ σ2, σ3⇒ σ2 ⇒ σ1 para tres inversores activos y σ2⇒ σ1 para dos inversores activos. Para la estrategia Circular Chain Control los órdenes jerárquicos son los mismos que para la estrategia M-S más el orden σ1⇒ σ2. Finalmente, para la estrategia Central Limit Control se cumplen las condiciones de diseño en todos los posibles órdenes jerárquicos para dos y tres inversores activos.

Como comentario final de este apartado se indican las novedades aportadas por este trabajo al diseño de sistemas modulares de potencia:

• Se ha aplicado el control jerárquico al diseño de sistemas modulares de potencia.

• Se han obtenido las condiciones de diseño a cumplir para alcanzar el régimen deslizante en función de los parámetros del sistema y de los coeficientes de la función de conmutación para cada una de las tres estrategias de ecualización de corriente consideradas.


2.7. Diseño con el método de diagonalización de la ley de control para un sistema modular de 3 inversores

En este apartado se realiza el diseño con el método de diagonalización de la ley de control de un sistema modular compuesto por tres módulos inversores conectados en paralelo. En el apartado 2.7.1 se aplica esta metodología de diseño para el caso de tres módulos inversores activos. Se presentan también, en el apartado 2.7.2, los resultados de diseño para el caso particular de dos inversores activos.

2.7.1. Diseño de la ley de control con tres módulos inversores activos

Como se explicó en el apartado 2.5.2, el objetivo del método de diagonalización es desacoplar los controles realizando una transformación no singular sobre la superficie de conmutación. Para simplificar el proceso de diagonalización se propone una nueva función de conmutación derivada de la estrategia Master-Slave donde sólo el módulo Master dispone de un lazo de tensión. Teniendo en cuenta esto, la función de conmutación vendrá dada por la expresión (2.100) donde Ki es la matriz (2.102a), siendo las matrices Kv y Br :

=

−−=

0000,

0000000000 2121 kk

Bkk

K rv (2.150)

Para llevar a cabo la diagonalización se calcula una matriz Ω(x,t) tal que la matriz Q(x,t), definida por (2.88), sea diagonal. Para ello se plantea una matriz Ω genérica del tipo:

=Ω

333231

232221

131211

mmmmmmmmm

(2.151)

Teniendo en cuenta (2.151), y las expresiones de las matrices xσ

∂∂ y B:

=

−−−−

−−=

∂∂

3

3

2

2

3

3

2

2

1

1

2222

1111

21

00

00

000

,2

200

LE

LE

CLE

CLE

CLE

BCRCR

kk

ββββββββ

xσ

(2.152)

la matriz Q(x,t), vendrá dada por:


( )

+−

+−

++−

+−

+−

++−

+−

+−

++−

=

3

3233

231

2

2132

231

1

1233132

231

3

3223

221

2

2122

221

1

1223122

221

3

3213

211

2

2112

211

1

1213112

211

,

LEm

Ckm

LEm

Ckm

LEmm

Ckm

LEm

Ckm

LEm

Ckm

LEmm

Ckm

LEm

Ckm

LEm

Ckm

LEmm

Ckm

tQ

ββββ

ββββ

ββββ

x

(2.153)

Los coeficientes mij, con j≠i, de la matriz Ω se determinan de modo que hagan cero los componentes de la matriz Q(x,t) que no pertenezcan a su diagonal. Para ello se resuelve el siguiente sistema de ecuaciones:

1

23332

2

23331

132231

233132231

2

12223

2

12221

223221

223122221

2

21113213

211

1

21112112

211

2,

20

0

2,

20

0

0

0

βββ

β

ββ

βββ

β

ββ

ββ

ββ

mmkCmm

mC

km

mmC

km

mmkCmm

mC

km

mmC

kmC

kmmmC

kmC

kmmmC

km

−==⇒

=+

=++−

−==⇒

=+

=++−

−=⇒=+

−=⇒=+

(2.154)

Teniendo en cuenta el resultado del sistema de ecuaciones (2.154), la expresión de la matriz Ω(x,t) viene dada por:

−

−

−−

=Ω

331

233

2

233

2

12222

2

122

2

211

1

21111

22

22

mm

kCm

mmkCm

Ckm

Ckm

m

βββ

βββ

ββ

(2.155)

donde m11, m22 y m33 son constantes arbitrarias reales y positivas. Teniendo en cuenta (2.88) y (2.155), la matriz Q(x,t) viene dada por:

( )( )

( )( )

−−

−=

33233

22122

11211

23000230003

,LEm

LEmCLEkm

tQβ

βx (2.156)

La nueva función de conmutación resultante de aplicar la transformación (2.87) viene dada por:

( ) ( ) rr xxxxxσxσ ∗∗∗ +=⋅Ω+⋅Ω=⋅Ω= rr BKBKtt ,, (2.157)


siendo las matrices de coeficientes ∗K y ∗rB :

=⋅Ω=

−

−

−

−

−

+−

=⋅Ω=

∗

∗

2332

1233

1222

1122

211111

23312

2

233

12212

2

122

2112112111

211

21

2

21

2

2300

2

0230

2

3332

ββ

ββ

ββ

ββ

Cmk

kCm

Cmk

kCmkmkm

BB

mkCRk

kCm

mkCRk

kCm

Ckm

Ckmkmk

CRkm

KK

rr

(2.158)

El siguiente paso en el diseño de la ley de control es determinar ( )t,xσ∗•

, definida por la expresión (2.93), para poder evaluar el cumplimiento de la condición de existencia y

alcanzabilidad del régimen deslizante: 0<∗•

∗ σσ T . Teniendo en cuenta que ∂Ω/∂x = 0 y ∂Ω/∂t = 0 la expresión (2.93) queda:

( ) ( ) ( )

( ) ( ) ( ) ( )ttxQtABtQAK

ABtQAt

BBtxQAt

orrr

rr

,,,,

,,,1

xσuxσxuxx

xuxxxσσu

xσ

xσx

xσxσ r

Ω∗∗

−∗

•

++≡++=

Ω++∂∂

Ω=∂∂

Ω+∂∂

∂∂

+∂∂

Ω=

(2.159)

donde:

( ) ( ) rrro ABtyAKt xxσxxσ ∗

Ω∗ == ,, (2.160)

Teniendo en cuenta que la matriz Q(x,t) es diagonal, el problema de diseño del vector u a

partir de la condición 0<∗•

∗ σσ T se reduce al diseño de los controles individuales ui para

cumplir la condición 0<∗•

∗ii σσ con i =1,2,3, esto es:

( ) ( ) ( )( ) ( ) ( ) 3,2,10,,,,

0,,,,

=<−−>

>−−<∗

Ω−

∗Ω

+

iconparatσtσutq

paratσtσutq

iioiii

iioiii

σ

σ

xxx

xxx (2.161)

donde σiΩ (x,t) es el componente i-ésimo del vector σΩ (x,t), σi o(x,t) es el componente i-

ésimo del vector σ o(x,t) y qi(x,t) es el elemento “i” (i=1,2,3) de la matriz diagonal Q(x,t). Para cumplir la condición (2.161), dentro del dominio de atracción del régimen deslizante, se debe escoger la siguiente ley de control:

( )( )

3,2,10,1

0,1=

<−>

=∗

∗

iparatsi

tsiu

i

ii x

xσ

σ (2.162)


2.7.2. Diseño de la ley de control con dos módulos inversores activos

El diseño realizado para tres módulos inversores se puede aplicar al caso en que sólo hay dos módulos inversores activos. En este caso, la función de conmutación vendrá dada por la expresión:

( ) ( ) ( )[ ] rr xxxxxxxxσ rivrT BKKBKttt ++=+== ,,, 21 σσ (2.163)

donde las matrices Kv, Ki y Br vienen dadas por:

=

−

=

−−=

00,

2000

,0000 21

111

21 kkB

CRK

kkK riv βββ

(2.164)

Para llevar a cabo la diagonalización se plantea una matriz Ω ∈ R2x2 genérica del tipo:

=Ω

2221

1211

mmmm

(2.165)

Teniendo en cuenta (2.165), y las expresiones de las matrices xσ ∂∂ y B para N=2:

=

−

−−=

∂∂

22

2211111

21

0

00

20

LECLECLEB

CRkk

βββxσ (2.166)

la matriz Q(x,t), vendrá dada por:

( )

+−

+−

+−

+−

=

2

2122

221

1

1122

221

2

2112

211

1

1112

211

,

LEm

Ckm

LEm

Ckm

LEm

Ckm

LEm

Ckm

tQββ

ββx (2.167)

Los coeficientes m12 y m21 de la matriz (2.165) se calculan de modo que hagan cero los componentes de la matriz Q(x,t) que no pertenezcan a su diagonal. Para ello se resuelve el sistema de ecuaciones:

2

12221122

221

1

21112112

211

0

0

kCmmm

Ckm

Ckmmm

Ckm

ββ

ββ

=⇒=+−

−=⇒=+ (2.168)

Teniendo en cuenta el resultado (2.168), la expresión de la matriz Ω(x,t) viene dada por:

( )

−=Ω

222122

121111

mkCmCkmm

ββ

(2.169)

donde m11 y m22 son constantes arbitrarias, reales y positivas. Teniendo en cuenta (2.88) y (2.169), la matriz Q(x,t) viene dada por:


( ) ( )

−

−=

22221

11112

2002

,LEm

CLEmktQ

βx (2.170)

La nueva función de conmutación resultante de aplicar la transformación (2.87) a la superficie (2.163) viene dada por:

( ) ( ) rr xxxxxσxσ ∗∗∗ +=⋅Ω+⋅Ω=⋅Ω= rr BKBKtt ,, (2.171)

siendo las matrices de coeficientes ∗K y ∗rB :

=⋅Ω=

−

−

−

+−

=⋅Ω=

∗

∗

1222

1122

211111

12212

2

122

2112111

211

20

22

ββ

ββ

Cmk

kCmkmkm

BB

mkCRk

kCm

Ckmkmk

CRkm

KK

rr

(2.172)

La ley de control se determina aplicando el mismo procedimiento utilizado para el caso de tres módulos inversores activos, obteniéndose como resultado en este caso:

( )( ) 2,1

0,10,1

=

<−>

= iparatsi

tsiu

i

ii x

xσ

σ (2.173)

2.7.3. Ejemplo de diseño de la ley de control para un sistema modular de 3 inversores con el método de diagonalización

En este apartado se va a realizar un ejemplo de diseño del control de un sistema modular de potencia utilizando el método de diagonalización. El sistema modular considerado está formado por tres módulos inversores con los mismos parámetros que los utilizados en el ejemplo del apartado 2.6.5. La expresión de la función de conmutación asociada al control del sistema modular es la misma que la considerada en los apartados 2.7.1 y 2.7.2, siendo el valor de los coeficientes los mismos que los utilizados en las pruebas de laboratorio presentadas en el capítulo 5: βi = 1 (con i=1, 2), k1 = 1, k2 = 6·10-5 y C=60 µF.

• Función de conmutación transformada con tres inversores activos

Aplicando el método de diagonalización presentado en el apartado 2.7.1 para tres módulos inversores activos y teniendo en cuenta los valores escogidos para los coeficientes de la función de conmutación, la matriz de transformación (2.155) queda:

−−

−−=Ω

333333

222222

111111

2222

mmmmmm

mmm

(2.174)


Para simplificar el diseño se ha realizado la siguiente elección de las constantes arbitrarias mii: m11 = m33 = 1 y m22=2. Con estos valores, la matriz (2.174) vendrá dada por:

−−−−

=Ω15.05.0121111

(2.175)

y finalmente, la función de conmutación transformada σ*(x,t), expresada en términos de los componentes del vector σ(x,t), queda:

( ) ( ) [ ]

−−−+

−−=⋅

−−−−

=⋅Ω=∗

321

321

321

321

5.05.02

15.05.0121111

,,σσσ

σσσσσσ

σσσ Ttt xσxσ

(2.176)

donde σ1, σ2 y σ3 están definidas por (2.100), (2.102a) y (2.150).

• Función de conmutación transformada con dos inversores activos

Aplicando el método de diagonalización presentado en el apartado 2.7.2 para el caso de dos módulos inversores activos y teniendo en cuenta los valores escogidos para los parámetros de la función de conmutación, la matriz de transformación (2.169) queda:

−=Ω

2222

1111

mmmm

(2.177)

donde m11 y m22 son constantes arbitrarias, reales y positivas. Para simplificar el diseño de la función de conmutación transformada se ha escogido las constantes m11 = m22 =1, de forma que la matriz de transformación vendrá dada por:

−=Ω

1111

(2.178)

La función de conmutación transformada σ*(x,t), expresada en términos de los componentes del vector σ(x,t), queda:

( ) ( ) ( ) ( )[ ]

+−

=⋅

−=⋅Ω=∗

21

2121 ,,

1111

,,σσσσ

σσ Ttttt xxxσxσ (2.179)

donde las superficies de conmutación σ1 y σ2 están definidas, en este caso, por (2.163) y (2.164).

• Ley de control

La ley de control viene dada por (2.162) para el caso de tres módulos inversores activos y por (2.173) para el caso de dos inversores activos.


• Conclusiones

Se ha aplicado el método de diagonalización al diseño de la ley de control del sistema modular de potencia para los casos de dos y tres módulos inversores activos. A diferencia del método del control jerárquico, el método de diagonalización no está sujeto a condiciones de diseño que condicionen el cumplimiento de la condición de alcanzabilidad, ni necesita el cálculo de sucesivos sistemas equivalentes, sino que únicamente precisa el cálculo de una matriz de transformación que permita realizar un desacoplo de los controles. Ahora bien, en la matriz de transformación intervienen parámetros del sistema modular por lo que la función de conmutación resultante de la transformación será dependiente de dichos parámetros, mientras que en el método de control jerárquico la función de conmutación considerada es independiente de los parámetros del sistema modular.

Debe indicarse que el diseño se ha realizado a fin de minimizar el número de parámetros que intervienen en la matriz de transformación (2.155) (ecuación (2.169) en el caso de 2 módulos activos). Esta matriz depende del valor de la capacidad C definido según (2.43), por tanto, el método de diseño seguido es viable siempre y cuando se mantenga constante el valor del parámetro C o bien la función de conmutación se adapte a los cambios de dicho valor. La primera opción condiciona la estructura del sistema modular que incorporaría un único condensador de salida común a todos los módulos inversores y éstos estarían formados por un puente completo más un inductor. La segunda opción implica que el valor del coeficiente k2 de la función de conmutación cambia con el valor del parámetro C de forma que se cumpla en todo momento k2/C=1. Esta segunda opción permite utilizar módulos inversores que incorporen en su topología un condensador de salida pero tiene una mayor dificultad de implementación práctica ya que implica el conocimiento del valor de la capacidad total de salida que varia en función del número N de inversores conectados en paralelo.

2.8. Dinámica del sistema modular en régimen deslizante

Se puede determinar la dinámica del sistema modular definido por la ecuación de estado (2.99) cuando se encuentra en régimen deslizante mediante el método del control equivalente. En régimen deslizante el comportamiento del sistema modular queda definido por la siguiente ecuación de estado:

rxxx eqweq BA +=& (2.180)

donde las matrices de coeficientes Aeq y Bw eq se pueden determinar de dos formas:

1.- Como extensión del método de diseño del control jerárquico, o sea, calculando el sistema equivalente Σ3 mediante la sustitución, en el sistema equivalente Σ2, de u3 por u3eq, de donde se obtiene:

( )( )rr xxx rrweq ABBKAKBKu 32323233 −−−= (2.181a)

( )( )

( ) ( ) rrwweqw

eq

ABBKBBKBKBBB

AKBKBIA312322312322

231232

−−

−

−−=

−= (2.181b)


2.- Calculando el control equivalente ueq(x) según (2.11) y sustituyendo en la ecuación de estado (2.99):

( ) ( ) [ ]rrr ABKAKBt

AB xxσxxσ

xσxueq +−=

∂∂

+∂∂

∂∂

−= −−

11

(2.182a)

( )( ) ( ) rreqweq ABKBBByAKKBBIA 11 −− −=−= (2.182b)

Independientemente del método de cálculo elegido, o de la estrategia de ecualización de corrientes considerada, las matrices Aeq y Bweq que definen el comportamiento del sistema modular en régimen deslizante, vienen dadas por:

−

−

−

=

001310

001310

0000010

2

1

2

1

21

kkC

R

kkC

R

kk

Aeq ,

−

−

−

=

2

12

2

12

212

331

331

00

kkCCw

kkCCw

kkw

B

o

o

o

eqw (2.183)

El sistema equivalente obtenido para el caso de tres módulos inversores y definido por las matrices (2.183) se puede generalizar fácilmente para el caso de un sistema modular formado por N módulos inversores conectados en paralelo:

−

−

−

=

00110

00110

0000010

2

1

2

1

21

L

MMMMM

L

L

L

kkC

RN

kkC

RN

kk

Aeq ,

−

−

−

=

2

12

2

12

212

1

1

00

kk

NCCw

N

kk

NCCw

N

kkw

B

o

o

o

eqw

MM (2.184)

donde Aeq ∈ R N+1xN+1 y Bw eq∈ R N+1x2.

Las matrices (2.184) definen en (2.180) un sistema lineal no homogéneo cuya solución general puede expresarse como:

( ) ( )tt vcx += ψ (2.185)

donde Ψ(t)c es la solución general del sistema homogéneo xx eqA=& y v(t) es una solución particular del sistema no homogéneo [Boyce, 98]. Los valores propios de la matriz Aeq son r1=-k1/k2 y ri = 0 con i=2,...,N+1, cuyos vectores propios ξi ∈ R N+1x1 correspondientes son:


=

=

=

−

−

−

= +

1

000

,,

0

100

,

0

001

,

11

11

1

132

2

1

2

1

21

1

M

L

MMMN

kkC

RN

kkC

RN

kk

ξξξξ (2.186)

Por tanto, la solución general del sistema definido por (2.184) viene dada por el producto del vector de constantes arbitrarias c = [c1 c2 ... cN+1]T y la matriz fundamental ψ(t) definida como:

( ) ( )[ ]13221

1 +−= N

tkket ξξξξ Lψ (2.187)

La solución particular v(t), del sistema (2.184) viene dada por:

( ) ( ) ( ) [ ]Trrrreqw iivvdtBttt L&== ∫ −rxv 1ψψ (2.188)

donde vr es la tensión de referencia y la corriente ir viene dada por:

[ ]rrr vCRvNR

i &+=1

(2.189)

Las constantes arbitrarias ci con i=1,...,N+1 se pueden determinar teniendo en cuenta que en régimen deslizante el vector de estado x también cumple σ(x,t)=0. Sustituyendo la solución general (2.185) en la superficie de conmutación σ(x,t)=0 se obtiene que el valor del coeficiente c1 es indeterminado mientras que ci=0 con i =2,...,N+1, para todas las estrategias de ecualización de corriente consideradas. El valor del coeficiente c1 se puede calcular a partir de las condiciones iniciales del vector de estado. De las expresiones (2.187-189) se puede determinar el valor de la tensión vc y de las corrientes de inductor iLi, con i =2,...,N, cuando el sistema se encuentra en régimen deslizante, que vienen dados por:

( ) ( ) ( )

( ) ( ) ( ) ( )( )twCRwtwsenNRVe

kkC

RNcti

twsenVectv

ooortkk

Li

ortkk

c

cos11 21

2

11

211

++

−=

+=

−

−

(2.190)

La corriente iL1 se puede obtener a partir de los componentes del vector de estado x:

Lic

cLiLic

c

N

iLiL i

RvvCiNi

RvvCii =++−=++−= ∑

=

&&2

1 (2.191)

De todo lo anterior se deduce que la solución de equilibrio de la ecuación diferencial (2.180) es única y se corresponde con x = v(t). Para que el punto de equilibrio del sistema (2.180) sea asintóticamente estable, se debe cumplir que el valor propio r1 sea negativo, lo que da lugar a la condición de diseño k1/k2 > 0.


2.9. Dominio de existencia de régimen deslizante y restricciones de diseño

Tal y como se ha presentado en el apartado 2.2 del presente capítulo, el diseño de control en modo de deslizamiento debe finalizarse evaluando el dominio de existencia del régimen deslizante sobre las superficies de conmutación. Del análisis del dominio de existencia se obtendrán un conjunto de restricciones paramétricas que deberán tenerse en cuenta en el procedimiento de diseño de las etapas inversoras.

Por su simplicidad resulta conveniente, en aras a una mejor comprensión, iniciar el análisis por el dominio de existencia asociado al control en modo de deslizamiento diseñado a partir de las superficies transformadas obtenidas mediante el método de diagonalización presentado en el apartado 2.5.2. A continuación, en el apartado 2.9.2, se realizará el análisis del dominio de existencia asociado al control en modo de deslizamiento diseñado a partir del método de control jerárquico.

2.9.1 Dominio de existencia del régimen deslizante con el método de diagonalización

La aplicación del método de diagonalización al control en modo de deslizamiento, tal y como se ha comentado en el apartado 2.5.2, permite transformar un problema de diseño multivariable de orden N en N problemas de diseño de una variable de entrada. En conclusión, las variables de control aparecen, tras la transformación que permite la diagonalización, desacopladas.

Para establecer el dominio de existencia se obtiene en primer lugar el control equivalente ueq(x), calculado según (2.182a), que para un sistema modular formado por N inversores, viene dado por:

( ) ( ) ( ) ( )[ ]TeqNeqeq uuu xxxxueq L21= (2.192)

donde ueqi con i=1,...,N, tiene la siguiente expresión:

+−+

−+= rroiLil

icc

ii

ieqi v

kkCvwCir

LNv

kkC

Rv

LN

NELu &&

2

12

2

11 (2.193)

Para que exista localmente sobre la superficie de conmutación (2.70) un régimen en modo de deslizamiento del sistema definido por (2.42), es necesario y suficiente que cada componente del vector control equivalente (2.192) satisfaga la siguiente inecuación [Bühler, 86], [Utkin, 92]:

( ) maxmin uuu eqi << x (2.194) donde umin = -1 y umax = 1 son los dos posibles valores que adquiere la variable de control u en nuestro caso.

El dominio de existencia del régimen deslizante está limitado por la condición (2.194). Cuando el sistema se encuentra en régimen deslizante y en estado estacionario se cumple que el vector de estado es igual a la solución particular del sistema (2.180): x = v(t) con


vr=Vr·sen(wot), por lo que la condición (2.194) se puede rescribir en términos de la señal de referencia vr:

( )( ) ( )[ ] ( )

( )( )

⋅+

−+−=

<+⋅⋅++−+

oili

ioli

r

iooiliioli

wRLrCCLwRNRrarctgcon

VE

twwRLrCCLwRNRrN

2

21

2222 cos1

φ

φ

(2.195)


( )( ) ( )[ ] ( )oww

wwRLrCCLwRNRr

NVE

ioiliioli

r

i

=

=⋅++−+>γ

11 21

2222 (2.196)

donde ( )wiγ es el módulo de la respuesta frecuencial del filtro de salida del i-ésimo convertidor conectado en paralelo. Como resultado, el dominio de deslizamiento de la superficie σi se puede expresar como función de esta respuesta frecuencial y de los parámetros de la tensión de salida (amplitud Vr y frecuencia wo).

Tal y como se presenta en [Biel, 2000] el método de diseño de los parámetros del convertidor se reduce a analizar el módulo del diagrama de Bode de la respuesta frecuencial, del sistema sobre el que se pretende garantizar régimen deslizante, y asegurar que el factor Vr/Ei se encuentre por debajo de la curva de ( )wiγ .

La figura 2.11 muestra el módulo de la respuesta frecuencial γi(w) para un sistema inversor modular formado por tres inversores reductores conectados en paralelo con los siguientes parámetros L1=1.5 mH, L2=1.22 mH, L3=0.9 mH, C1=C2=C3=20 µF, RL=5 Ω junto con su respuesta individual cuando no están conectados en paralelo. La zona sombreada de la figura 2.11 se corresponde con los valores de Vr/E en función de w que garantizan el régimen deslizante.

Bo de Ma gnitude Dia gra m

Fre que ncy (ra d/s e c)

Mag

nitu

de (d

B)

1 03

104

105

-50

-40

-30

-20

-10

0

10

Inversor simple 3

Inversor simple 2

Inversor simple 1

Inversor 3 conectado en paralelo



Frecuencia (rad/sec)

Mód

ulo

(dB

)

Módulo del diagrama de Bode

Figura 2.11. Valores de Vr/E donde es posible alcanzar el estado estacionario en el sistema

modular formado por tres inversores reductores conectados en paralelo


Se debe hacer notar que el análisis previo puede utilizarse para estudiar cual es el dominio de deslizamiento resultante al añadir o quitar módulos inversores. Efectivamente, de la expresión (2.196) se puede destacar que el factor de amortiguamiento siempre decrece cuando aumenta el número de convertidores conectados en paralelo y la frecuencia de resonancia depende tanto del número de convertidores como de la capacidad total C. Por ejemplo, si se parte de un sistema modular formado por −N módulos convertidores conectados en paralelo con una capacidad total −C , donde se ha alcanzado el régimen deslizante, se puede alcanzar de nuevo el régimen de deslizamiento ideal cuando se añaden o suprimen módulos si:

−−

++ < C

NNC (2.197)

donde +C es la capacidad final resultante y +N es el número final de módulos conectados al sistema modular.

2.9.2 Dominio de existencia del régimen deslizante con el método jerárquico

El método de control jerárquico aplicado al diseño de la ley de control u(x,t)∈RN del sistema modular de potencia, controlado mediante las funciones de conmutación indicadas en el apartado 2.4, considera que el sistema alcanza régimen deslizante sobre la superficie σ(x,t)=0 después de haber alcanzado sucesivos regímenes deslizantes sobre las N-1 superficies σ1=0, σ1=σ2=0, ..., σ1=σ2=σ3=...σi=0 (con i=1,...N-1). Es posible determinar el dominio de existencia para cada uno de los N sucesivos regímenes de deslizamiento a partir de los sucesivos controles equivalentes ukeq, con k=1,...,N, obtenidos según el método descrito en el apartado 2.5.1, esto es:

[ ]

∂∂

+

+

+

∂∂

∂

∂−= −

+−−−

−

−

tu

ubbAbu kk

N

kkN

kkkkkkeq

σσσ 11

112

11

11 fx

xxML (2.198)

donde las matrices Ak-1, Bk-1 y f k-1 se definen según (2.83) con m=N.

De este modo, los dominios de existencia de los sucesivos regímenes deslizantes vienen limitados por la condición:

( ) Nkconuuu Nkkeq ,...,11,...,,1 1 =<<− +x (2.199)

donde en la expresión anterior se explicita la dependencia funcional del control equivalente ukeq con los controles ui, con i=k+1,...,N y con el vector de estado.

Por ejemplo, para el caso particular de un sistema modular compuesto por tres módulos inversores conectados en paralelo, y controlado por las funciones de conmutación indicadas en el apartado 2.4, los controles equivalentes u1eq, u2eq y u3eq vienen dados por las expresiones (2.105), (2.109) y (2.181a) respectivamente, para el orden de control jerárquico σ1⇒σ2⇒σ3.

En general, la expresión de ukeq dependerá del orden jerárquico considerado, σs⇒σj⇒σt, con s,j,t∈1,2,3, en la consecución del régimen deslizante sobre la superficie σ(x,t)=0. El control equivalente asociado a la ley de control calculada en primer lugar useq, dependerá de los otros dos controles uj y ut, por lo que el dominio de existencia de régimen deslizante


sobre la primera superficie se verá condicionado por los valores discretos 1, -1 que tomen estas variables de control. Es fácil comprobar que el dominio de existencia sobre la primera superficie del orden será más restrictivo para los valores de uj y ut que maximicen useq.

Análogamente, el control equivalente asociado a la ley de control calculada en segundo lugar ujeq, dependerá del control ut, por lo que el dominio de existencia de régimen deslizante sobre la intersección de la primera y segunda superficie se verá condicionado por los valores discretos 1, -1 que tome ut. El dominio de existencia sobre la intersección de la primera y segunda superficie será más restrictivo para el valor de ut que maximice uteq.

Para ilustrar esta idea se va a realizar el estudio del dominio de existencia para el caso particular de un sistema modular controlado con la estrategia de ecualización de corrientes Master-Slave definida por la función de conmutación (2.100, 2.101, 2.102a), considerando la siguiente jerarquía de controles: σ1⇒σ2⇒σ3.

El dominio de existencia de régimen deslizante sobre la superficie σ1=0 está limitado por la condición:

( ) 1,,1 321 <<− uuu eq x (2.200)

donde u1eq viene dada por la expresión (2.105):

+−−−⋅

−+

⋅

−+

−++⋅

+=

rroLLL

LLL

cl

cL

eqeq

vkk

CvCwuLE

uLE

iLr

Lr

iLr

Lr

vkk

Lr

RCCv

RLr

LEL

u

&

&

2

123

3

32

2

23

1

1

3

3

21

1

2

2

2

1

1

1

1

1

1

11

11

(2.201)

El caso más restrictivo del dominio de existencia limitado por la condición (2.200), en términos de u2 y u3, es el que maximiza la función u1eq y viene dado por:

++−= 3

31

132

21

12132 , u

LELEu

LELEusignouu eq (2.202)

El dominio de existencia de régimen deslizante sobre la superficie σ1=σ2=0 está limitado por la condición:

( ) 1,1 32 <<− uu eq x (2.203)

donde u2eq viene dada por la expresión (2.109):

+−−+

+

−+⋅

+=

rroLL

LL

cceq

vkk

CvCwuLE

iLr

iLr

vCkk

Rv

LLEL

u

&

&

2

123

3

33

3

3

22

2

2

1

322

22

211221

(2.204)

El caso más restrictivo del dominio de existencia limitado por la condición (2.203), en términos de u3, es el que maximiza función u2eq y viene definido por:

+−= 3

32

2323 2

1 uLELEusignou eq (2.205)


Finalmente, el dominio de existencia de régimen deslizante sobre la superficie σ1=σ2=σ3=0 está limitado por la condición:

( ) 11 3 <<− xequ (2.206)

donde u3eq viene dada por la expresión (2.181a) o bien por la expresión (2.193) para N=i=3:

+−+

−+= rroLlcceq v

kkCvwCir

Lv

kkC

Rv

LELu &&

2

1233

32

1

33

33

3133

(2.207)

Cuando el sistema se encuentra en régimen deslizante y en estado estacionario, las condiciones (2.200), (2.203) y (2.206) se pueden rescribir en términos de la señal de referencia vr:

( )

⋅

+

−+−=

<

−−

+⋅

⋅

++

−+

∑

∑

∑∑

=

=

==

oi i

li

oeqi i

li

r

rr

ooi i

lio

eqi i

li

wRL

LrCL

CLwLL

Lr

RL

arctgcon

VE

uLL

VEu

LL

VE

twwRL

LrCLCLw

LL

Lr

RL

13

11

121

3

1

1

1

1

33

132

2

12

1

21

22

13

11

2

121

3

1

1

3

33

cos33331

φ

φ

(2.208)

( )

⋅

+

+

−

++

+

−=

<

−

+⋅

⋅

+

++

−

++

+

oll

oll

r

r

o

oll

oll

wRL

Lr

LrCL

CLwLL

LLr

Lr

RL

arctgcon

VE

uLL

VE

tw

wRL

Lr

LrCL

CLwLL

LLr

Lr

RL

2

3

3

2

22

22

322

3

3

2

22

2

2

33

23

2

21

2

2

2

3

3

2

22

2

22

322

3

3

2

22

32

31232

21

cos32

31232

61

φ

φ

(2.209)

( ) ( )

( )( )

⋅+

−+−=

<+⋅

⋅++

−+

ol

iol

roolo

l

wRLrCCLwRRrarctgcon

VEtwwRLrCCLwR

Rr

33

23

3

33

21

2233

2

323

3

cos331

φ

φ

(2.210)


Si consideramos los mismos valores de parámetros para el sistema modular y para los coeficientes de la función de conmutación que los del prototipo experimental utilizado en las pruebas de laboratorio presentadas en el capítulo 3: L1=1.5mH, L2=1.22mH, L3=0.9mH, C1=C2=C3=20µF, E1=E2=E3=70V, βi = 0.5 (con i=1, 2, 3), k1=1, k2 = 6·10-5 y vr=55·sen(wo·t) con wo=2·π·50Hz, las condiciones (2.208), (2.209) y (2.210) devienen en las expresiones (2.211), (2.212) y (2.213) respectivamente:

( )5570

3370

6711050cos9154.3 321 <−−+⋅ uutwo φ (2.211)

( )5570

495427cos6868.1 32 <−+⋅ utwo φ (2.212)

( )5570cos0051.1 3 <+⋅ φtwo (2.213)

A partir de las expresiones (2.211), (2.212) y (2.213) se pueden extraer las siguientes conclusiones:

• La condición (2.213), que limita el dominio de existencia de régimen deslizante sobre la superficie σ1=σ2=σ3=0, se cumple, para los parámetros utilizados, en cualquier caso lo que garantiza la existencia de régimen deslizante sobre la superficie σ(x,t)=0.

• La condición (2.212), que limita el dominio de existencia de régimen deslizante sobre la superficie σ1=σ2=0, se cumple si u3=signo(cos(wo·t+φ2)) o bien [u3=-signo(cos(wo·t+φ2)) y cos(wo·t+φ2)<0.2431].

• La condición (2.211), que limita el dominio de existencia de régimen deslizante sobre la superficie σ1=0, se cumple si u2=u3=signo(cos(wo·t+φ1)) o bien [u2=signo(cos(wo·t+φ2)), u3=-u2 y cos(wo·t+φ2)<0.1822] o bien [u3=signo(cos(wo·t+φ2)), u2=-u3 y cos(wo·t+φ2)<0.4674].

El cumplimiento de estas condiciones permitiría asegurar la existencia de régimen de deslizamiento en orden jerárquico. Sin embargo, la validación de las condiciones depende del valor de los controles y ello dificulta su estudio incluso en régimen estacionario. Por este motivo, en el siguiente apartado se evaluará la convergencia del sistema a la superficie de conmutación σ(x,t)=0 mediante la aplicación del segundo método de Lyapunov.

Por otra parte, debe indicarse que pueden obtenerse resultados similares en el caso de considerar otros órdenes jerárquicos o utilizar otras estrategias de ecualización de corriente.

En cualquier caso, independientemente de la estrategia de ecualización de corrientes y del orden jerárquico considerado, la expresión del control equivalente asociada a la ley de control calculada en último lugar uteq (σs⇒σj⇒σt, con s,j,t∈1,2,3), se corresponde con la expresión (2.193) para i=t. Este resultado es previsible teniendo en cuenta que, tal y como se demuestra en el apartado 2.5.2, el control equivalente de las superficies de conmutación resultantes al aplicar la técnica de diagonalización coincide con el control equivalente en la intersección (superficie eventual) de las superficies de conmutación originales. En conclusión, el conjunto de restricciones de diseño que se obtuvieron en el apartado 2.9.1 debe aplicarse al control en modo de deslizamiento basado en el método jerárquico.


2.10. Análisis de la estabilidad del régimen deslizante mediante el segundo método de Lyapunov

Según se ha comprobado en el apartado anterior las condiciones de diseño, expresadas en términos del diagrama de Bode de la respuesta frecuencial del filtro de salida del sistema modular, garantiza únicamente existencia de régimen deslizante en el caso de realizar un diseño mediante el método de diagonalización. Cuando se utiliza el método jerárquico, el procedimiento de diseño presentado garantiza régimen deslizante sobre la superficie σt (orden jerárquico σs⇒σj⇒σt con s,j,t∈1,2,3) siempre y cuando exista previamente deslizamiento sobre σs y σj; sin embargo, tal y como se ha comprobado en el apartado anterior, este hecho depende de los valores discretos de los controles uj y ut. Por otra parte, debe indicarse, que las condiciones (2.211) y (2.212) se validan cuando todos los controles ui con i=1,2,3 adquieren los mismos valores.

Con el objetivo de evaluar los valores de los controles y observar el comportamiento de las diversas superficies de conmutación, se ha simulado el sistema modular para la estrategia Master-Slave con N=3 y con los mismos valores de parámetros para el sistema modular y para los coeficientes de la función de conmutación que los del prototipo experimental utilizado en las pruebas de laboratorio presentadas en el capítulo 3: L1=1.5mH, L2=1.22mH, L3=0.9mH, C1=C2=C3=20µF, E1=E2=E3=70V, βi = 0.5 (con i=1, 2, 3), k1=1, k2 = 6·10-5 y vr=55·sen(wot) con wo=2·π·50Hz. En la figura 2.12 se presentan la tensión de salida, los valores de las señales de control (adecuadamente escaladas para distinguirlas con claridad) y las superficies de conmutación. Tal y como se puede observar en dicha figura los controles ui con i=1,2,3 cumplen frecuentemente u1 = u2 = u3 y ello conlleva el cumplimiento de las condiciones que establecen la existencia de régimen deslizante sobre las superficies de conmutación. Puede comprobarse que este comportamiento es independiente de la estrategia de ecualización de corriente considerada. En conclusión, puede afirmarse, que según los resultados obtenidos, la superficie de conmutación σ(x,t)=0 (superficie eventual) es atractora del vector de estado.

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-1

-0.8

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

0.8

1

vc(t)(A)

(B)(C)

σ1, σ2, σ3

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-1

-0.8

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

0.8

1

vc(t)(A)

(B)(C)

σ1, σ2, σ3

4.94 4.95 4.96 4.97 4.98 4.99 5 5.01 5.02 5.03

x 10-3

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

0.8 u1

u2

u3

4.94 4.95 4.96 4.97 4.98 4.99 5 5.01 5.02 5.03

x 10-3

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

0.8 u1

u2

u3

(a) (b)


0.0101 0.0101 0.0101 0.0101 0.0101-0.8

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

u1

u2

u3

0.0101 0.0101 0.0101 0.0101 0.0101-0.8

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

u1

u2

u3

0.015 0.015 0.015 0.015 0.015 0.0151

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

u1

u2

u3

0.015 0.015 0.015 0.015 0.015 0.0151

-0.6

-0.4

-0.2

0

0.2

0.4

0.6

u1

u2

u3

(c) (d)

Figura 2.12. Resultados de simulación del sistema modular de convertidores conectados en paralelo con la estrategia Master-Slave. (a) Tensión de salida [11 V/div], superficies σ1, σ2 y σ3.

Resultados de simulación de las superficies σ1, σ2 y σ3 y de las señales de control u1, u2 y u3 correspondientes a (b) la ampliación del área (A) de la figura 2.12.a; (c) la ampliación del área

(B) de la figura (2.12.a) y (d) la ampliación del área (C) de la figura (2.12.a)

El segundo método de Lyapunov [Slotine, 91], presentado por A. M. Lyapunov en 1892 para determinar la estabilidad de sistemas dinámicos, permite explicar este fenómeno. La aplicación del método posibilita conocer la estabilidad asintótica (alcanzabilidad) de la superficie σ(x,t)=0. Para ello se define como función de Lyapunov:

( ) σσx TtV 5.0, = (2.214)

donde σ(x, t) viene dada por (2.100).

La condición de alcanzabilidad, se puede definir en términos de la derivada de la función de Lyapunov [Gao, 93], [Hung, 93] como:

( ) 0, <tV x& cuando σ ≠ 0 (2.215)

La derivada de (2.214) viene dada por:

( ) ( ) ( )tGtGtV iioi

ii ,,,,, 13

1xxx σσσσ +== ∑

=&& (2.216)

donde,

( ) ( ) ux

xxx

x BtGyt

AtGi

iii

i

iiiio ∑∑

== ∂∂

=

∂

∂+

∂∂

=3

11

3

1,,,, σσσσσσσ (2.217)

Obsérvese que la función G0 depende del vector de estado y, a través del término ti

∂∂σ , del

vector de referencia, mientras que la función G1 contiene los términos del vector de control u. Esta última función ha sido evaluada para todas las estrategias consideradas en la presente tesis (M-S, CCC y CLC), así como para la función de conmutación transformada obtenida con el método de diagonalización.

En concreto, para las superficies de conmutación derivadas de la estrategia Master-Slave la expresión de G1 viene dada por:


( )

3322

22

12

3

3

232

212

12

2

2

1322

212

12

1

11 ,,

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

tG i

+++−

+

++−

−+

−+−=

σβσσ

σσβσ

σβσβσσ x

(2.218)

Considerando β1=β2 la expresión (2.218) se puede rescribir como:

( ) ( )

( )

( ) 32132

32

3

3

23122

22

2

2

13212

12

1

11

23

23

223,,

uiiiCk

Ck

LE

uiiiCk

Ck

LE

uiiiCk

Ck

LE

tG

LLL

LLL

LLLi

−−+

+−

−−+

+−

−−

−+

−−=

βσβ

βσβ

ββσβσ x

(2.219)

Para las superficies de conmutación derivadas de la estrategia Circular Chain Control la expresión de G1 resulta:

( )

3332

22

112

3

3

2332

222

12

2

2

132

222

112

1

11 ,,

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

tG i

+++

−−

−+

++−

+

−+

+−=

σβσσβ

σβσβσ

σσβσβσ x

(2.220)

Considerando β1=β2=β3 la expresión (2.220) se puede rescribir como:

( ) ( ) ( )

( ) ( )

( ) ( ) 32132

232

32

3

3

23122

122

22

2

2

13212

312

12

1

11

233

233

233,,

uiiiiiCk

Ck

LE

uiiiiiCk

Ck

LE

uiiiiiCk

Ck

LE

tG

LLLLL

LLLLL

LLLLLi

−−−−+−

−−−−+−

−−−−+−=

ββσ

ββσ

ββσσ x

(2.221)

Para las superficies de conmutación derivadas de la estrategia Central Limit Control la expresión de G1 viene dada por:


( )

3332

222

112

3

3

2332

222

112

2

2

1332

222

112

1

11

2

2

2,,

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

uCk

Ck

Ck

LE

tG i

++

−+

−−

−+

++

−−

−+

−+

+−=

σβσβσβ

σβσβσβ

σβσβσβσ x

(2.222)

Considerando β1=β2=β3 la expresión (2.222) se puede rescribir como:

( ) ( )

( )

( ) 32132

32

3

3

23122

22

2

2

13212

12

1

11

233

233

233,,

uiiiCk

Ck

LE

uiiiCk

Ck

LE

uiiiCk

Ck

LEtG

LLL

LLL

LLLi

−−

−+−

−−

−+−

−−

−+−=

ββσ

ββσ

ββσσ x

(2.223)

Por último, para la función de conmutación transformada (2.176) obtenida con el método de diagonalización la expresión G1 viene dada por:

( ) 333

323322

2

212211

1

12111 2

3233,, u

LEmu

LEmu

CLEkmtG i σβσβσσ −−−=x (2.224)

A partir de las expresiones (2.219), (2.221), (2.223) y (2.224), se pueden realizar las siguientes consideraciones con relación al cumplimiento de la condición de alcanzabilidad (2.215):

1. En el caso de aplicar el método de diagonalización y teniendo en cuenta la ley de control diseñada en el apartado 2.7 (ui=signo(σi)), la ecuación (2.216) resulta:

( ) ( ) 33

32332

2

21221

1

1211 2

3233,,, σβσβσσ

LEm

LEm

CLEkmtGtV io −−−= xx& (2.225)

lo cual garantiza, que existe una región en el espacio de estado que contiene a σ(x,t)=0 donde se cumple la condición de alcanzabilidad ( ) 0, <tV x& , y que define el dominio de atracción.

2. En el caso de aplicar el método jerárquico, la convergencia de la dinámica del sistema al régimen deslizante sobre σ(x,t)=0 depende de la relación existente entre el término dependiente de las corrientes de inductor de las ecuaciones (2.219), (2.221) y (2.223) y el término que depende de la superficie σi con i=1,2,3. De hecho puede garantizarse, con la ley de control diseñada en el apartado 2.6 (ui=signo(σi)), que existe una región en el espacio de estado que contiene a σ(x,t)=0 donde se cumple la condición de alcanzabilidad ( ) 0, <tV x& siempre y cuando:


• Para la estrategia Master-Slave:

( ) ( )

( ) ( )

( ) ( )32132

32

23122

22

13212

12

23

23

223

σβσβ

σβσβ

σββσβ

signoiiiCk

Cksigno

signoiiiCk

Cksigno

signoiiiCk

Ck

signo

LLL

LLL

LLL

=

−−+

+

=

−−+

+

=

−−

−+

−

(2.226)

• Para la estrategia Circular Chain Control:

( ) ( ) ( )

( ) ( ) ( )

( ) ( ) ( )32132

232

32

23122

122

22

13212

312

12

233

233

233

σββσ

σββσ

σββσ

signoiiiiiCk

Cksigno

signoiiiiiCk

Cksigno

signoiiiiiCk

Cksigno

LLLLL

LLLLL

LLLLL

=

−−−−+

=

−−−−+

=

−−−−+

(2.227)

• Para la estrategia Central Limit Control:

( ) ( )

( ) ( )

( ) ( )32132

32

23122

22

13212

12

233

233

233

σββσ

σββσ

σββσ

signoiiiCk

Cksigno

signoiiiCk

Cksigno

signoiiiCk

Ck

signo

LLL

LLL

LLL

=

−−

−+

=

−−

−+

=

−−

−+

(2.228)

Obsérvese que en las estrategias Master-Slave y Circular Chain Control no existe ninguna combinación de parámetros de diseño (en concreto ningún valor de β) para la cual se pueda anular el efecto del término de corrientes de inductor. Esto no es

así en el caso de la estrategia Central Limit Control si se considera Ck2=β , esta

estrategia conduce al mismo resultado que el obtenido al aplicar el método de diagonalización. A fin de estudiar la relevancia del término de corrientes de inductor sobre la convergencia del sistema a σ(x,t)=0, se ha procedido a simular el sistema modular para diferentes estrategias de ecualización de corrientes con N=3 y con los mismos valores de parámetros para el sistema modular y para los coeficientes de la función de conmutación que los del prototipo experimental utilizado en las pruebas de laboratorio presentadas en el capítulo 3: L1=1.5mH, L2=1.22mH, L3=0.9mH, C1=C2=C3=20µF, E1=E2=E3=70V, βi = 0.5 (con i=1, 2, 3), k1=1, k2 = 6·10-5 y vr=55·sen(wot) con wo=2·π·50Hz.

Los resultados obtenidos en las simulaciones realizadas corroboran que las expresiones (2.226), (2.227) y (2.228) se cumplen frecuentemente. En efecto, en la figura 2.13 se muestran los resultados de simulación obtenidos en régimen


estacionario con la estrategia Master-Slave de los términos dependientes de las corrientes y los términos dependientes de la superficie σi con i=1,2,3, extraídos de la expresión (2.219). En la figura 2.14 se representan los resultados de simulación análogos obtenidos en este caso con la estrategia Circular Chain Control a partir de la expresión (2.221) y en la figura 2.15 los obtenidos con la estrategia Central Limit Control a partir de la expresión (2.223).

En conclusión, y a partir de los resultados obtenidos, puede afirmarse que normalmente existe convergencia a σ(x,t)=0, debido a que ( ) 0, <tV x& se verifica, indicando que existe una región en el espacio de estado, denominada región de atracción, que contiene a σ(x,t)=0 donde se cumple la condición de alcanzabilidad.

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-2.5

-2

-1.5

-1

-0.5

0

0.5

1

1.5

2

2.5

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-4

-3

-2

-1

0

1

2

3

4

(a) (b)

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-4

-3

-2

-1

0

1

2

3

4

(c)

Figura 2.13. Resultados de simulación de los términos (2.219) asociados a la derivada de la función de Lyapunov para la estrategia Master-Slave. (a) u1⇒ (3k2/C-2β)σ1 [color azul], (k2/C-

β)β(2iL1-iL2-iL3) [color rojo], (b) u2⇒ (3k2/C+β)σ2 [color azul], βk2/C(2iL2-iL1-iL3) [color rojo], (c) u3⇒ (3k2/C+β)σ3 [color azul], βk2/C(2iL3-iL1-iL2) [color rojo]


0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-3

-2

-1

0

1

2

3

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-3

-2

-1

0

1

2

3

(a) (b)

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-3

-2

-1

0

1

2

3

(c)

Figura 2.14. Resultados de simulación de los términos (2.221) asociados a la derivada de la función de Lyapunov para la estrategia Circular Chain Control. (a) u1⇒ (3k2/C)σ1 [color azul], (3k2/C)β(iL1-iL3)-β 2(2iL1-iL2-iL3) [color rojo], (b) u2⇒ (3k2/C)σ2 [color azul], (3k2/C)β(iL2-iL1)-

β2(2iL2-iL1-iL3) [color rojo], (c) u3⇒ (3k2/C)σ3 [color azul], (3k2/C)β(iL3-iL2)-β 2(2iL3-iL1-iL2) [color rojo]

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-3

-2

-1

0

1

2

3

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02-3

-2

-1

0

1

2

3

(a) (b)


0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02

-3

-2

-1

0

1

2

3

(c)

Figura 2.15. Resultados de simulación de los términos (2.223) asociados a la derivada de la función de Lyapunov para la estrategia Central Limit Control. (a) u1⇒ (3k2/C)σ1 [color azul],

3(k2/C-β)β(2iL1-iL2-iL3) [color rojo], (b) u2⇒ (3k2/C)σ2 [color azul], 3(k2/C-β)β(2iL2-iL1-iL3) [color rojo], (c) u3⇒ (3k2/C)σ3 [color azul], 3(k2/C-β)β(2iL3-iL1-iL2) [color rojo]

Esta misma conclusión puede obtenerse si se representa gráficamente la función

( ) ux

x BtGi

iii ∑

= ∂∂

−=−3

11 ,,

σσσ para las diversas estrategias de ecualización de corrientes

consideradas:

• Para la estrategia Master-Slave:

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02

0

1

2

3

4

5

6

x 105

8 8.01 8.02 8.03 8.04 8.05 8.06

x 10-3

0

1

2

3

4

5

6

x 105

(a) (b)

Figura 2.16. (a) Representación gráfica de la función –G1 obtenida a partir de los resultados de simulación para la estrategia de ecualización de corrientes Master-Slave. (b) Ampliación de la

figura (a)


• Para la estrategia Circular Chain Control:

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02

0

1

2

3

4

5

6

x 105

8 8.01 8.02 8.03 8.04 8.05 8.06

x 10-3

0

1

2

3

4

5

6

x 105

(a) (b)

Figura 2.17. (a) Representación gráfica de la función –G1 obtenida a partir de los resultados de simulación para la estrategia de ecualización de corrientes Circular Chain Control. (b)

Ampliación de la figura (a)

• Para la estrategia Central Limit Control:

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02

0

1

2

3

4

5

6

x 105

8 8.01 8.02 8.03 8.04 8.05 8.06

x 10-3

0

1

2

3

4

5

6

x 105

(a) (b)

Figura 2.18. (a) Representación gráfica de la función –G1 obtenida a partir de los resultados de simulación para la estrategia de ecualización de corrientes Central Limit Control. (b) Ampliación

de la figura (a)


• Para las superficies transformadas obtenidas mediante el método de diagonalización:

0.002 0.004 0.006 0.008 0.01 0.012 0.014 0.016 0.018 0.02

0

1

2

3

4

5

6

x 105

8 8.01 8.02 8.03 8.04 8.05 8.06

x 10-3

0

1

2

3

4

5

6

x 105

(a) (b)

Figura 2.19. (a) Representación gráfica de la función –G1 obtenida a partir de los resultados de simulación para las superficies transformadas obtenidas mediante el método de diagonalización.

(b) Ampliación de la figura (a)

A partir de la observación de los resultados presentados en las figuras 2.16, 2.17, 2.18 y 2.19, puede concluirse que, tal y como ya se ha comentado anteriormente, ( ) 0, <tV x& se verifica normalmente, lo cual implica que el sistema converge a la superficie eventual σ(x,t)=0.

2.11. Generalización a cargas no lineales y reactivas

En este apartado se generaliza el estudio efectuado en los apartados 2.8 y 2.9 con relación a la dinámica del sistema y el dominio de existencia en régimen deslizante para extenderlos a los casos de cargas no lineales y reactivas. En primer lugar se establece, en el apartado 2.11.1, la ecuación de estado del sistema modular compuesto por N módulos inversores conectados en paralelo con una carga no lineal genérica. En el siguiente apartado se redefinen las funciones de conmutación del apartado 2.4 para expresarlas en función del vector de estado y de la corriente de carga genérica. En el apartado 2.11.3 se obtiene la ecuación de estado que define la dinámica del sistema en régimen deslizante para cargas no lineales mediante el método del control equivalente. Finalmente, en los apartados 2.11.4 y 2.11.5 se establece el dominio de existencia de régimen deslizante para cargas no lineales y cargas reactivas, respectivamente.


2.11.1. Modelo del sistema

En el caso de considerar una carga no lineal (figura 2.20), el comportamiento dinámico del sistema modular de la figura 2.5, formado por N módulos convertidores, estará gobernado por la siguiente ecuación en el espacio de estado:

dxuxx dBBA ++=& (2.229)

donde las matrices A ∈ R N+1xN+1 y B ∈ R N+1xN son las matrices de estado y entrada, respectivamente, de coeficientes reales y constantes, Bd ∈ R N+1x2 es la matriz de perturbación, x ∈ R N+1 es el vector de estado cuyas componentes son las variables de estado, [ ]Tzz ii &=dx es el vector de perturbación cuyas componentes son la corriente de carga iz, y su derivada zi& , y finalmente u ∈ R N es el vector de control.

C

+

voAC

-

iC iZSISTEMA MODULAR

DE POTENCIA

Figura 2.20. Sistema modular de potencia con carga no lineal

Tomando como variables de estado la tensión en el condensador vc, la derivada de la tensión en el condensador cv& , y las corrientes de inductor iLi para i =2,...,N, las matrices A, B y Bd vienen dadas por:

−−

−−

−−−−

=

N

LN

N

L

N

LNLLLL

eq

Lr

L

Lr

L

CLr

CLr

CLr

CLr

Lr

CL

A

L

MLMMM

L

L

L

001

001

10010

2

2

2

1

1

2

2

1

1

1

1

(2.230a)

=

N

N

N

N

LE

LE

CLE

CLE

CLE

B

L

MLMM

L

L

L

00

00

000

2

2

2

2

1

1

,

−−

=

00

00

100

1

1

MM

CCLr

B

l

d (2.230b)

con ∑=

=N

iiCC

1

y 1

1

1−

=

= ∑

N

i ieq L

L .


2.11.2. Función de conmutación

Las expresiones de las funciones de conmutación, asociadas a las tres estrategias de ecualización de corrientes, para el caso de cargas no lineales se determinan tomando las funciones de conmutación definidas en el apartado 2.4 y sustituyendo los términos que dependen de la resistencia de carga R por términos en función del vector de perturbación xd, obteniendo como resultado:

( ) ( ) ( ) ( )[ ] ( ) dSdrivdSdrT

N BBKKBBKtttt xxxxxxxxxxσ rr +++=++== ,,,, 21 σσσ L (2.231)

donde las matrices Kv ∈R NxN+1 y Br ∈ R Nx2 vienen definidas por (2.74), y las matrices Ki∈R NxN+1 y BSd ∈ R Nx2 dependen de la estrategia de ecualización de corrientes considerada.

Para la estrategia Master-Slave, las matrices Ki y BSd vienen dadas por:

( )

−−−

−−−−−−

=

−−−−

−

1111

2222

1111

20

2020

00000

NNNN

SMi

C

CC

K

ββββ

ββββββββ

L

MMMMMM

L

L

L

, ( )

=

−

−

0

0000

1

2

1

N

SMSdB

β

ββ

MM

(2.232)

Para la estrategia Circular Chain Control, las matrices Ki y BSd vienen dadas por:

( )

−

−−−−−

−

=

NN

CCCi

CC

K

ββ

ββββββββββββ

L

MMMMMMM

L

L

L

0000

000020

20

33

22222

11111

, ( )

−

=

00

0000

2

1

MM

ββ

CCCSdB (2.233)

Finalmente, para la estrategia Circular Limit Control, las matrices son:

( )

( )

( )

−−

=

−

−−

−−

=

0

0001

000

000000

)1(0

3

2

1

33

22

1111

N

CLCSd

NN

CLCi

N

B

NC

NCNC

NNNNC

K

β

ββ

β

ββ

ββββ

ββββ

MM

L

MMMMMM

L

L

L

(2.234)


2.11.3. Dinámica del sistema modular en régimen deslizante

La dinámica del sistema modular definido por la ecuación de estado (2.229) cuando se encuentra en régimen deslizante se determina a partir del control equivalente que en este caso viene dado por:

( ) [ ]

+++−= •

−drdeq xxxxxu

dSrrd BABKBKABK 1 (2.235)

donde el vector dxdS

B • se define como:

( )

==== •• 00

10SSSd

dSSSdSd

dSAyABBconABB

dtdB ddd xxx (2.236)

Sustituyendo el control equivalente (2.235) en el ecuación de estado (2.229) se obtiene el sistema equivalente en régimen deslizante definido como:

dr xxxx eqdeqweq BBA ++=& (2.237)

con:

( )( )

( )

+−=

−=

−=

•

−

−

−

dSddeqd

rreqw

eq

BKBKBBBB

ABKBBB

KAKBBAA

1

1

1

(2.238)

Independientemente de la estrategia de ecualización de corriente considerada, las matrices Aeq, Bweq y Bdeq vienen dadas por:

−

−

−

=

000

000

0000010

2

1

2

1

21

L

MMMMM

L

L

L

kk

NC

kk

NC

kk

Aeq ,

−

−

−

=

2

12

2

12

212

00

kk

NCw

NC

kk

NCw

NC

kkw

B

o

o

o

eqw

MM

,

=

N

NB eqd

10

100000

MM (2.239)

La solución general del sistema (2.237) puede expresarse como:

( ) ( )tt vcx += ψ (2.240)

donde Ψ(t)c es la solución general del sistema homogéneo xx eqA=& y v(t) es una solución particular del sistema no homogéneo. Los valores propios de la matriz Aeq son r1 = -k1/k2 y ri = 0 con i=2,...,N+1, cuyos vectores propios ξi ∈ R N+1x1 correspondientes son:


=

=

=

−

−

−

= +

1

000

,,

0

100

,

0

001

,

1

122

2

1

2

1

21

1

M

L

MMMN

kk

NC

kk

NC

kk

ξξξξ (2.241)

La solución general del sistema definido por (2.237) viene dada por el producto del vector de constantes arbitrarias c = [c1 c2 ... cN+1]T y la matriz fundamental ψ(t) definida en este caso como:

( )

( )

( ) ( )

( )

( )

−

−

−

=

−

−

−

−

100

010

000001

21

2

1

21

2

1

2121

21

L

MLMMM

L

L

L

tkk

tkk

tkk

tkk

ekk

NC

ekk

NC

ekke

tψ (2.242)

La solución particular v(t), del sistema (2.237) vendrá dada por:

( ) ( ) ( )[ ]∫ += − dtBBttt eqdeqw dr xxv 1ψψ (2.243)

La solución particular (2.243) se puede dividir en dos términos dependientes del vector de referencia xr, y del vector de perturbación xd, respectivamente:

( ) ( ) ( )ttt dr ,, dr xvxvv += (2.244)

donde vr(xr,t) y vd(xd,t) vienen dados por:

( ) ( ) ( ) [ ]( ) ( ) ( ) [ ]Tdddeqddd

Trrrreqwr

iidtBttt

iivvdtBttt

L

L&

00,

,1

1

==

==

∫∫

−

−

xxv

xxv rr

ψψ

ψψ (2.245)

donde vr es la tensión de referencia, y las corrientes ir e id vienen dadas por:

zdrr iN

ivNCi 1; == & (2.246)

Las constantes ci con i=1,...,N+1 se determinan sustituyendo la solución general (2.240) en la superficie de conmutación σ(x,t)=0 de donde se obtiene que el coeficiente c1 es indeterminado mientras que ci=0 con i=2,...,N+1, para todas las estrategias de ecualización de corriente consideradas. El valor concreto del coeficiente c1 se puede calcular a partir de las condiciones iniciales del vector de estado.


A partir de las expresiones (2.240-246) se puede determinar el valor de la tensión vc y de las corrientes de inductor iLi, con i =2,...,N , cuando el sistema se encuentra en régimen deslizante:

( ) ( ) ( )

( ) ( ) ( )zrtkk

Li

ortkk

c

ivCN

ekkCcti

twsenVectv

++−=

+=

−

−

&121

2

11

211

(2.247)

La corriente iL1 se puede obtener a partir de los componentes del vector de estado x:

( ) LizcLiLizcLizc

N

iLiL iivCiNiivCiNivCii =++−=++−−=++−= ∑

=

&&& 12

1

(2.248)

De lo anterior se deduce que la solución de equilibrio de la ecuación diferencial (2.237) es única y se corresponde con x = v(t). Como ocurre para el caso de cargas resistivas, para que el punto de equilibrio del sistema (2.237) sea asintóticamente estable, se debe cumplir que r1 <0, lo que da lugar a la condición de diseño k1/k2 > 0. Se debe hacer notar que la naturaleza de esta estabilidad es local ya que sólo es válida cuando el sistema se encuentra en régimen deslizante.

2.11.4. Dominio de existencia de régimen deslizante para cargas no lineales

Las componentes ueqi, con i =1,...,N, del vector control equivalente ueq(x) calculado según (2.235) vienen dadas, independientemente de la estrategia de ecualización de corriente considerada, por la siguiente expresión:

++−+−= zrroiLil

icc

ii

ieqi iv

kkCvwCir

LNv

kkCv

LN

NELu &&&

2

12

2

1 (2.249)

Cuando el sistema se encuentra en régimen deslizante y en estado estacionario se cumple que el vector de estado es igual a la solución particular del sistema (2.237), por lo que la expresión (2.249) se puede rescribir en términos de la señal de referencia vr y de la corriente de carga iz:

( )

+−++= zrozr

i

lir

ii

ieqi ivwCivC

Lrv

LN

NELu && 2

(2.250)

Del análisis de las expresiones (2.249) y (2.250) se debe hacer notar que se pierde el régimen deslizante, limitado por la condición –1 < ueqi < 1, para valores elevados de zi& . Sin embargo, el sistema es robusto frente a este tipo de cambios y conseguiría alcanzar de nuevo el régimen deslizante.


2.11.5. Generalización del dominio de existencia de régimen deslizante para cargas reactivas

El control equivalente en régimen deslizante y estado estacionario para el caso de una carga reactiva, definida por Z(s) = Vo(s)/Iz(s), se obtiene aplicando la transformada de Laplace con condiciones iniciales nulas sobre la expresión (2.250):

( ) ( ) ( )( ) ( ) ( )

( )

+−

++=

sZsvssvwC

sZsvsvsC

Lr

svLN

NEL

u rro

rr

i

lir

ii

ieqi

2 (2.251)

Para garantizar la existencia de régimen deslizante en régimen estacionario se debe cumplir –1 < ueqi < 1, por tanto se debe validar la siguiente inecuación:

( ) wLrwrjCwLCNjwZjwZN

EV

ijLiLiTiTi

r

+++−⋅

⋅<

2)()(

(2.252)

donde Z(jw) es la impedancia de carga. La expresión (2.252) indica que cuando el sistema modular está cargado con un carga reactiva se puede aplicar el proceso de diseño de los parámetros del convertidor basado en el análisis del diagrama de Bode de los filtros de salida incluyendo la impedancia de la carga reactiva conectada al convertidor.

2.12. Conclusiones

En este capítulo se ha presentado el diseño de un control en modo de deslizamiento de un sistema inversor modular formado por la conexión en paralelo de N inversores reductores en puente completo para conseguir regulación de tensión AC de salida y distribución equitativa de corrientes a través de los módulos inversores.

Se ha analizado el sistema modular controlado por la función de conmutación propuesta por Carpita et al. en [Carpita, 88]. Los resultados obtenidos en el análisis corroboran que dicha función de conmutación permite obtener un seguimiento perfecto de la señal de referencia en régimen permanente y demuestran que un desapareamiento en el valor de las inductancias de los módulos inversores provoca un desequilibrio de las corrientes suministradas a la carga por cada módulo.

Con el objetivo de lograr una distribución equitativa de potencia a través de los módulos convertidores, se ha considerado la utilización de tres estrategias de ecualización activa de corriente denominadas Master-Slave, Circular Chain Control y Central Limit Control. Para cada una de estas estrategias se ha deducido la función de conmutación correspondiente que permite obtener el comportamiento deseado en régimen permanente.

Se ha presentado el método jerárquico y de diagonalización para el diseño de la ley de control de sistemas multientrada. Ambos métodos permiten reducir la complejidad del diseño de la ley de control y se han aplicado al diseño de la ley de control de un sistema modular de potencia formado por tres inversores conectados en paralelo. A partir de los resultados obtenidos en el diseño de la ley de control se extraen las siguientes conclusiones:


• El método jerárquico presenta una carga computacional mayor ya que requiere el calculo de sucesivos sistemas equivalentes y por otra parte implica el cumplimiento de determinadas condiciones paramétricas para la consecución de la condición de alcanzabilidad.

• El método de diagonalización requiere únicamente el cálculo de la matriz de transformación que permita realizar un desacoplo de los controles. Una vez obtenida dicha matriz el problema del diseño del control de un sistema multientrada de orden m se reduce a m problemas de diseño de una sola entrada. Ahora bien, la función de conmutación resultante de la transformación puede ser dependiente de los parámetros del sistema.

Por otra parte, se ha obtenido el modelo equivalente del sistema modular de potencia en régimen deslizante tanto para cargas resistivas como para cargas no lineales y para todas las estrategias de ecualización de corriente consideradas. A partir de la ecuación de estado que define el modelo equivalente se ha calculado la solución general del sistema modular en régimen deslizante que determina su comportamiento tanto en el estado transitorio como en el régimen permanente. Del análisis de la ecuación de estado que define el comportamiento del sistema en régimen deslizante y de su solución general se han extraído las siguientes conclusiones:

• El comportamiento dinámico y estático del sistema modular en régimen deslizante es el mismo independientemente de la estrategia de ecualización de corrientes considerada.

• La dinámica deslizante ideal en régimen permanente tiene el comportamiento deseado en cuanto a la regulación de la tensión de salida AC caracterizándose por un seguimiento preciso de la señal de referencia por parte del sistema modular.

• También se ha podido comprobar que la dinámica deslizante ideal en régimen permanente tiene el comportamiento deseado en cuanto a la ecualización de corrientes de inductor.

• El comportamiento dinámico y estático del sistema en régimen deslizante no depende de los coeficientes βi que intervienen en los términos de la función de conmutación relacionados con la estrategia de ecualización de corriente.

• La estabilidad asintótica del punto de equilibrio que alcanza el sistema equivalente en estado estacionario cuando se encuentra en régimen deslizante depende exclusivamente de la condición de diseño k1/k2 > 0. Se debe hacer notar que la estabilidad del sistema en régimen deslizante no depende de los parámetros del sistema ni de los coeficientes βi y que dicha estabilidad tiene naturaleza local ya que sólo es valida cuando el sistema está en régimen deslizante.

Finalmente, se ha evaluado mediante el método del control equivalente el dominio de existencia del régimen deslizante estacionario, para los casos de diseño de la ley de control mediante el método jerárquico y mediante el método de diagonalización. Pueden extraerse las siguientes conclusiones de dicho estudio:

• Método de diagonalización

A partir del análisis de las expresiones del dominio de existencia en estado estacionario se han podido establecer restricciones de diseño de los parámetros del sistema modular, como por ejemplo la amplitud y frecuencia de la tensión de salida, en términos del módulo de la respuesta frecuencial del filtro de salida.


• Método jerárquico

El estudio proporciona un conjunto de inecuaciones que limitan el dominio de deslizamiento sobre las diferentes superficies. La determinación del cumplimiento de estas inecuaciones en régimen deslizante estacionario representa un problema de difícil resolución debido a su dependencia respecto de las señales de control.

En este punto deben constatarse dos consideraciones importantes:

a) la aplicación del segundo método de Lyapunov para analizar la convergencia a la superficie intersección σ(x,t)=0 (superficie eventual) indica que para determinados valores de diseño la superficie de conmutación σ(x,t)=0 es atractora del vector de estado, y

b) el conjunto de restricciones de diseño que se obtienen a partir del estudio del domino de existencia del régimen deslizante en estado estacionario al aplicar el método de diagonalización pueden extenderse al caso jerárquico.

Por último, se ha determinado mediante el método del control equivalente el dominio de existencia del régimen deslizante estacionario para cargas resistivas, reactivas y no lineales.

Como resumen de las conclusiones se puede indicar que los resultados obtenidos en el presente capítulo demuestran la validez de la técnica de control en modo de deslizamiento junto con las estrategias de ecualización activa de corrientes para dar una respuesta adecuada al problema del control de un sistema modular inversor.

3.1

CAPÍTULO 3

Implementación mediante FPGA de la gestión de potencia y el control en modo de deslizamiento de onduladores conectados en paralelo

3.1. Introducción

En este capítulo se presenta la implementación de los controles en modo de deslizamiento analizados y diseñados en el capítulo 2 para el caso de un sistema modular de potencia formado por la conexión en paralelo de tres módulos inversores y utilizando señales de control de dos y tres niveles. Asimismo, junto a los controles en modo de deslizamiento se presenta el diseño e implementación de un sistema de gestión del funcionamiento cuya función es la de mejorar la fiabilidad, flexibilidad, eficiencia y tolerancia a fallos del sistema modular de potencia.

Se ha optado por una implementación digital debido a las ventajas que aporta este tipo de solución, con respecto a la realización analógica, en cuanto a la facilidad para implementar controles complejos y para incorporar prestaciones adicionales orientadas a la decisión de la activación/desactivación de cada uno de los módulos inversores en función de unos determinados criterios de gestión del sistema. En la elección de la plataforma digital más adecuada se han tenido en cuenta diversos factores entre los que cabe destacar: la frecuencia de conmutación de los módulos inversores, la frecuencia de muestreo de las variables de estado, el tiempo de proceso o cálculo del algoritmo de control, la posibilidad de ejecución concurrente o paralelo y la facilidad de desarrollo de los diseños. Teniendo en cuenta estas consideraciones se ha optado por utilizar una plataforma digital programable de alta capacidad del tipo FPGA (Field Programmable Gate Array).

En el apartado 3.2 de este capítulo se describen las características generales del sistema modular de potencia utilizado en las pruebas de laboratorio. En los siguientes apartados se detallan los distintos bloques que componen el subsistema de gestión y control del sistema modular, prestando especial atención a la implementación mediante FPGA de los distintos


controles en modo de deslizamiento considerados en el capítulo 2 así como de los subsistemas que gestionan el funcionamiento del sistema modular de potencia.

Para comprobar la bondad del control en modo de deslizamiento de las diferentes estrategias de ecualización de corriente así como de los sistemas de gestión de funcionamiento, se han realizado pruebas experimentales del comportamiento estático y dinámico del sistema modular y se han medido diferentes parámetros relacionados con la calidad de la señal AC de salida y con la ecualización de las corrientes suministradas por los módulos inversores. Los resultados obtenidos mediante simulación y con el prototipo experimental se muestran en el apartado 3.9. Finalmente, en el apartado 3.10 se presentan las conclusiones de este capítulo.

3.2. Sistema modular de potencia

Para comprobar las prestaciones de los controles en modo de deslizamiento propuestos en el capítulo 2, se ha diseñado e implementado un sistema modular formado por una etapa de potencia compuesta por tres módulos inversores A, B y C, conectados en paralelo y un subsistema de gestión y control basado en un dispositivo lógico programable de alta capacidad del tipo FPGA (Field Programmable Gate Array). En la figura 3.1 se muestra el esquema general del sistema de potencia, donde iLA, iLB, iLC, uA, uB y uc son las corrientes de inductor y las señales de control de los módulos A, B y C, respectivamente; io y vc designan la corriente y tensión de salida y E es la tensión DC de entrada común a los tres módulos inversores. Los siguientes apartados describen los principales bloques del sistema modular.

Subsistemade gestión y

control

Inversor A

Inversor B

Inversor C

Etapa de potencia

E+

R

io vc

iLCiLBiLAiovc

vref

uC

uB

uA iC

Figura 3.1. Esquema general del sistema modular de potencia

Capítulo 3. Implementación mediante FPGA de la gestión de potencia y el control en modo de deslizamiento de 3.3 onduladores conectados en paralelo

3.2.1. Etapa de potencia

En la figura 3.2 se muestra el circuito eléctrico de la etapa de potencia del módulo inversor “i” (con i = A, B, C) compuesto por un puente completo a la entrada y un filtro de salida LC. El puente completo está formado por cuatro transistores S1, S2, S3 y S4 cuyo estado ON/OFF se gobierna individualmente mediante las señales de control binarias uHIi, uLIi, uHdi y uLdi, cuya activación, a 1 lógico, pone en conducción (ON) el transistor correspondiente. El estado de los transistores del puente determinará el valor de la tensión de entrada Vin del filtro de salida LC.

E R+uHIi

uLIi

uHDi

uLDi

+

vo

-iC iR

S1 S2

S4S3Vini

Li/2

Li/2

rLi/2

rLi/2Ci

iLi

con i =A, B, C

Figura 3.2. Esquema eléctrico de la etapa de potencia del inversor reductor de puente completo

El estado de los transistores del puente de cada módulo inversor depende de la señal de control ui, con i = A, B ,C, que puede tomar dos posibles conjuntos de valores: u∈ -1, 1 para realizar un control de dos niveles, o bien u∈ -1, 0, 1 en el caso de realizar un control de tres niveles. En la tabla 3.1 se indica la correspondencia entre el valor de la señal de control ui, el valor de la tensión de entrada Vin del filtro de salida del inversor ‘i’ y el estado de los transistores del puente completo S1, S2, S3 y S4 junto con las señales de activación uHIi, uLIi, uHDi y uLDi, que los gobiernan.

ui Vin uHIi/S1 uHDi/S2 uLIi/S3 uLDi/S41 E 1/ON 0/OFF 0/OFF 1/ON 0 0 1/ON 1/ON 0/OFF 0/OFF0 0 0/OFF 0/OFF 1/ON 1/ON -1 -E 0/OFF 1/ON 1/ON 0/OFF

Tabla 3.1. Señal de control ‘ui’ y estado de los interruptores del puente completo del inversor “i”

El control individual de cada transistor del puente completo no solo permite realizar un control de dos o tres niveles, sino que facilita la implementación práctica del retardo de activación, también denominado tiempo muerto, que se define como el tiempo de espera imprescindible entre la desactivación y activación de los transistores que evita los cortocircuitos provocados por la conducción simultánea de los transistores de una misma rama del puente.

El filtro LC de salida dispone de dos inductores para evitar el cortocircuito en la fuente de alimentación E que se produce cuando las señales de control que activan los transistores de la rama derecha del puente no tienen los mismos valores para todos los módulos inversores conectados en paralelo.

El diseño ha considerado una potencia nominal para cada módulo inversor de 100 W, siendo los parámetros de los mismos: LA=1.5 mH, LB=1.22 mH, LC=0.9 mH,


CA=CB=CC=20 µF, rLA=94 mΩ, rLB=116 mΩ, rLC=100 mΩ. Se han escogido valores de inductancias deliberadamente distintos para provocar un desbalance en la corriente suministrada por cada módulo inversor a la carga y comprobar, sobre el prototipo experimental, la eficacia de las estrategias de ecualización de corriente consideradas en el capítulo 2.

3.2.2. Subsistema de gestión y control

En la figura 3.3 se muestra el esquema correspondiente a la implementación del subsistema de gestión y control basada en un dispositivo lógico programable FPGA. Este esquema incluye los siguientes bloques:

• Un acondicionador de señal cuya función es generar la superficie de conmutación (2.18) y adecuarla, junto con las variables de estado sensadas, a las características del sistema de adquisición.

• Un sistema de adquisición de datos compuesto de un multiplexor analógico dual de 8 canales MAX 307 y cuatro convertidores ADC MAX153 de 8 bits, de ±2.5 V de tensión de referencia y una frecuencia máxima de muestreo de 1 MS/s. Esta configuración permite muestrear simultáneamente hasta cuatro señales analógicas, pudiéndose adquirir, mediante el multiplexor analógico, un máximo de 18 señales.

• Una FPGA de Xilinx, en concreto el modelo XC2S100_5TQ144, que contiene 100.000 puertas lógicas equivalentes, 2400 flip-flops repartidos en 1200 Slices y 92 IOB (Input/Output Block). Se dispone también de una memoria EEPROM externa de 1 Mbit de capacidad utilizada para almacenar la configuración de la FPGA y de un reloj de 8 MHz que sincroniza el funcionamiento de los circuitos digitales implementados con la FPGA.

uLDC

uHDC

uHIC

uLDB

uHDB

uLIB

uHIB

uLDA

uHDA

uLIA

uHIA

FPGAXC2S100

Clock8MHz

8ADCMAX153

ADCMAX153

MX580+2.5V

MX580+2.5V

8ADCMAX153

8ADCMAX153

ADCMAX153

EEPROM1Mbits

EEPROM1Mbits

( )( )( )tititi

LC

LB

LA

( ) 10tvo

( ) 10tvrMX584-2.5V

MX584-2.5V

8ADCMAX153

8ADCMAX153

ADCMAX153

8ADCMAX153

8ADCMAX153

ADCMAX153

MUX

MAX307

8

8

1

1

1

1( )tic

uLIC( )tio

Aco

ndic

iona

dor

de se

ñal

Figura 3.3. Esquema general del subsistema de gestión y control

Las funciones básicas que lleva a cabo el subsistema de gestión y control del sistema modular de potencia se pueden clasificar en dos ámbitos de actuación:


• Control de las variables de estado del sistema modular. Este ámbito de actuación hace referencia a la regulación de la tensión AC de salida y a la ecualización de las corrientes que suministran los módulos inversores a la carga, mediante las leyes de control propuestas en el capítulo 2. Para conseguir estos objetivos se ha llevado ha cabo la implementación, mediante la técnica de control en modo de deslizamiento, de las estrategias de distribución equitativa de corrientes denominadas Master-Slave (M-S), Circular Chain Control (CCC) y Central Limit Control (CLC) analizadas en el capítulo 2 y cuyas funciones de conmutación asociadas están especificadas en el apartado 2.4. También se han probado las superficies transformadas derivadas del método de diagonalización considerado en el apartado 2.7 del capítulo 2.

• Gestión del funcionamiento de sistema modular. La gestión del funcionamiento del sistema modular abarca todos los mecanismos necesarios para poder hacer efectivas las ventajas asociadas a los sistemas modulares de potencia con relación a la flexibilidad, fiabilidad, eficiencia, tolerancia a fallos y facilidad de mantenimiento. El propósito último de la gestión de funcionamiento del sistema modular es determinar qué módulos inversores deben estar en funcionamiento en cada instante con el objetivo de obtener el mejor rendimiento posible, una alta tolerancia a fallos y en definitiva aumentar la fiabilidad del sistema modular. Para poder cumplir estos objetivos se han implementado los sistemas de Gestión de Potencia (SGP), de Rotación de Módulos Activos (SRMA) y de Tolerancia a Fallos (STF).

Los siguientes apartados describen con detalle el diseño de los bloques de la figura 3.3.

3.3. Acondicionador de señal y sistema de adquisición de datos

El acondicionador de señal y el sistema de adquisición de datos realizan un papel importante en la implementación de las superficies de conmutación que controlan el funcionamiento del sistema modular de potencia y que responden a la siguiente expresión general:

( ) ( ) ( ) CBAiconiftektek Liiii ,,21 =++= βσ & (3.1)

donde ( )Liii if β es la combinación lineal de las corrientes de inductor que depende de la estrategia de ecualización de corrientes considerada, y ( ) ( )tektekv &21 +=σ es la superficie de conmutación propuesta por Carpita [Carpita, 88] para regular la tensión de salida.

Con relación a la implementación de las superficies (3.1), el acondicionador de señal tiene una doble función:

• Genera el término ( ) ( )tektekv &21 +=σ , común a todas las superficies de conmutación.

• Adapta los niveles de la superficie σv, de las corrientes de inductor y de la corriente de salida a las características del sistema de adquisición de datos.

El sistema de adquisición de datos toma muestras de σv, de las corrientes de inductor y de la corriente de salida y las transfiere a la FPGA para que genere las superficies de conmutación consideradas en el capítulo 2. A continuación se detalla la arquitectura del acondicionador de señal y del sistema de adquisición de datos.


• Acondicionador de señal

Las entradas del acondicionador de señal son la tensión y corriente de salida, vc(t) y io(t), la tensión de referencia vr(t), la corriente del condensador de salida ic(t), y las corrientes de inductor de los tres módulos inversores iLi (con i = A, B, C).

Las señales de salida del acondicionador de señal son la superficie de conmutación ( ) ( )tektekv &21 +=σ , las corrientes de inductor y la corriente de salida, con los niveles

convenientemente adaptados a las características del sistema de adquisición de datos.

En la figura 3.4 se muestra el esquema eléctrico del acondicionador de señal que incorpora básicamente amplificadores operaciones configurados como sumadores/restadores y derivadores para obtener la superficie de conmutación σv, así como los elementos necesarios para sensar las diferentes corrientes que se utilizan en el diseño del control.

_

+

10 kΩ

10 kΩ

100 kΩ

10 kΩ

-vc/10

vr/10

_

+

10 kΩ

60 kΩ

10 kΩ

vr/1010 nF

680 pF

ic·5e-3

Sensor de corriente LA25-NP, S=5 mA/A

_

+

10 kΩ

10 kΩ

10 kΩ

10 kΩ

10 kΩ

200 Ω

Vic=ic [V]

_

+

10 kΩ

10 kΩ

10 kΩ

σv10 kΩ

Gain41

iLi·5e-3

Sensor de corriente LA25-NP, S=5 mA/A 100 Ω

ViLi=0.5·iLi [V]

i=A, B, C

iLi·5e-3

Sensor de corriente LA25-NP, S=5 mA/A 100 Ω

ViLi=0.5·iLi [V]

i=A, B, C

io·1e-3

Sensor de corriente LA25-NP, S=1 mA/A R

Vio=0.001·R·io [V]io·1e-3

Sensor de corriente LA25-NP, S=1 mA/A R

Vio=0.001·R·io [V]

( )5

21

21

106,1 −

••

⋅==

−+−=

kkcon

vvkvvk crcrvσ

Figura 3.4. Esquema del bloque acondicionador de señal

Para generar la tensión de error e(t), se utiliza un amplificador operacional configurado como sumador inversor que suma la tensión de referencia vr/10, con la tensión de salida del sistema modular de potencia, -vc/10, sensada mediante el amplificador de aislamiento de Analog Device AD215BY. La derivada de la tensión de error se consigue a partir de la corriente del condensador, cc vCi &= , que se obtiene mediante un sensor de corriente LA25-NP configurado para tener una sensibilidad de 5 mA/A. Con un amplificador operacional configurado como sumador inversor se suman los términos de la tensión de error y su derivada. Finalmente, otro sumador inversor permite ajustar la ganancia de dicha suma para obtener como señal de salida la superficie de conmutación σv con los siguientes valores de los coeficientes: k1=1 y k2 =6·10-5.


Por otra parte, el acondicionador de señal proporciona la corriente de inductor de cada módulo inversor multiplicada por el coeficiente β. La corriente de inductor se obtiene mediante un sensor de corriente LA25-NP, configurado con una sensibilidad de 5 mA/A. Aplicando la corriente de salida del sensor a una resistencia de 100 Ω se obtiene una tensión equivalente al producto β·iLi, con i=A, B, C, y β=0.5.

Se ha realizado este ajuste de parámetros k1, k2 y β para simplificar, en lo posible, el circuito acondicionador de señal y el diseño digital que calcula la función de conmutación, al mismo tiempo que se ajusta el rango dinámico de las señales de medida a las características del convertidor ADC.

La corriente de salida del sistema modular también se obtiene con un sensor LA25-NP configurado con una sensibilidad de 1 mA/A. La corriente de salida de este sensor se aplica a una resistencia variable R para obtener la tensión 0.001·R·io [V].

• Sistema de adquisición de datos

Las señales de salida del acondicionador de señal se aplican a la entrada del sistema de adquisición de datos compuesto por un multiplexor analógico dual de 8 canales MAX 307 y cuatro convertidores ADC MAX153 de 8 bits de resolución, con un margen dinámico de señal de entrada de ±2.5 V y una frecuencia máxima de muestreo de 1 MS/s. Dos de estos ADC digitalizan las dos señales de salida del multiplexor dual. Esta configuración permite hacer un muestreo simultáneo de hasta cuatro señales analógicas, pudiéndose adquirir, mediante el multiplexor analógico, un máximo de 18 señales.

El resultado binario de la conversión digital de estas señales se introduce en la FPGA de Xilinx, que está adecuadamente programada para realizar las funciones asociadas al subsistema de gestión y control.

3.4. Estructura general del diseño FPGA: bloques funcionales

Todas las funciones asociadas al subsistema de gestión y control del sistema modular de potencia se han implementado digitalmente mediante un dispositivo lógico programable FPGA de Xilinx modelo XC2S100_5TQ144. Este dispositivo contiene 100.000 puertas lógicas equivalentes, 2400 flip-flops repartidos en 1200 Slices y 92 IOB (Input/Output Block). De estos recursos disponibles se han utilizado para realizar el diseño 375 Slices (31%), 140 flip-flops (5%), 69 IOB (75%) y un total de 5642 puertas lógicas equivalentes. La frecuencia de reloj máxima a la que puede funcionar este diseño es de 37.676 MHz, lo que permitiría, con el diseño adecuado del control secuencial y utilizando convertidores ADC suficientemente rápidos, actualizar las salidas con una frecuencia de 37.676 MHz. En la práctica, la frecuencia máxima de actualización de las salidas está limitada por la frecuencia máxima de conversión que es de 1 MS/s. En las pruebas realizadas se ha utilizado un reloj de 8 MHz y un sistema secuencial diseñado para obtener una frecuencia de actualización de 333.333 kHz para todas las estrategias, siendo por tanto el periodo de actualización de las señales de control de 3 µs.

En la figura 3.5 se presenta el diagrama de bloques de las funciones implementadas mediante la FPGA, en el que se distinguen cuatro bloques funcionales que se describen a continuación.


( )( )( )ninini

LC

LB

LA

βββ 8

8

8

8

io(n)

SDA, UA

SDB, UB

SDC, UC

U1, U2, U3iL1(n), iL2(n), iL3(n) SD2, SD3

Gestión de Funcionamiento

CC CB CA signo (vr )

8

Funciones deConmutación

( )nvσ

TS1TS0

ST

RB

uLDCuHDC

uHIC

uLDBuHDB

uLIBuHIB

uLDAuHDA

uLIAuHIA

uLIC

Al inversor A

Al inversor B

Al inversor C

ControlSecuencial

FPGA XC2S100

Salid

as d

e C

ontro

l

Figura 3.5. Diagrama de bloques del diseño digital del subsistema de gestión y control

• Bloque Funciones de Conmutación: este bloque calcula el signo de las funciones de conmutación relacionadas con el diseño jerárquico y definidas por (2.67), (2.68) y (2.69), con N=2 para el caso de dos módulos inversores activos y N=3 para tres módulos inversores activos. Igualmente este bloque calcula las funciones de conmutación transformadas derivadas del método de diagonalización y definidas por las matrices (2.179) y (2.176) para el caso de dos y tres módulos inversores activos, respectivamente. En el apartado 3.5 se detalla el diseño de este bloque.

• Bloque de Gestión de Funcionamiento del sistema modular: este bloque implementa los elementos que realizan la gestión de funcionamiento del sistema modular cuya misión es determinar qué módulos inversores deben estar en funcionamiento en cada instante. Este bloque comprende los siguientes subsistemas cuya implementación práctica se detalla en el apartado 3.6:

o Sistema de Gestión de Potencia (SGP): tiene como función determinar el número de convertidores que deben estar activos en función de la demanda energética de la carga y del número de módulos inversores operativos en el sistema modular. Se pretende así obtener el mejor rendimiento posible para cada situación de carga controlando cada módulo para que opere cerca de su punto óptimo de rendimiento.

o Sistema de Rotación de Módulos Activos (SRMA): su función es establecer una rotación entre los módulos operativos con el objetivo de ecualizar el tiempo de funcionamiento de los módulos inversores.

o Sistema de Tolerancia a Fallos (STF): se encarga de gestionar y resolver las situaciones de no operatividad de uno o varios módulos inversores, de forma que, en lo posible, el fallo de un módulo inversor no suponga la interrupción del funcionamiento del sistema modular.

• Bloque Salidas de Control: genera las señales de control del puente completo de cada módulo inversor. La implementación de este bloque se describe en el apartado 3.7.

• Bloque Control Secuencial: genera las señales que controlan el funcionamiento del resto de bloques que incorpora la FPGA y del sistema de adquisición de datos. En el apartado 3.8 se detalla su realización práctica.


3.5. Bloque Funciones de Conmutación

Este bloque implementa las superficies de conmutación que controlan el funcionamiento de los inversores del sistema modular de potencia. En primer lugar se indica, en el apartado 3.5.1, cuales son las funciones de conmutación que se calculan en este bloque en función de la estrategia de ecualización de corrientes seleccionada y del número de inversores activos. En el apartado 3.5.2 se detalla el diseño de este bloque.

3.5.1. Funciones de conmutación

La superficie de conmutación que controla cada módulo inversor dependerá del número, uno, dos ó tres, de convertidores que están funcionando y de la estrategia de ecualización de corrientes utilizada. En las tablas 3.2, 3.3 y 3.4 se indican las distintas superficies de conmutación, asociadas a cada inversor activo, para las estrategias Master-Slave, Circular Chain Control y Central Limit Control respectivamente, para los casos en los que están activos uno, dos o tres módulos inversores. Análogamente, en la tabla 3.5 se indican las superficies de conmutación transformadas, obtenidas con el método de diagonalización, para los casos en los que están activos uno, dos o tres módulos inversores.

Nº Inv. activos σ1 σ2 σ3

1 ekekv &21 +=σ - - 2 ekekv &21 +=σ ( )21 LLv ii −+ βσ - 3 ekekv &21 +=σ ( )21 LLv ii −+ βσ ( )31 LLv ii −+ βσ

Tabla 3.2. Superficies de conmutación para la estrategia Master-Slave

Nº Inv. Activos σ1 σ2 σ3

1 ekekv &21 +=σ - - 2 ( )12 LLv ii −+ βσ ( )21 LLv ii −+ βσ - 3 ( )13 LLv ii −+ βσ ( )21 LLv ii −+ βσ ( )32 LLv ii −+ βσ

Tabla 3.3. Superficies de conmutación para la estrategia Circular Chain Control

Nº Inv. activos σ1 σ2 σ3

1 ekekv &21 +=σ - - 2 ( )12 LLv ii −+ βσ ( )21 LLv ii −+ βσ - 3 ( )132 2 LLLv iii −++ βσ ( )231 2 LLLv iii −++ βσ ( )321 2 LLLv iii −++ βσ

Tabla 3.4. Superficies de conmutación para la estrategia Circular Limit Control


Nº Inv. activos σ*

1 σ*2 σ*

3

1 1σ - - 2 21 σσ − 21 σσ + - 3 321 σσσ −− 321 2 σσσ −⋅+ 321 5.05.0 σσσ +⋅−⋅

Con: ekek &211 +=σ , ( )212 2 LL ii −= βσ , ( )313 2 LL ii −= βσ , y β = 0.5

Tabla 3.5. Superficies de conmutación transformadas

El bloque Funciones de Conmutación calcula todas las funciones de conmutación posibles para uno, dos y tres inversores activos (tablas 3.2-3.5), y entrega a su salida el signo de la superficie de conmutación seleccionada. Este resultado se envía al bloque Gestión de Funcionamiento que determina qué superficie de conmutación σ1, σ2 o σ3, gobierna a cada módulo inversor A, B o C. La correspondencia entre las superficies de conmutación y los módulos inversores la establece conjuntamente el Sistema de Rotación de Módulos Activos y el Sistema de Tolerancia a Fallos. Como resultado de esta correspondencia, cualquier módulo inversor, A, B o C, puede estar controlado, en un momento dado, por cualquier superficie, σ1, σ2 o σ3.

Para clarificar esta idea se va a considerar, a modo de ejemplo, cual seria la dinámica de asignación de superficies para el caso concreto de fallo del módulo inversor que ejerce de Master cuando el sistema modular inversor está controlado con la estrategia Master-Slave. En principio, cuando los tres inversores están activos y gobernados por la estrategia Master-Slave la correspondencia entre las superficies de conmutación y los módulos inversores es la siguiente:

( ) ( )( ) ( ) ( )( ) ( ) ( )2)()()()(

1)()()()()()(

312213

211212

211

SlaveCMódulotititektektSlaveBMódulotititektekt

MasterAMódulotektekt

LL

LL

↔−⋅+⋅+⋅=↔−⋅+⋅+⋅=

↔⋅+⋅=

βσβσ

σ

&

&

&

(3.2)

donde iL1=iLA es la corriente de inductor del módulo A que actúa de Master y que se toma como la corriente de referencia a seguir por el resto de inversores, iL2=iLB es la corriente de inductor del módulo B que actúa de Slave y finalmente iL3=iLC es la corriente de inductor del módulo C que también actúa de Slave. Si, por ejemplo, falla el módulo A, el Sistema de Tolerancia a Fallos se encarga de realizar la reasignación automática de superficies entre el resto de módulos operativos con el objetivo de mantener el funcionamiento del sistema modular. Como resultado de esta reasignación se obtiene una nueva correspondencia entre las superficies y los módulos inversores:

( ) ( )( ) ( ) ( )1)()()()(

)()(

211212

211

SlaveCMódulotititektektMasterBMódulotektekt

LL ↔−⋅+⋅+⋅=↔⋅+⋅=βσ

σ&

& (3.3)

En este caso la superficie σ1 gobierna al módulo B que deberá actuar de Master, mientras que la superficie σ2 gobierna al inversor C. Igualmente, se realiza una reasignación entre los términos de corriente iL1, iL2 y iL3, que intervienen en las superficies, y las corrientes de inductor iLA, iLB y iLC. En efecto, después del fallo del módulo A se obtiene la siguiente correspondencia entre corrientes: iL1=iLB y iL2=iLC, mientras que iLA queda, lógicamente, sin asignar.


3.5.2. Arquitectura del bloque Funciones de Conmutación

• Entradas, salidas y funcionalidad

En la figura 3.6 está representado el bloque Funciones de Conmutación donde se pueden observar las siguientes entradas y salidas:

• Entradas de selección (TS1, TS0, /ST, SD2, SD3): se utilizan para seleccionar la estrategia de ecualización de corriente y para indicar el número de convertidores que están activos.

• Entradas de datos: se corresponden con las muestras, tomadas con una precisión de 8 bits, de la superficie de conmutación ( ) ( )tektekv &21 +=σ y de las corrientes de inductor de los módulos inversores ponderadas por el coeficiente β.

• Salidas de control U1, U2 y U3: se corresponden con el signo de la función de conmutación asociada a cada uno de los módulos inversores, de acuerdo con:

=<≥

= 3,2,10001

isisi

Ui

ii σ

σ (3.4)

( )( )( )ninini

L

L

L

3

2

1

βββ 88

88

88

88

Funcionesde

Conmutación( )nvσ

TS1TS0

STSD2

SD3

TS1TS0

STSD2

SD3

U1

U2

U3

Figura 3.6. Entradas y salidas del bloque Funciones de Conmutación

Las entradas binarias TS1, TS0 y /ST permiten seleccionar una estrategia de ecualización de corrientes entre cuatro posibles: Master-Slave (M-S), Circular Chain Control (CCC), Central Limit Control (CLC) y Superficies Transformadas (ST). En la tabla 3.6 se indica la correspondencia entre el valor de estas entradas y la estrategia de ecualización de corrientes seleccionada.

/ST TS1 TS0 Estrategia 1 0 0 1 0 1 1 1 0 0 X X

Master-Slave (M-S) Circular Chain Control (CCC) Central Limit Control (CLC)

Superficies Transformadas (ST) Tabla 3.6. Selección de la estrategia de ecualización de corrientes

Las entradas binarias SD2 y SD3 indican cuántos convertidores hay activos en el sistema modular. En la tabla 3.7 se muestra la correspondencia entre el número de inversores activos y el valor de las señales SD2, SD3.


SD3 SD2 Número de inversores activos 0 0 0 1 1 0 1 1

3 X 2

1 ó 0

Tabla 3.7. Números de inversores activos del sistema modular de potencia

La combinación de valores de las entradas de selección TS1, TS0, /ST, SD2, y SD3 determina qué superficies de conmutación (tablas 3.2-3.5) se utilizan para calcular las salidas de control U1, U2 y U3.

En cuanto a las entradas de datos, la entrada σv se obtiene directamente de la digitalización de la señal proporcionada por el acondicionador de señal, mientras que las entradas de corriente de inductor se obtienen a través del bloque Gestión de Funcionamiento. Este bloque recibe el resultado de la digitalización de las corrientes de inductor de los módulos inversores A, B y C: β iLA(n)=0.5·iLA(t), β iLB(n)=0.5·iLB(t), β iLC(n)=0.5·iLC(t), y establece una correspondencia entre las muestras β iLA(n), β iLB(n), β iLC(n), y los valores β iL1(n), βiL2(n), β iL3(n), que se suministran al bloque Funciones de Conmutación para calcular las superficies de conmutación. Esta correspondencia dependerá del Sistema de Rotación de Módulos Activos y del Sistema de Tolerancia a Fallos que se comentan mas adelante. Las salidas U1, U2 y U3 se suministran al bloque Gestión de Funcionamiento que establecerá una correspondencia entre estas señales y las señales de control UA, UB y UC, que se derivan finalmente a cada módulo inversor. Esta correspondencia es idéntica a la establecida para el caso de las corrientes.

• Arquitectura interna

En la figura 3.7 se muestra el esquema general del bloque Funciones de Conmutación donde se ha utilizado para su implementación sumadores/restadores y multiplexores, [Patterson, 94], [Parhi, 91], [Saglam, 2000].

β (iL1-iL2)β (iL1-iL3)β (iL2-iL3)

σv

β (iL2+iL3-2·iL1)β (iL1+iL3-2·iL2)β (iL1+iL2-2·iL3)

88β iL1

88β iL2

88β iL3

8σv88σv

88

99

99

99

1010

1010

1010

Superficieσ1

S1 S0

D0D1D2

O

S1 S0

D0D1D2

O

S1 S0

D0D1D2

O

S1 S0

D0D1D2

O

S1 S0

D0D1D2

O

S1 S0

D0D1D2

O

TS1 TS0

U1

1

U2

1

U3

1

Generador de Términos SD3 SD2

1

01

SO

1

1

0

SO

1

1

0

SO

1

1

1

STST

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*1

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*1

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*2

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*2

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*3

TS1 TS0 = 00TS1 TS0 = 01TS1 TS0 = 10

ST = 0, σ*3

Superficieσ2

Superficieσ3

Figura 3.7. Esquema del bloque Funciones de Conmutación


En el esquema de la figura 3.7 se puede observar un bloque denominado “Generador de Términos”, cuyo diseño se muestra en la figura 3.8 y que implementa los términos comunes que intervienen en el cálculo de las superficies de conmutación. También se puede observar en la misma figura tres bloques designados “Superficie σ1, σ2, y σ3”, que se encargan de evaluar el signo de las superficies de conmutación σ1, σ2, y σ3 respectivamente y cuyos esquemas se muestran en las figuras 3.9, 3.10 y 3.11. Las señales de control U1, U2 y U3, generadas por el bloque Funciones de Conmutación, pasan al bloque Gestión de Funcionamiento para ser reordenadas por los sistemas SRMA y STF y finalmente aplicadas a los módulos inversores A, B y C.

8σv[6:0]

σv7 σv7σv7

88

c.a.2 σv

8iL1[6:0]

iL17 iL17iL17

99

c.a.2 iL1

σv[7:0]

β iL1[7:0]

8i2[6:0]

iL27 iL27iL27

99β iL2[7:0]

c.a.2 iL2

8i3[6:0]

iL37 iL37iL37

99β iL3[7:0]

c.a.2 iL3

B[8:0]

A[8:0]

A-B

B[8:0]

A[8:0]

A+B

B[8:0]

A[8:0]

A+B

B[8:0]

A[8:0]

A+B

B[8:0]

A[8:0]

A-B

B[8:0]

A[8:0]

A-B

B[9:0]

A[9:0]

A-B

B[9:0]

A[9:0]

A-B

B[9:0]

A[9:0]

A-B

x2x2

x2x2x2

x2x2

β (iL2+iL3-2·iL1)10

β (iL1+iL3-2·iL2)10

β (iL1+iL3-2·iL2)10

β (iL1-iL2)

β (iL1-iL3)

β (iL2-iL3)

9

9

9

σv

Figura 3.8. Esquema del bloque Generador de Términos


σv

β (iL1-iL2)

β (iL1-iL3)

β (iL2+iL3-2·iL1)

B[9:0]

A[9:0]

A-B

B[10:0]

A[10:0]

A+B

B[9:0]

A[9:0]

A-B

[σv + β (iL2-iL1)]MSB1

1

1

[σv + β (iL3-iL1)]MSB

[σv + β (iL2+iL3-2·iL1)]MSB

[σv]MSB1

S1 S0D3D2D1D0

O

TS1 TS0 = 00

S1 S0D3D2D1D0

O

SD3 SD2

TS1 TS0 = 011

TS1 TS0 = 101

B[10:0]

A[10:0]

A-B

B[10:0]

A[10:0]

A-Bx 2

1SD2

SD3 SD2

x 21SD3

11

11

A[10:0]

B[10:0]

A>B

CLK

CLKIN

ST = 01

Figura 3.9. Esquema del bloque Superficie σ1

σv

β (iL1-iL2)

β (iL1+iL3-2·iL2)

B[9:0]

A[9:0]

A+B

B[10:0]

A[10:0]

A+B


1 [σv + β (iL1+iL3-2·iL2)]MSB

S1 S0D3D2D1D0

O

SD3 SD2

1 TS1 TS0 = 10

TS1 TS0 = 00

TS1 TS0 = 01

B[11:0]

A[11:0]

A-B

B[11:0]

A[11:0]

A-Bx 4

12

x 21SD3

12

12

A[11:0]

B[11:0]

A>B

CLK

CLKIN

ST = 01

0

1

SO

x 2

β (iL1-iL3)

SD3



σv

β (iL1-iL3)

β (iL2-iL3)

β (iL1+iL2-2·iL3)

B[9:0]

A[9:0]

A+B

B[10:0]

A[10:0]

A+B

B[9:0]

A[9:0]

A+B


1

1

[σv + β (iL2-iL3)]MSB

[σv + β (iL1+iL2-2·iL3)]MSB

TS1 TS0 = 00

TS1 TS0 = 01

TS1 TS0 = 10

B[11:0]

A[11:0]

A-B

B[11:0]

A[11:0]

A-B

x 4

x 2

12A[11:0]

B[11:0]

A>B

CLK

CLKIN

ST = 01

iL1-iL2


3.6. Bloque de Gestión de Funcionamiento

El bloque Gestión de Funcionamiento tiene como función determinar qué módulos inversores deben estar en funcionamiento en cada instante y qué superficie de conmutación tiene asociada cada inversor activo. Esta función se realiza considerando la potencia que suministra el sistema modular a la carga, el número de inversores operativos y teniendo en cuenta además una estrategia de ecualización del tiempo que permanece en funcionamiento cada módulo inversor.

Para ello se han diseñado e implementado tres subsistemas:

• Sistema de Gestión de Potencia (SGP): determina el número de convertidores que deben permanecer activos para poder satisfacer la demanda energética de la carga.

• Sistema de Rotación de Módulos Activos (SRMA): su función es establecer una rotación entre los módulos operativos con el objetivo de ecualizar el tiempo que cada módulo permanece en funcionamiento.

• Sistema Tolerante a Fallos (STF): se encarga de gestionar y resolver las situaciones de no operatividad de uno o varios módulos inversores.

Los sistemas SRMA y STF establecen una correspondencia dinámica entre los inversores A, B y C y las superficies de conmutación σ1, σ2 y σ3 asociados a ellos. Esto quiere decir que


un inversor podrá estar gobernado en un momento dado por la superficie σ1, σ2 o σ3 dependiendo de la actuación de los sistemas SRMA y STF. Para poder llevar a cabo esto se deberá establecer la misma correspondencia entre los términos de corriente iL1, iL2 e iL3 que aparecen en las superficies σ1, σ2 o σ3 y las corrientes de inductor iLA, iLB e iLC que suministran los inversores A, B y C.

En el apartado 3.6.1 se detalla la arquitectura del bloque Gestión de Funcionamiento y se describen los subsistemas que lo componen. En los siguientes apartados se detalla la función y arquitectura de cada uno de estos subsistemas.

3.6.1. Arquitectura del bloque Gestión de Funcionamiento

En la figura 3.12 está representado el esquema del bloque Gestión de Funcionamiento donde se pueden observar las entradas y salidas que se detallan a continuación:

( )( )( )ninini

LC

LB

LA

βββ 88

88

88

8

STFinput

STFoutput

Sistema de Gestión de Potencia (SGP)

io(n)

SDA, UA

SDB, UB

SDC, UC

U1, U2, U3β iL1(n), β iL2(n), β iL3(n)

Al bloque Funciones de Conmutación

Al bloque Salidas de

Control

SD3

CC CB CA

Sistema de Rotación de Módulos Activos (SRMA)

SD2SD1

SD2, SD3

signo (vr )

Gestión de Funcionamiento

Figura 3.12. Esquema del bloque Gestión de Funcionamiento

Entradas externas

• Entradas de control (CA, CB y CC): su activación, a nivel bajo, indica que el inversor A, B o C está operativo y puede ser activado si es necesario.

• Entradas de corriente de inductor (iLA, iLB, iLC): se corresponden con las muestras de la corriente de inductor de cada módulo inversor ponderadas por el coeficiente β y tomadas con una precisión de 8 bits.

• Entrada de corriente de salida, io: se corresponde con la muestra de la corriente consumida por la carga tomada con una precisión de 8 bits.

• Entrada signo(vr): se corresponde con el signo de la tensión de referencia vr, y se activa a 1 lógico cuando vr ≥ 0, mientras que vale 0 lógico para vr < 0.


Entradas /salidas de conexión con el bloque Funciones de Conmutación • Salidas de corriente de inductor (iL1, iL2, iL3): se corresponden con las corrientes de

inductor de cada módulo inversor. La asignación entre las corrientes iL1, iL2, iL3, y las corrientes iLA, iLB, iLC, se establece en los subsistemas de rotación de módulos activos y tolerancia a fallos.

• Salidas SD2 y SD3: indican el número de convertidores que deben estar activos en cada momento (ver tabla 3.7). Su valor lo establece el subsistema de gestión de potencia en función de la energía demandada por la carga y del número de inversores operativos.

• Entradas de control U1, U2 y U3: se corresponden con el signo de las superficies de conmutación σ1, σ2 y σ3, evaluadas por el bloque Funciones de Conmutación. Estas señales de control se reordenan adecuadamente en los subsistemas de rotación de módulos activos y tolerancia a fallos para obtener las señales de control correspondientes a cada módulo inversor A, B y C.

Salidas de conexión con el bloque Salidas de Control • Salidas de control UA, UB y UC: se corresponden con las señales de control U1, U2 y

U3 calculadas por el bloque Funciones de Conmutación después de ser reordenadas por los subsistemas de rotación de módulos activos y tolerancia a fallos. A partir de estas señales el bloque Salidas de Control genera la secuencia de control que gobierna el puente de interruptores de los inversores A, B y C.

• Salidas de control SDA, SDB y SDC: su activación, a cero lógico, activa el inversor correspondiente, A, B o C; en caso contrario se inhibe el funcionamiento de dicho inversor.

En los siguientes apartados se detalla la función y la arquitectura interna de los subsistemas que incorpora el bloque de Gestión de Funcionamiento, a saber: Sistema de Gestión de Potencia, Sistema de Rotación de Módulos Activos y Sistema de Tolerancia a Fallos.

3.6.2. Sistema de Gestión de Potencia (SGP)

El SGP determina el número N de inversores que deben estar activos en función de la corriente de carga y del número de inversores operativos que incorpora el sistema modular, lo que permite mejorar el rendimiento global en todo el margen de funcionamiento del sistema inversor y aumentar, con ello, su tiempo de vida medio. En general, si M es el número de inversores operativos que incorpora el sistema modular, el número N de inversores que deben activarse será el que satisfaga las siguientes inecuaciones:

( )

conexo

conexoconexodescon

IMIparaN

IMIparaINIIN

⋅>=

⋅≤⋅<<⋅−

max

maxmax

0

1 (3.5)

donde Io es la corriente de salida, Iconex es la corriente de salida máxima que puede proporcionar un solo módulo inversor e Idescon (Idescon≤ Iconex) es el umbral de corriente de salida de un módulo inversor que se toma como referencia para la desactivación de un convertidor. Cuando el número de inversores necesarios para responder a la demanda de la carga supera al número de convertidores operativos se procede a la parada de los módulos inversores como medida de protección contra sobrecorrientes.


• Diagrama de bloques del Sistema de Gestión de Potencia

En la figura 3.13 se muestra el diagrama de bloques del Sistema de Gestión de Potencia (SGP). Las entradas Ci con i = A, B, C, indican al SGP el número de inversores operativos, mientras que la muestra io(n) permite determinar el número N de convertidores que se deben activar para cubrir las necesidades energéticas de la carga. Con esta información de entrada el sistema SGP activa, si es posible, los inversores necesarios mediante las salidas de control SDi con i = 1, 2, 3. En caso de que no haya suficientes inversores operativos para satisfacer la demanda energética de la carga, el sistema SGP desactiva todos los inversores como medida de protección contra sobrecorrientes.

Para realizar estas funciones el SGP cuenta con los siguientes componentes:

• Detector de niveles de potencia: se encarga de detectar, a partir de las muestras de la corriente de carga io(n), que el nivel de potencia consumida por la carga supera los umbrales establecidos para la activación de los inversores.

• Memoria: este bloque tiene como función memorizar que la corriente de salida ha superado los umbrales establecidos para la activación de los inversores al menos una vez en un periodo de la tensión de salida. Esta información permanece registrada al menos durante un periodo de la tensión de salida.

• Activador de inversores: este bloque se encarga de activar el número de inversores necesarios para cumplir las necesidades energéticas de la carga teniendo en cuenta el nivel de potencia demandado y el número de inversores operativos.

SD3

CA CB CC

SD2

SD1

signo (vr)

Detector de niveles depotencia

P3

P2

P1io(n) 8 Memoria Activador de

inversores

P3

P2

P1

Figura 3.13. Esquema de la arquitectura del Sistema de Gestión de Potencia (SGP)

• Bloque Detector de niveles de potencia

El Detector de niveles de potencia se encarga de detectar que la corriente de salida io(n) supera los umbrales establecidos en (3.5) para la conexión y desconexión de módulos inversores. Para ello, en primer lugar se obtiene la corriente de salida io(t), mediante un sistema formado por un sensor de corriente LA25-NP, ajustado para tener una sensibilidad de 1 mA/A, y un potenciómetro de 500 Ω que generan, en conjunto, una tensión proporcional a la corriente de salida:

( ) [ ]VRtitV o ·001.0)( ⋅= (3.6)

El valor de la resistencia R del potenciómetro de sensado se puede variar para ajustar adecuadamente los niveles de conexión-desconexión. La tensión (3.6) se muestrea con un convertidor ADC MAX153 de 8 bits y ±2.5 V de margen dinámico de entrada, con una frecuencia de muestreo de 333.333 kHz, obteniéndose como resultado una combinación digital equivalente de 8 bits io(n), tal y como se muestra en la figura 3.14.


io*1e-3

Sensorde corrienteLA25-NPS=1mA/A

R

V=io·0.001R[V]

V=io·0.001R

2.5V

-2.5V

ADC8-bitADC8-bit

io(n)FFH

00H

t t

Figura 3.14. Sistema de adquisición de la corriente de carga

La muestra de la corriente de salida io(n) se aplica al detector de nivel de potencia que incorpora los elementos necesarios para determinar si la corriente de salida supera los umbrales definidos por (3.5). En las pruebas realizadas sobre el prototipo experimental se han establecido los siguientes valores, expresados en hexadecimal y decimal, para los umbrales de conexión y desconexión:

( ) ( )( ) ( )( ) ( )

( ) ( )( ) ( )dHIdHBI

dHIdCHIdFHIdHEIdFHIdHCI

dFHIdHAI

descondescon

descondescon

conexconex

conexconex

conexconex

71472;184829963;1569

3113;224036332;19202

955;1600

=⋅−=⋅=−=

=⋅−=⋅=⋅−=⋅

=−=

(3.7)

Los umbrales de conexión y desconexión son diferentes para introducir de esta manera un ciclo de histéresis en la activación-desactivación de los distintos módulos inversores.

En la figura 3.15 aparecen representados gráficamente los umbrales (3.7).

io(n)FFH

00H

Iconex

-Iconex

2·Iconex

-2·Iconex

3·Iconex

-3·Iconex

Nº inversores activos

A0HC0HE0H

1FH3FH5FH

1 2 3

80H

io(n)FFH

00H

Iconex

-Iconex

2·Iconex

-2·Iconex

3·Iconex

-3·Iconex


A0HC0HE0H

1FH3FH5FH

1 2 31 2 3

80H

io(n)FFH

00H

Idescon

-Idescon

2·Idescon

-2·Idescon


9CHB8H

47H63H

1 2 3

80H

io(n)FFH

00H

Idescon

-Idescon

2·Idescon

-2·Idescon


9CHB8H

47H63H

1 2 31 2 3

80H

(a) (b)

Figura 3.15. Representación gráfica de los umbrales de (a) conexión y (b) desconexión

Las salidas P1, P2 y P3 del bloque Detector de niveles de potencia (ver figura 3.13) se activan, a 1 lógico, cuando el valor de la corriente de salida io(n) supera los umbrales de conexión establecidos en (3.7):


( )( )

( ) HEIniFHIcuandoPHCIniFHIcuandoP

HAIniFHIcuandoP

conexoconex

conexoconex

conexoconex

031313023212

0511

=≥≥=−==≥≥=−=

=≥≥=−=

(3.8)

Una salida Pi con i=1,2,3, se desactiva sólo si la corriente io(n) no supera los umbrales de desconexión correspondientes, establecidos en (3.7), durante al menos un periodo de la tensión de salida vo(t). Esto permite asegurar que mientras se mantenga la carga actual, el bajo consumo de corriente de salida justifica la desconexión de un módulo inversor. A continuación se detalla las condiciones de desconexión concretas para cada salida Pi:

( )

( )( ) HEIniFHIcuandoPP

HBIniHIcuandoPPCHIniHIcuandoPP

conexoconex

deconexodeconex

deconexodeconex

03130313824720212

9630111

=<<=−=⇒==<<=−=⇒=

=<<=−=⇒=

(3.9)

Por tanto, el número de salidas Pi activas indica el número de inversores que deben permanecer en funcionamiento para satisfacer las demandas energéticas de la carga. De esta manera, si ninguna salida Pi está activa, ello quiere decir que solo es necesario tener un inversor en funcionamiento, ya que la amplitud máxima de la corriente de salida está por debajo del primer umbral de conexión. Si se activa P1 se deberá poner en marcha un segundo inversor, mientras que la activación de P2 indica que se debe poner en marcha un tercer inversor. Finalmente, la activación de P3 indica que para satisfacer las necesidades energéticas de la carga seria necesario la participación de cuatro módulos inversores. Teniendo en cuenta que el sistema solo dispone de tres módulos, en este último caso se desconectarían todos los módulos para protegerlos contra sobrecorrientes. En la figura 3.16 se muestra el esquema de la implementación práctica del bloque Detector de niveles de potencia.

8io(n)

≤ 3FH≤ 3FH

≥ C0H≥ C0H1

1

≤ 47H≤ 47H

≥ B8H≥ B8H1

1

≤ 1FH≤ 1FH

≥ E0H≥ E0H1

1

≤ 5FH≤ 5FH

≥ A0H≥ A0H1

1

≤ 63H≤ 63H

≥ 9CH≥ 9CH1

1

SD2

SD3

P1

P2

P3

Figura 3.16. Esquema del Detector de niveles de potencia


• Bloque de Memoria

La activación de las salidas Pi del bloque Detector de niveles de potencia permanece registrada durante al menos un periodo de la tensión de salida gracias al bloque de Memoria.

En la figura 3.17 se muestra el esquema de la implementación práctica del bloque de Memoria.

D

CK

QD

CK

Q

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QPRE

D

CK

QD

CK

QPRE

D

CK

QD

CK

Q

D

CK

QD

CK

Q

D

CK

QD

CK

Q

P1

P2

P3

P1

P2

P3

CLKS2

signo(vr)

Figura 3.17. Esquema del bloque de Memoria

• Bloque Activador de inversores

El número de convertidores activos depende del nivel de corriente de carga y del número de inversores operativos. Ambas informaciones se procesan en el bloque Activador de inversores que decide finalmente cuantos inversores deben funcionar en cada instante. Para ello este bloque activa, a cero lógico, una salida SDi con i =1,2,3, por cada inversor que debe estar en funcionamiento.

La tabla 3.8 resume la estrategia de gestión del número de inversores activos que lleva a cabo el bloque Activador de inversores y en la figura 3.18 está representado el esquema de su implementación práctica. Básicamente esta estrategia consiste en que el número de inversores activos debe ser igual al número de señales Pi activas mas uno, excepto cuando el número de inversores necesarios para responder a la demanda energética de la carga supere al número de inversores operativos. En este último caso se procede a la parada de todos los módulos inversores como medida de protección contra sobrecorrientes.


#C P3 P2 P1 SD3 SD2 SD1 #A0 X X X 1 1 1 0 1 0 0 0 1 1 0 1 1 X X 1 1 1 1 0 2 0 0 0 1 1 0 1 2 0 0 1 1 0 0 2 2 X 1 1 1 1 1 0 3 0 0 0 1 1 0 1 3 0 0 1 1 0 0 2 3 0 1 1 0 0 0 3 3 1 1 1 1 1 1 0

Tabla 3.8. Estrategia de funcionamiento del bloque Activador de inversores. #C: números de inversores operativos.#A: número de inversores activos. (X=Don’t care)

S1 S0D3D2D1D0

O SD21

S1 S0D3D2D1D0

O SD31111

(P3+P2)

111

(P3+P2)

11

(P2+P1)(P3+P1)

11

(P2+P1)(P3+P1)

S1 S0D3D2D1D0

O SD11

CinAB

S0S1

Full Adder

CACBCC

CinAB

S0S1

Full Adder

CACBCC

#C: números de convertidores operativos

0: S1 S0 = 111: S1 S0 = 102: S1 S0 = 013: S1 S0 = 00

1P1P2P3

2 #C

Figura 3.18. Esquema del bloque Activador de inversores

3.6.3. Sistema de Tolerancia a Fallos (STF)

El Sistema de Tolerancia a Fallos (STF), monitoriza qué módulos convertidores no son operativos, por haber sufrido un fallo o por cualquier otra circunstancia, y realiza el proceso adecuado para que estos módulos no sean tenidos en cuenta por el control del sistema modular inversor. El sistema STF se divide en dos bloques: STF Input y STF Output, tal y como muestra la figura 3.12. Básicamente la tarea que llevan a cabo estos bloques se resume de la siguiente manera:

• STF Input: Procesa y ordena adecuadamente las corrientes de inductor de los módulos que son operativos, excluyendo las de los módulos no operativos.

• STF Output: Ordena y distribuye adecuadamente entre los módulos operativos la acción de control generada por el sistema de control después de calcular las distintas superficies de conmutación.


• Bloque STF Input

En la figura 3.19 se muestran las entradas y salidas del bloque STF Input. Las entradas de este bloque son las muestras de corriente de inductor de cada módulo inversor y las señales CA y CB que indican si los módulos A y B, respectivamente, son operativos. A partir de la información suministrada por las entradas CA y CB, el bloque STF Input excluye las corrientes pertenecientes a módulos no operativos y reordena el resto. Como resultado se obtiene las corrientes de salida iLAin, iLBin e iLCin. En la figura 3.20 se muestra el esquema de la implementación práctica del bloque STF Input.

( )( )( )ninini

LC

LB

LA

βββ 8

88

8 β iLAin(n)

CACB

8 β iLBin(n)8 β iLCin(n)

STFInput

Figura 3.19. Entradas y salidas del bloque STF Input

00011011

( )( )( )ninini

LC

LB

LA

βββ 8

88

8

S1 S0

8 β iLAin(n)01

( )( )nini

LC

LB

ββ 8

8

S08 β iLBin(n)

CB CA

8 β iLCin(n)( )niLCβ

CB CA

Figura 3.20. Esquema de la implementación del bloque STF Input

En la tabla 3.9 se indica el ordenamiento de las corrientes de inductor realizado por el bloque STF Input para distintas situaciones de fallo de módulos inversores de un sistema modular formado por tres inversores.

Corriente de salida del bloque STF Input Módulos

operativos iLAin iLBin iLCin Todos iLA iLB iLC A, B iLA iLB X A, C iLA iLC X B, C iLB iLC X

A iLA X X B iLB X X C iLC X X

Ninguno X X X Tabla 3.9. Ordenación de las corrientes de inductor en el bloque STF Input


• Bloque STF Output

En la figura 3.21 se muestran las entradas y salidas del bloque STF Output. Las entradas de este bloque son las señales CA y CB que indican si los módulos A y B son operativos, las señales de desactivación de los módulos inversores SDAout, SDBout y SDCout, y las señales de control uAout, uBout y uCout. A partir del valor de la entradas CA y CB, el bloque STF Output procesa las señales de desactivación de los módulos convertidores SDiout con i=A, B, C, y las señales de control del puente completo uiout con i=A, B, C, distribuyéndolas ordenadamente entre los módulos apropiados en función de su operatividad. Las salidas de este bloque son las señales de control resultantes de la reordenación: SDA, uA, SDB, uB y SDC, uC. En la figura 3.22 se muestra el esquema de la implementación práctica del bloque STF Output.

En la tabla 3.10 se establece la distribución de señales de control ui y SDi realizada por el bloque STF Output para distintas situaciones de fallo de módulos inversores de un sistema modular formado por tres inversores.

SDAout, SDBout, SDCout

CA

CB

STFOutput

uAout, uBout, uCout SDA, SDB, SDC

uA, uB, uC

3

3 3

3

Figura 3.21. Entradas y salidas del bloque STF Output

00011011

22

2

2

S1 S0

2 SDCuCSDCout, uCout

SDBout, uBout

SDAout, uAout

01

22

S02

2 SDA, uA

SDBuB

SDAout, uAout

SDBout, uBout

SDAout, uAout

CB CA

CB CA

Figura 3.22. Esquema de la implementación del bloque STF output

Señales de control de los módulos inversores proporcionadas por el bloque STF Output Módulos operativos

SDA, uA SDB, uB SDC, uC Todos SDAout, uAout SDBout, uBout SDCout, uCout A, B SDAout, uAout SDBout, uBout X A, C SDAout, uAout X SDBout, uBout B, C X SDAout, uAout SDBout, uBout

A SDAout, uAout X X B X SDAout, uAout X C X X SDAout, uAout

Ninguno X X X Tabla 3.10. Distribución de las señales de control en el bloque STF output


3.6.4. Sistema de Rotación de Módulos Activos (SRMA)

• Estrategia de ecualización de tiempo de funcionamiento

El sistema SRMA pretende ecualizar el tiempo que permanece en activo cada módulo operativo. Básicamente, este sistema funciona siguiendo una estrategia FIFO (First-In First-Out) establecida mediante las siguientes reglas:

1. Cuando la potencia de salida disminuye se desactiva en primer lugar el módulo que lleva más tiempo en funcionamiento.

2. Cuando la demanda energética de la carga aumenta se activa en primer lugar el módulo que lleva más tiempo desactivado.

Esta estrategia de funcionamiento de inversores implica que cada uno de los módulos que integran el sistema modular de potencia, A, B y C, puede estar gobernado por una de las superficies de conmutación σ1, σ2 ó σ3, estableciéndose una rotación entre las distintas superficies de conmutación y los módulos según la estrategia FIFO. Igualmente, se debe establecer la misma rotación en la correspondencia entre las corrientes de inductor de cada módulo, iLA, iLB e iLC, y los términos de corriente que aparecen en las distintas superficies de conmutación iL1, iL2 e iL3. La figura 3.23 ilustra un ejemplo de funcionamiento del sistema SRMA donde se muestra el proceso de rotación de superficies y corrientes entre los convertidores del sistema inversor modular a través de una secuencia de 7 pasos.

A B

C

σ1 σ2

σ3

iL1 = iLA iL2 = iLB

iL3 = iLC

(a)A B

C

iL1 = iLA iL2 = iLB

iL3 = iLC

(b)A B

C

iL1 = iLA iL2 = iLB

iL3 = iLC

(c)

A B

C

iL2 = iLA iL3 = iLB

iL1 = iLC

(f)A B

C

iL3 = iLA iL1 = iLB

iL2 = iLC

(d)A B

C

iL2 = iLA iL3 = iLB

iL1 = iLC

(e)

A B

C

iL1 = iLA iL2 = iLB

iL3 = iLC

(g)j

j

Inversor ON

Inversor OFF

σ1 σ2

σ3

σ1 σ2

σ3

σ3 σ1

σ2

σ2 σ3

σ1

σ1 σ2

σ3

j = A, B, C

σ1 σ2

σ3

Figura 3.23. Ejemplo de una secuencia de conexión-desconexión con el sistema SRMA


A continuación se detallan los pasos de dicha secuencia:

(a) Solo el inversor A está activo, controlado por la superficie de conmutación σ1, donde iL1 = iLA.

(b) La potencia de salida aumenta y el inversor B se pone en funcionamiento gobernado por la superficie de conmutación σ2, donde iL1 = iLA e iL2 = iLB.

(c) La potencia de salida aumenta y el inversor C se pone en funcionamiento gobernado por la superficie de conmutación σ3, con iL1 = iLA, iL2 = iLB y iL3 = iLC.

(d) La potencia de salida disminuye y se debe desactivar el inversor que lleva más tiempo funcionando, o sea el inversor A. Esto conlleva una rotación de las superficies de conmutación y de las corrientes de inductor. En efecto, ahora la superficie σ1 no controla al inversor A sino al B, mientras que la superficie σ2 ya no gobierna al inversor B sino al C. También se establece la misma rotación en la correspondencia entre las corrientes de inductor de cada módulo y los términos de corriente que aparecen en las distintas superficies de conmutación. De esta manera, en las superficies σ1 y σ2 se cumple que: iL1 = iLB e iL2 = iLC.

(e) La potencia de salida disminuye y se debe desactivar el siguiente inversor que lleve más tiempo funcionando, o sea, el B, lo que provoca la consiguiente rotación de las superficies de conmutación y de las corrientes de inductor. En efecto, ahora la superficie σ1 no controla al inversor B sino al C con iL1 = iLC.

(f) La potencia de salida aumenta y se activa el inversor que lleva más tiempo parado, o sea, el módulo A, gobernado por la superficie de conmutación σ2, con iL1= iLC y iL2 = iLA.

(g) La potencia de salida disminuye y se debe desactivar el inversor activo que lleve más tiempo funcionando, o sea, el C, lo que provoca una nueva rotación de las superficies de conmutación y de las corrientes de inductor. En efecto, ahora la superficie σ1 no controla al inversor C sino al A con iL1 = iLA.

• Entradas y salidas del Sistema de Rotación de Módulos Activos (SRMA)

En la figura 3.24 se muestran las entradas y salidas del Sistema de Rotación de Módulos Activos (SRMA).

( )( )( )ninini

LCin

LBin

LAin

βββ

88

88

88

SDAout, uAout

SDBout, uBout

SDCout, uCout

U1, U2, U3β iL1(n), β iL2(n), β iL3(n)

Al bloque Funciones de Conmutación

Al bloque STF Output

SD3

Sistema de Rotación de Módulos Activos (SRMA)

SD2SD1

2#C

Del bloque STF Input

Del bloque Gestión de Potencia Figura 3.24. Entradas y salidas del Sistema de Rotación de Módulos Activos (SRMA)


Las entradas del SRMA son las corrientes de inductor ordenadas por el Sistema de Tolerancia a Fallos, las señales SDi que indican que módulos están activos, la señal #C que indica el número de módulos operativos y las señales resultantes de evaluar las funciones de conmutación U1, U2 y U3.

Las salidas que proporciona el bloque SRMA son las corrientes iLi con i =1, 2, 3, que se derivan al bloque Funciones de Conmutación, y las señales de control ui y SDi que se aplican al bloque STF Output para que las reordene teniendo en cuenta los módulos no operativos.

• Arquitectura interna del Sistema de Rotación de Módulos Activos

En las figuras 3.25 y 3.26 se pueden observar los esquemas asociados a la implementación práctica del sistema SRMA para el caso de un sistema de alimentación formado por tres módulos inversores.

000110S1S0

888

8

000110S1S0

888

8

000110S1S0

888

8

β iLAinβ iLBinβ iLCin

β iL1

β iL2

β iL3

000110S1S0

222

2 SDAoutuAout

SD1, u1SD2, u2SD3, u3

000110S1S0

222

2

000110S1S0

222

2

Detector dedesactivación

de módulo

Contador módulo #C

Q1Q0

SD1, SD2, SD3

CLKIN

CLKCOUNTER

#C 2

SDBoutuBout

SDCoutuCout

3

Figura 3.25. Esquema del sistema SRMA

Subb3 bitsSD1

SD2SD3

Adder3 bits

111

2

CLKIN

Delay2 Tclock

Co2

2

S0 S100

01

10

11

2

2

2

2

Q1, Q02

Contadormod. 3

Contadormod. 3

#C2

#C: números de convertidores operativos0: S1 S0 = 111: S1 S0 = 102: S1 S0 = 013: S1 S0 = 00

Detector de desactivación de módulo Contador módulo #C

Contadormod. 2

Contadormod. 2

Contadormod. 1

Contadormod. 1

Figura 3.26. Esquema del Detector de desactivación de módulo y del Contador módulo #C


3.7. Bloque Salidas de Control

El bloque denominado Salidas de Control (ver figura 3.5) se encarga de generar, a partir de las señales de control ui y SDi, proporcionadas por el bloque STF Output, las señales que controlan la activación de cada transistor del puente completo de cada módulo inversor: uLIi, uHii, uLDi y uHDi (ver figura 3.2), donde “i” representa el inversor A, B o C. El bloque Salidas de Control permite generar señales de control de dos y tres niveles, y además introduce un tiempo muerto, entre la desactivación y activación de los transistores del puente que evita el cortocircuito de la fuente de entrada.

• Entradas, salidas y descripción funcional del bloque Salidas de Control

En la figura 3.27 se muestra el esquema del bloque Salidas de Control. Las entradas/salidas de este bloque son:

• Entradas para el control con dos ó tres niveles (RB, signo(vr)): la señal de selección RB permite elegir entre un control de dos niveles (RB=0) o de tres niveles (RB=1). La señal binaria signo(vr), se corresponde con el signo de la tensión de referencia y permite determinar el valor de la señal de control en un control de tres niveles según la ley de control (2.149).

• Entradas de habilitación de los inversores (SDA, SDB y SDC): su activación, a 0 lógico, pone en funcionamiento el módulo inversor correspondiente.

• Entradas de control uA, uB y uC: se corresponden con el signo de la superficie evaluada por el bloque Funciones de Conmutación para cada módulo inversor según la estrategia seleccionada.

• Salidas de control uLIi, uHIi, uLDi y uHDi con i =A, B, C: controlan de forma individual cada uno de los transistores que componen el puente completo de cada módulo inversor.

uAuBuC

SDASDBSDC

RBsigno (vr)

uLDC

uHDC

uHIC

uLDB

uHDB

uLIB

uHIB

uLDA

uHDA

uLIA

uHIA

uLIC

Al inversor A

Al inversor B

Al inversor C

Salidasde

Control

Figura 3.27. Entradas y salidas del bloque Salidas de Control


Las secuencia de control generada por el bloque Salidas de Control para cada módulo inversor depende de las señales de entrada. Si el módulo “i” (con i =A, B o C) está desactivado (SDi=1), las salidas de control correspondientes a dicho módulo uLIi, uHIi, uLDi, uHDi, estarán a cero lógico, de este modo los cuatro transistores del puente permanecerán en circuito abierto. Si por el contrario, el módulo “i” está activo, las salidas de control correspondientes tomarán los valores indicados en la tabla 3.1 según sea el valor de las entradas ui y RB, en cumplimiento de la ley de control establecida por las relaciones (2.148) y (2.149) para un control de dos y tres niveles, respectivamente.

• Arquitectura interna del bloque Salidas de Control

En la figura 3.28 se muestra el esquema de la implementación práctica del bloque Salidas de Control. En la figura 3.29 se muestra un ejemplo de una secuencia de activación de las salidas de control de la rama izquierda del puente para una conmutación de la señal de entrada uIi de 1 a 0 lógico y nuevamente a 1 lógico. En esta figura se puede observar el tiempo muerto entre la desactivación de un transistor y la activación de su complementario.

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uIi

uHIi

Clocksystem

CLR CLR

CLR CLRSDi

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uHDi

uLDi

CLR CLR

CLR CLRuLIi

uDi

01S0

11 1

RB

uDi

signo (vr)

Figura 3.28. Esquema del bloque Salidas de Control

Tiempomuerto

uIi

uLIi

uHIi

Clocksystem

Tiempomuerto

Figura 3.29. Evolución de las señales de entrada y salida del circuito de la figura 3.28 que activan los transistores de la rama izquierda del puente


3.8. Bloque Control Secuencial

El bloque Control Secuencial se encarga de generar las cinco señales de control que gestionan y secuencian el funcionamiento del resto de los bloques del diseño FPGA y de los convertidores A/D. Tal y como se observa en la figura 3.30, el sistema secuencial de control evoluciona a través de 12 estados, de S1 a S12, para pasar nuevamente a S1 en un proceso cíclico sin fin. La transición entre estados está sincronizada por una señal de reloj denominada Clock system cuya frecuencia es de 4 MHz.

La señal de control ADC controla la conversión de los cuatro convertidores. Mientras que la señal ADCA controla únicamente la conversión del primer ADC que se encarga de adquirir la superficie σv, y la corriente de salida io. La conversión se inicia cuando la señal ADC o ADCA pasa a cero lógico y el resultado de la conversión se mantiene hasta que la señal pasa de nuevo a 1 lógico.

Con el flanco de subida de la señal CLKOUT se actualiza el valor de las señales de control uA, uB y uC, de cada módulo inversor. La frecuencia de actualización es de 333.333 kHz. Con el flanco de subida de la señal CLKOUTA se carga el valor de la corriente de salida io, en un registro interno de la FPGA para ser posteriormente procesado por el Sistema de Gestión de Potencia. La señal MUXB actúa sobre el multiplexor analógico para seleccionar una de entre las dos posibles señales analógicas de entrada del primer ADC: σv ó io.

ADC

CLKOUT

Clocksystem

S1S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12

ADCA

CLKOUTA

MUXB Figura 3.30. Señales de control generadas por el bloque Control Secuencial

3.9. Resultados de simulación y experimentales

Para probar las prestaciones del sistema modular de potencia presentado en los apartados anteriores se han realizado diversas simulaciones, con un modelo diseñado con el software MATLAB-SIMULINK que incluye el diseño FPGA (ver Anexo 1), y pruebas de laboratorio sobre un prototipo experimental. Se han tomado valores deliberadamente desapareados para los parámetros de los inversores que conforman la etapa de potencia del sistema modular: LA=1.5 mH, LB=1.22 mH, LC=0.9 mH, CA=CB=CC=20 µF, rLA=94 mΩ, rLB=116 mΩ, rLC=100 mΩ. Los valores de los coeficientes de las superficies de conmutación utilizados en las pruebas son: k1=1, k2=6·10-5, y βA=βB=βC =0.5 para las estrategias de ecualización de corrientes M-S, CCC y CLC (apartado 2.6.5), mientras que βB=βC=1 para las superficies transformadas obtenidas con el método de diagonalización (apartado 2.7.3).


Los resultados conseguidos se han clasificado en función de los dos ámbitos de actuación del subsistema de gestión y control: el control de las variables de estado y la gestión del funcionamiento de sistema modular. En el apartado 3.9.1 se presentan los resultados con relación al control de las variables de estado mediante la técnica de control en modo de deslizamiento con las funciones de conmutación consideradas en el capítulo 2. Asimismo, en el apartado 3.9.2 se exponen los resultados obtenidos en las pruebas realizadas en relación con la gestión del funcionamiento del sistema modular.

3.9.1. Resultados del control en modo de deslizamiento

Para probar las prestaciones de la técnica de control en modo de deslizamiento y de las diferentes estrategias de ecualización de corriente consideradas, se ha sometido al sistema modular de potencia a diversas pruebas que permiten analizar su comportamiento en régimen estático y dinámico. También se han efectuado medidas cuantitativas de determinados índices de error que permiten realizar un análisis comparativo de las prestaciones de cada una de las estrategias consideradas con señales de control de dos y tres niveles. En todas las pruebas realizadas la tensión DC de entrada, común a todos los módulos inversores, es de 70 V, siendo la tensión de salida deseada

)502(55)( tsintvo π⋅= y la resistencia de carga RL=5 Ω en pruebas de carga lineal.

• Comportamiento en régimen estático

En las figuras 3.31 y 3.32 se muestran los resultados de simulación y experimentales respectivamente de la tensión de salida vo(t), de referencia vr(t) y de error ve(t), en régimen permanente para las estrategias Master-Slave, Circular Chain Control, Central Limit Control y superficies transformadas, utilizando señales de control de dos niveles. En todas las figuras se ha introducido un desfase de 180 grados entre la tensión de referencia y la tensión de salida para facilitar su distinción. Las figuras 3.33 y 3.34 muestran los resultados obtenidos con señales de control de tres niveles.

En las figuras 3.35, 3.36, 3.37 y 3.38 se muestran los resultados de simulación y experimentales de la corriente de inductor de los inversores A, B y C correspondientes a las estrategias y niveles de señal de control de las pruebas consideradas en las figuras 3.31, 3.32, 3.33 y 3.34, respectivamente.

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

(a) (b)


0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

(c) (d) Figura 3.31. Resultados de la simulación de la tensión de referencia vr(t) [20 V/div], tensión de

salida vo(t) [20 V/div], y tensión de error ve(t) [500 mV/div], con control de dos niveles, RL = 5 Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

vo(t) vr(t)

ve(t)

vo(t) vr(t)

ve(t)

(a) (b)

vo(t)

ve(t)

vr(t) vo(t)

ve(t)

vr(t)

(c) (d)

Figura 3.32. Resultados experimentales de la tensión de referencia vr(t) [20 V/div], tensión de salida vo(t) [20 V/div], y tensión de error ve(t) [500 mV/div], con control de dos niveles, RL = 5 Ω

y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas


0.02 0.022 0.024 0.026 0.028 0.03 0.032 0. 034 0.036 0. 038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0. 034 0.036 0. 038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

(a) (b)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

0.02 0.022 0.024 0.026 0.028 0.03 0.032 0.034 0.036 0.038 0.04-4

-3

-2

-1

0

1

2

3

4

vo(t) vr(t)

ve(t)

(c) (d) Figura 3.33. Resultados de la simulación de la tensión de referencia vr(t) [20 V/div], tensión de

salida vo(t) [20 V/div], y tensión de error ve(t) [500 mV/div], con control de tres niveles, RL = 5 Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

vo(t) vr(t)

ve(t)

vo(t) vr(t)

ve(t)

(a) (b)


vo(t) vr(t)

ve(t)

vo(t) vr(t)

ve(t)

(c) (d)

Figura 3.34. Resultados experimentales de la tensión de referencia vr(t) [20 V/div], tensión de salida vo(t) [20 V/div], y tensión de error ve(t) [500 mV/div], con control de tres niveles, RL = 5 Ω

y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

(a) (b)0.02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

0. 02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)0. 02 0 .025 0.03 0.035 0.04 0. 045 0.05 0.055 0. 06-4

-3

-2

-1

0

1

2

3

4

0. 02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

iLA

iLB

iLC

Figura 3.35. Resultados de la simulación de la corriente de inductor de los convertidores

conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de dos niveles, RL=5Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas


iLA

iLB

iLC

iLA

iLB

iLC

(a) (b)

iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)

Figura 3.36. Resultados experimentales de la corriente de inductor de los convertidores conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de dos niveles,

RL=5Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

(a) (b)

0.02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0.02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0. 02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0. 02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC


(c) (d)0. 02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0. 02 0.025 0.03 0.035 0.04 0.045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0.02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

0.02 0.025 0.03 0.035 0.04 0. 045 0.05 0.055 0.06-4

-3

-2

-1

0

1

2

3

4

iLA

iLB

iLC

Figura 3.37. Resultados de la simulación de la corriente de inductor de los convertidores

conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de tres niveles, RL=5Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

iLA

iLB

iLC

iLA

iLB

iLC

(a) (b)

iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)

Figura 3.38. Resultados experimentales de la corriente de inductor de los convertidores conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de tres niveles,

RL=5Ω y estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas


• Comportamiento para carga no lineal

Para realizar las pruebas de funcionamiento con carga no lineal se ha utilizado como carga un puente rectificador de onda completa en paralelo con un condensador de 29.3 mF y con una resistencia de 20Ω (ver figura 3.39), siendo la tensión de referencia vr(t)=48·sin(2π50t).

C

+

voAC

-

iC

iZ

SISTEMA MODULARDE POTENCIA

20 Ω29.3 mF

Figura 3.39. Sistema modular de potencia con carga no lineal

En las figuras 3.40, 3.41, 3.42 y 3.43 se muestran los resultados experimentales obtenidos. En la figura 3.40 se muestra la tensión de salida vo(t), la tensión de referencia vr(t), la tensión de error ve(t) y la corriente de carga io(t), para las estrategias Master-Slave, Circular Chain Control, Central Limit Control y superficies transformadas utilizando señales de control de dos niveles. La figura 3.41 muestra las mismas pruebas realizadas con señales de control de tres niveles, mientras que las figuras 3.42 y 3.43 muestran dos periodos de la corriente de inductor de cada módulo inversor para las estrategias y niveles de señal de control correspondientes a las pruebas consideradas en las figuras 3.40 y 3.41, respectivamente.

vo(t)

ve(t)

vr(t) vo(t)

io(t)

(a)

vo(t)

ve(t)

vr(t) vo(t)

io(t)

(b)


vo(t)

ve(t)

vr(t) vo(t)

io(t)

(c)

vo(t) vr(t)

ve(t)

vo(t)

io(t)

(d)

Figura 3.40. Resultados experimentales de la tensión de referencia vr(t) [15 V/div], tensión de salida vo(t) [15 V/div], tensión de error ve(t) [500 mV/div], y corriente de salida io(t) [5A/div], para

una carga no lineal, con control de dos niveles y estrategia (a) M-S, (b) CCC, (c) CLC y (d)superficies transformadas

vo(t) vr(t)

ve(t)

vo(t)

io(t)

(a)


vo(t) vr(t)

ve(t)

vo(t)

io(t)

(b)

vo(t)

ve(t)

vr(t) vo(t)

io(t)

(c)

vo(t) vr(t)

ve(t)

vo(t)

io(t)

(d)

Figura 3.41. Resultados experimentales de la tensión de referencia vr(t) [15 V/div], tensión de salida vo(t) [15 V/div], tensión de error ve(t) [500 mV/div], y corriente de salida io(t) [5 A/div], para una carga no lineal, con control de tres niveles y estrategia (a) M-S, (b) CCC, (c) CLC y

(d)superficies transformadas


iLA

iLB

iLC

iLA

iLB

iLC

(a) (b)

iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)

Figura 3.42. Resultados experimentales de la corriente de inductor de los módulos inversores conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de dos niveles y

estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

iLA

iLB

iLC

iLA

iLB

iLC

(a) (b)


iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)

Figura 3.43. Resultados experimentales de la corriente de inductor de los módulos inversores conectados en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div], con control de tres niveles y

estrategia (a) M-S, (b) CCC, (c) CLC y (d) superficies transformadas

• Índices de error para carga lineal y no lineal

Se han obtenido medidas cuantitativas de las prestaciones del control mediante las normas l1, l2 y l∞ definidas como sigue:

( )∑=

=n

kke

ne

11

1 (3.10)

( )∑=

=n

kke

ne

1

22

1 (3.11)

( )kemaxek

=∞ (3.12)

siendo e(k) las muestras de la señal de error definida como la diferencia entre la señal de referencia y la tensión de salida del sistema inversor. Los resultados se dan en porcentaje:

∞=× yiparaV

e

iref

i 2,1100 (3.13)

En las tablas 3.11 y 3.12 se presentan los índices de error para las distintas estrategias y niveles de la señal de control con carga lineal y no lineal, respectivamente. También se ha incluido la medida de la distorsión armónica total (THD) de la tensión y corriente de salida obtenida con el medidor de calidad de potencia Fluke 47B. En las tablas 3.13 y 3.14 se muestran los valores correspondientes a las medidas del valor eficaz de la corriente de inductor de los módulos A, B y C, para carga lineal y no lineal respectivamente, obtenidas con las diferentes estrategias de control. También se indica el valor del índice de error tomado como el percentil de la diferencia de valores eficaces dividido por el valor medio de la corriente de inductor, es decir:

( ) CBAkjconi

iii

Lmedio

LkrmsLjrmserror ,,,100% =×

−= (3.14)


Estrategia Niveles L1 (%) L2 (%) L∞ (%) THD Vo(%)

THD Io(%)

Error Vrms

Master-Slave 0.7483 0.7520 0.9171 0.2 0.3 0.293 CCC 0.6180 0.6147 0.8276 0.2 0.3 0.240 CLC

Dos niveles 0.5707 0.5540 0.6396 0.2 0.3 0.214

Master-Slave 0.3397 0.3659 0.8782 0.2 0.3 0.147 CCC 0.2802 0.3160 0.8993 0.2 0.3 0.128 CLC

Tres niveles 0.3020 0.3328 0.8749 0.2 0.3 0.136

Dos niveles 0.6213 0.6056 0.7069 0.2 0.2-0.3 0.237 Superficies transformadas Tres niveles 0.4792 0.5409 1.0634 0.3-0.4 0.3 0.179

Tabla 3.11. Índices de error y THD del sistema modular para diferentes estrategias y niveles de la señal de control con carga lineal

Estrategia Niveles L1 (%) L2 (%) L∞ (%) THD Vo(%)

Error Vrms

Master-Slave 0.7017 0.7827 1.2883 0.2 0.265 CCC 0.6321 0.7042 1.1452 0.2 0.239 CLC

Dos niveles 0.5814 0.6232 0.9816 0.2 0.211

Master-Slave 0.3689 0.4292 0.8589 0.4-0.5 0.145 CCC 0.3429 0.3998 0.8180 0.4 0.135 CLC

Tres niveles 0.3505 0.4053 0.8384 0.4 0.137

Dos niveles 0.5906 0.6011 1.0020 0.2 0.204 Superficies transformadas Tres niveles 0.4304 0.4533 0.9633 0.5-0.6 0.183

Tabla 3.12. Índices de error y THD del sistema modular para diferentes estrategias y niveles de la señal de control con carga no lineal

Estrategia Niveles iLA (Arms)

iLB (Arms)

iLC (Arms)

iLA-iLB (%)

iLA-iLC (%)

iLB-iLC (%)

Suma error

Master-Slave 2.53 2.51 2.48 0.8 2 1.2 4 CCC 2.53 2.52 2.48 0.4 2 1.6 4 CLC

Dos niveles 2.53 2.51 2.50 0.8 1.2 0.4 2.4

Master-Slave 2.52 2.52 2.51 0 0.4 0.4 0.8 CCC 2.51 2.51 2.50 0 0.4 0.4 0.8 CLC

Tres niveles 2.52 2.51 2.51 0.4 0.4 0 0.8

Dos niveles 2.53 2.51 2.51 0.8 0.8 0 1.6 Superficies transformadas Tres niveles 2.53 2.52 2.52 0.4 0.4 0 0.8

Tabla 3.13. Valor eficaz de las corrientes de inductor e índices de error para diferentes estrategias y niveles de señal de control con carga lineal

Estrategia Niveles iLA (Arms)

iLB (Arms)

iLC (Arms)

iLA-iLB (%)

iLA-iLC (%)

iLB-iLC (%)

Suma error

Master-Slave 1.43 1.43 1.43 0 0 0 0 CCC 1.43 1.43 1.44 0 0.7 0.7 1.4 CLC

Dos niveles 1.42 1.43 1.43 0.7 0.7 0 1.4

Master-Slave 1.43 1.43 1.43 0 0 0 0 CCC 1.42 1.43 1.43 0.7 0.7 0 1.4 CLC

Tres niveles 1.43 1.43 1.43 0 0 0 0

Dos niveles 1.42 1.43 1.43 0.7 0.7 0 1.4 Superficies transformadas Tres niveles 1.43 1.43 1.43 0 0 0 0

Tabla 3.14. Valor eficaz de las corrientes de inductor e índices de error para diferentes estrategias y niveles de señal de control con carga no lineal


Los buenos resultados experimentales se aproximan a los obtenidos mediante simulación y confirman los resultados teóricos con relación al comportamiento del sistema modular en régimen deslizante permanente. En efecto, se han alcanzado los dos objetivos de control previstos con el control en modo de deslizamiento propuesto en el capítulo 2:

En cuanto al seguimiento de la señal de salida:

• El valor eficaz de la tensión de error está comprendido entre el 0.33% y el 0.78% del valor eficaz de la tensión de referencia. Cabe indicar que se ha obtenido un mejor resultado de este parámetro, para todas las estrategias de ecualización de corriente consideradas, con la señal de control de tres niveles con respecto a la señal de control de dos niveles, tanto para carga lineal como para carga no lineal.

• La distorsión armónica total (THD) obtenida con carga lineal es de 0.2% para todas las estrategias de ecualización de corrientes con señales de control de 2 y 3 niveles, excepto en el caso de superficies transformadas con señal de control de tres niveles donde la THD es de 0.3-0.4%. Para el caso de carga no lineal, la THD es mejor cuando se utiliza señales de control de dos niveles (0.2%) y empeora, en todos las estrategias, cuando se utiliza señales de control de tres niveles (entre 0.4 y 0.6%).

En cuanto a la ecualización de corrientes:

• El desapareamiento de la corriente de los inductores de los módulos inversores oscila entre el 0 y el 2% de la corriente media de inductor. En general se han obtenido mejores resultados en la ecualización de corrientes utilizando una señal de control de tres niveles, tendencia que es más acusada en el caso de carga no lineal.

En todos los casos la eficiencia medida del sistema modular inversor está comprendida entre el 85 % y el 88%.

• Espectro de la señal de control

La figura 3.44 muestra el espectro de la señal de control del inversor A para la estrategia M-S y señales de control de dos y tres niveles, donde se evidencia el modo de operación a frecuencia variable.

(a) (b)

Figura 3.44. Medida del espectro de la señal de control del inversor A [10 dB/div, 50 kHz] para una resistencia de carga de 5 Ω con la estrategia M-S y control de (a) dos y (b) tres niveles


• Comportamiento en régimen dinámico

Para evaluar las prestaciones en régimen dinámico se ha sometido al sistema modular de potencia a saltos de carga. En las figuras 3.45 y 3.46 se muestran los resultados de simulación y experimentales de la tensión y corriente de salida para un salto de carga en escalón de circuito abierto a 5 Ω con las estrategias M-S, CCC y CLC, para una señal de control de dos niveles y tres niveles, respectivamente.

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(a)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(b)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.035-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(c)

Figura 3.45. Simulación y resultados experimentales de la tensión de salida vo(t) [20 V/div], y corriente de salida io(t) [5 A/div], para un salto de carga de circuito abierto a 5 Ω con señal de

control de dos niveles y estrategia (a) M-S, (b) CCC y (c) CLC


0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(a)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(b)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

0.015 0.02 0.025 0.03 0.03-4

-3

-2

-1

0

1

2

3

4

vo(t)

io(t)

vo(t)

io(t)

(c)

Figura 3.46. Simulación y resultados experimentales de la tensión de salida vo(t) [20 V/div], y corriente de salida io(t) [5 A/div], para un salto de carga de circuito abierto a 5 Ω, con señal de

control de tres niveles y estrategia (a) M-S, (b) CCC y (c) CLC

La corta duración del transitorio del salto de carga obtenida para todas las estrategias, menor del 6% del periodo de la tensión de salida, es atribuible a la robustez propia del control en modo de deslizamiento frente a perturbaciones paramétricas.


3.9.2. Resultados del sistema de Gestión de Funcionamiento

Para evaluar el comportamiento del sistema de Gestión de Funcionamiento se han realizado pruebas con los subsistemas que integran este bloque, a saber: Sistema de Gestión de Potencia, Sistema de Rotación de Módulos Activos y Sistema Tolerante a Fallos. Los resultados obtenidos se detallan en los siguientes párrafos.

• Resultados del Sistema de Gestión de Potencia

Para comprobar el funcionamiento del Sistema de Gestión de Potencia se ha sometido al sistema inversor modular a saltos sucesivos de tensión de referencia de 20 Vp, 30 Vp, 40Vp y 50 Vp con una resistencia de carga de 5 Ω. Se han fijado los umbrales de corriente de salida que provocan la activación de los sucesivos módulos convertidores en IO1=6.2 A y IO2=9 A. En estas condiciones el segundo convertidor se activa para una potencia de salida mayor de 96 W y el tercer convertidor se activa para potencias superiores a 202 W.

En la figura 3.47 se observa la evolución de la tensión de salida vo(t), y de las corrientes de inductor iLA, iLB y iLC, para esta prueba, realizada con un control de dos niveles y estrategia Master-Slave.

En la figura 3.48 se presentan los resultados experimentales de la tensión de salida y de la corriente de inductor de los tres módulos inversores para un salto de carga de 40 Vp a 50Vp que se corresponde con el entorno de activación del tercer inversor.

vo(t)

iLA

iLB

iLC

Figura 3.47. Tensión de salida vo(t) [100 V/div], y corriente de los inductores de los tres inversores iLA [4 A/div], iLB [4 A/div], y iLC [4 A/div], para saltos sucesivos de tensión de referencia

de 20 Vp, 30 Vp, 40 Vp y 50 Vp, con RL = 5 Ω y estrategia de control Master-Slave. El segundo convertidor se conecta cuando la potencia de salida supera los 96 W y el tercero cuando la

potencia de salida supera los 202 W


vo(t)

iLA

iLB

iLC

Figura 3.48. Medida de la tensión de salida vo(t) [100 V/div], y corriente de los inductores de los tres inversores iLA [4 A/div], iLB [4A/div], y iLC [4 A/div], para un salto de tensión de referencia de

40 Vp a 50 Vp, con RL= 5 Ω y control de dos niveles con estrategia Master-Slave

Los resultados obtenidos en las pruebas realizadas con el Sistema de Gestión de Potencia validan el diseño de este sistema y confirman la robustez propia del control en modo de deslizamiento frente a perturbaciones.

• Resultados del Sistema de Rotación de Módulos Activos

Se ha comprobado experimentalmente el funcionamiento del Sistema de Rotación de Módulos Activos sometiendo al sistema modular inversor a sucesivos saltos crecientes y decrecientes de tensión de referencia de 30 Vp, 40 Vp, 50Vp, 40 Vp y 30 Vp. En la figura 3.49 se muestran las medidas de la tensión de salida vo(t), y la corriente de inductor de los tres módulos inversores iLA, iLB y iLC, obtenidas en esta prueba con la estrategia Master-Slave, donde se puede observar la secuencia de activación y desactivación de los módulos inversores en respuesta a la demanda variable de potencia de salida.

vo(t)

iLA

iLB

iLC

Figura 3.49. Resultados experimentales de la tensión de salida vo(t) [100 V/div], y corriente de

inductor de los tres inversores iLA [10 A/div], iLB [10 A/div], y iLC [10 A/div], para saltos sucesivos de tensión de referencia de 30 Vp - 40 Vp – 50 Vp – 40 Vp – 30 Vp, con RL = 5 Ω y estrategia de

control Master-Slave


Asimismo, en la figura 3.50 se puede observar la diferencia entre el sistema FIFO (First-In-First-Out) y el LIFO (Last-In-First-Out) en cuanto al tiempo de activación de cada módulo inversor. El sistema FIFO ecualiza el tiempo de funcionamiento de los inversores. En cambio, con el sistema LIFO el inversor A está funcionando todo el tiempo, mientras que el tiempo de funcionamiento del resto de inversores es cada vez menor.

vo(t)

iLA

iLB

iLC

vo(t)

iLA

iLB

iLC

(a) (b)

Figura 3.50. Resultados experimentales de la evolución de la tensión de salida vo(t) [100 V/div], y corriente de inductor de los tres inversores iLA [10 A/div], iLB [10 A/div], y iLC [10 A/div], para

saltos sucesivos de tensión de referencia de 30 Vp - 40 Vp – 50 Vp – 40 Vp – 30 Vp, con RL = 5 Ω, estrategia M-S, y sistema de conexión-desconexión (a) FIFO y (b) LIFO

Los resultados experimentales obtenidos en las pruebas realizadas con relación al Sistema de Rotación de Módulos Activos corroboran el correcto funcionamiento del diseño realizado.

• Resultados del Sistema de Tolerancia a Fallos

Finalmente, para probar el funcionamiento del Sistema de Tolerancia a Fallos (STF) se ha actuado sobre las entradas del sistema de control CA, CB y CC que indican que módulos inversores están operativos. Se ha emulado el fallo de un módulo inversor imponiendo en su entrada de control correspondiente “Ci” el valor uno lógico.

En las figuras 3.51 (a) y (b) se muestran los resultados experimentales obtenidos en las pruebas realizadas utilizando la estrategia de control Master-Slave y con señales de control de dos niveles. En la figura 3.51 (a) se muestra el resultado experimental de un fallo repetido del inversor A que actúa como Master. En esta figura se monitoriza la señal de control CA, que permite detectar los instantes en que el módulo inversor A no está operativo, junto con las corrientes de inductor de todos los módulos inversores que permiten monitorizar a su vez el estado y condiciones de funcionamiento de cada inversor. En la figura 3.51 (a) se observa como el Sistema de Tolerancia a Fallos reacciona inmediatamente al fallo del Master adjudicando al primer esclavo la función de Master durante los intervalos en los que el Master no funciona (CA=1), mientras que los dos inversores que quedan operativos se encargan de suministrar a partes iguales la corriente demanda por la carga. En la figura 3.51 (b) se muestra el resultado de un fallo repetido del inversor B que actúa como primer esclavo, obteniéndose en este caso un comportamiento similar al mostrado en la figura 3.51 (a).


En las figuras 3.52 (a) y (b) se observan una ampliación de la tensión de salida vo(t), la tensión de referencia vr(t), y la tensión de error ve(t), para las dos situaciones descritas en la figura 3.51. Finalmente, se ha realizado una prueba en la que solo están activos los inversores A y B, y falla el módulo A que actúa como Master. El Sistema de Tolerancia a Fallos detecta el fallo del Master y pone en funcionamiento inmediatamente el tercer módulo inversor que hasta ese momento estaba inactivo. Los resultados de esta prueba se muestran en la figura 3.53, donde se observa la señal de control de monitorización de fallo del inversor A, CA, junto con las corrientes de inductor de los tres módulos inversores.

CA

iLA

iLB

iLC

CB

iLA

iLB

iLC

(a) (b)

Figura 3.51. Medida de la señal de control de fallo del inversor A, CA (1-OFF, 0-ON) [5V/div], y corrientes de inductor de los tres módulos inversores iLA [10 A/div], iLB [10 A/div], y iLC [10 A/div],

con la estrategia M-S, control de dos niveles y vr= 55 Vp, para la simulación de fallo del (a) inversor A, CA e (b) inversor B, CB

vr(t) vo(t)

ve(t)

CA

vr(t)

ve(t)

vo(t)

CB

(a) (b)

Figura 3.52. Resultados experimentales de la tensión de salida vo(t) [20 V/div], tensión de referencia vr(t) [20 V/div], tensión de error ve(t) [2 V/div], y tensión de control de fallo del (a) inversor A, CA [5 V/div], e (b) inversor B, CB [5 V/div], con vr=48 Vp , RL=5 Ω y 3 inversores

inicialmente operativos


CA

iLA

iLB

iLC

CA

iLA

iLB

iLC

(a) (b)

Figura 3.53. Medida de (a) la señal de control de fallo del inversor A, CA (1-OFF, 0-ON) [5V/div], corrientes de inductor iLA [4 A/div], iLB [4 A/div], y iLC [4 A/div], para la simulación de fallo del

inversor A con vr= 30 Vp y RL=5 Ω. (b) Ampliación de la imagen de la figura 3.53 (a)

3.10. Conclusiones

Este capítulo ha presentado la implementación de un sistema modular de potencia que incorpora tres inversores conectados en paralelo detallando el diseño del sistema de control basado en una FPGA. El prototipo se ha utilizado para comprobar las prestaciones de las leyes de control en modo de deslizamiento consideradas en el capítulo 2, presentándose los resultados experimentales obtenidos con relación al control de las variables de estado y a la gestión del funcionamiento del sistema modular. En los siguientes puntos se comentan las conclusiones relacionadas con cada uno de estos aspectos.

• Conclusiones sobre la implementación del sistema de control basada en una FPGA

El sistema de control implementado mediante FPGA evalúa en paralelo todas las funciones de conmutación consideradas en el capítulo 2 para el caso de uno, dos y tres inversores activos pudiéndose seleccionar, mediante las señales de control adecuadas, la función de conmutación que gobierna el sistema modular en cada momento. Por otra parte, el bloque que se encarga de la gestión del funcionamiento se ejecuta de forma concurrente con el bloque de control. Esto permite dar una respuesta inmediata a cualquier modificación en el régimen de funcionamiento del sistema modular. El retardo máximo en la evaluación de las funciones de conmutación y en la ejecución de los algoritmos relacionados con la gestión del funcionamiento es de 26.5 ns, lo que supone una velocidad de proceso que difícilmente se puede alcanzar con dispositivos microprocesadores que presenten un coste similar a la FPGA utilizada (17.60$-2004).

De todo ello se puede concluir que los dispositivos FPGA proporcionan una solución eficaz y adecuada a los requisitos y exigencias de diseño del control de los sistemas modulares de potencia.


• Conclusiones sobre el control de las variables de estado

Para validar las prestaciones del control en modo de deslizamiento aplicado al control de sistemas modulares de potencia, así como las diferentes estrategias de ecualización de corriente consideradas en el capítulo 2, se han efectuado medidas cuantitativas de la distorsión armónica total de la tensión de salida, del valor eficaz de la tensión de error y del valor eficaz de la corriente de inductor de cada módulo inversor para todas las estrategias de ecualización de corrientes, con cargas lineales y no lineales y señales de control de 2 y 3 niveles.

Se ha podido observar que el control de dos niveles presenta, en general, una mejor THD mientras que con el control de tres niveles se consigue una tensión de error menor y una ecualización de corrientes ligeramente mejor. Cabe indicar, sin embargo, que estas diferencias no son significativas. Igualmente, los índices de error y THD para las distintas estrategias de ecualización de corriente son similares para un mismo tipo de señal de control (de dos o tres niveles), lo que permite concluir que todas las estrategias consideradas presentan el mismo buen comportamiento en régimen deslizante permanente.

Por otra parte, se ha sometido al sistema modular de potencia a saltos de carga para probar su comportamiento en régimen dinámico obteniendo una duración del transitorio del orden de 1 ms para todas las estrategias consideradas y señales de control de dos y tres niveles. El breve tiempo de recuperación conseguido frente a perturbaciones de carga es atribuible a la robustez propia del control en modo de deslizamiento.

Los resultados experimentales y de simulación obtenidos no permiten establecer conclusiones comparativas acerca del comportamiento de las diferentes estrategias de ecualización de corriente utilizadas. Un análisis matemático riguroso del régimen “quasi-sliding” que incluyera el efecto de la cuantificación, así como del sistema requerido para limitar la frecuencia de conmutación, permitiría determinar la dinámica resultante y evaluar comparativamente la bonanza de las estrategias de control usadas en este capítulo.

• Conclusiones sobre la gestión del funcionamiento del sistema modular

Se ha implementado un sistema de gestión del funcionamiento del sistema modular de potencia cuyo diseño y operación es independiente de la estrategia de ecualización de corrientes utilizada.

Se ha incluido un subsistema de tolerancia a fallos que detecta y resuelve situaciones de fallos de uno o varios módulos inversores aumentando con ello significativamente su fiabilidad global con respecto a sistemas de potencia individuales, así como un sistema de rotación de módulos activos que ecualiza el tiempo de funcionamiento de los módulos inversores.

La gestión del funcionamiento del sistema modular también incluye un sistema de gestión de potencia que mantiene activos solo los módulos necesarios para obtener en todo momento la mejor eficiencia posible para cualquier condición de carga.

Para validar todas las características del sistema de gestión diseñado se han realizado diversas pruebas que incluyen la variación de la potencia suministrada a la carga y la simulación de fallo de un módulo inversor. Las pruebas realizadas con el sistema de gestión del funcionamiento han permitido, por una parte, validar su correcto funcionamiento frente a variaciones de carga, situaciones de conexión-desconexión de


módulos activos y fallo de un módulo operativo, y por otra parte, comprobar la robustez del control en modo de deslizamiento frente a las variaciones paramétricas debidas a la variación del número de módulos activos.

Finalmente, cabe apuntar como conclusión general que los resultados obtenidos no solo validan la aplicación del control en modo de deslizamiento al control del sistema modular inversor, sino que además validan la propuesta de implementación práctica basada en dispositivos FPGA.

4.1

CAPÍTULO 4

Inversor PWM basado en el algoritmo de control de promediado cero de la dinámica (ZAD)

4.1. Introducción

Este capítulo aborda el problema de la limitación de la frecuencia de conmutación en un solo ondulador controlado en modo de deslizamiento. En el apartado 1.5.2 de este trabajo se han citado las distintas propuestas aparecidas en la literatura al respecto y sus principales inconvenientes. Como alternativa a estas soluciones se presenta, en el apartado 4.2, un nuevo algoritmo de control de frecuencia de conmutación fija en régimen estacionario basado en el promediado “cero” de la dinámica de la superficie de conmutación, que se abreviará como ZAD, de su denominación anglosajona “Zero Average Dynamics”. Este algoritmo, implementado mediante un dispositivo FPGA, se aplica al diseño de un inversor reductor de puente completo. En los apartados 4.3, 4.4 y 4.5 se describe detalladamente la implementación práctica de este algoritmo. Los resultados obtenidos mediante simulación y con un prototipo experimental se presentan en el apartado 4.6. Estos resultados incluyen además un estudio comparativo entre el control de frecuencia fija basado en el algoritmo ZAD, un control en modo de deslizamiento de frecuencia libre y un control PWM. Finalmente, en el apartado 4.7 se resumen las conclusiones de este capítulo.

4.2. Algoritmo de promediado cero de la dinámica (ZAD)

En este apartado se describe el algoritmo ZAD que consiste en una estrategia “quasi-sliding” cuyo objetivo es que, en régimen estacionario, el valor medio de la superficie de conmutación se anule en cada periodo de conmutación. El desarrollo analítico en el que se basa este algoritmo se describe a continuación.


Sea un sistema no lineal, autónomo y SISO (single-input single-output) definido por:

u⋅+= )()( xgxfx& (4.1)

donde x, f y g son campos vectoriales definidos sobre nR , gobernado por una superficie de conmutación σ(x,t) y una ley de control en modo deslizante:

<>

=−

+

00

),(,t)( si u,t)( si u

tuxx

xσσ (4.2)

que adaptada a un modulador de anchura de pulsos da lugar a:

+<≤++<≤

=−

+

TKtTdKsiuTdKtKTsiu

tuK

K

)1()( )(

),(x (4.3)

donde T es el periodo de conmutación deseado y dK el ciclo de trabajo en el periodo K.

El método propuesto se basa en calcular el valor del ciclo de trabajo, dK, que permita conseguir un promediado cero de la dinámica en régimen permanente en la superficie de conmutación que controla el sistema:

( ) 0),(1,)1(

=⋅⋅= ∫+

ττσσ dT

tTK

KT

xx (4.4)

La figura 4.1 muestra la representación gráfica de la superficie de conmutación durante un periodo de conmutación que comienza y acaba en los instantes tK0 y t(K+1)0 respectivamente. Si se trabaja bajo la hipótesis de una superficie de conmutación con evolución lineal, sus derivadas, definidas como ( )+uK ,

σ& y ( )−uK ,σ& , pueden considerarse constantes durante todo el

periodo de conmutación y vienen dadas por:

[ ] [ ][ ]

[ ] [ ][ ])()(

)()(

00),(

00),(

kkuK

kkuK

tut

tut

xgxfx

xgxfx

⋅+⋅=

⋅+⋅=

−

+

−

+

∂∂σσ

∂∂σσ

&

&

(4.5)

T/2 T/2

periodo K

t0)1( +Kt

),( +uKσ&

),( txσ

TdK

0Kt),( −uK

σ&

Figura 4.1. Principio del algoritmo ZAD

Teniendo en cuenta (4.4) y (4.5), el algoritmo de control ZAD considera dos posibles casos para el valor de ciclo de trabajo:

Capítulo 4. Inversor PWM basado en el algoritmo de control de promediado cero de la dinámica (ZAD) 4.3

• Si σ[x(tK0),tK0] ≥ 0 y σ[x(tK0),tK0] + (T/2)· ( )+uK ,σ& ≥ 0 (condición que se verifica

durante el estado transitorio), el área rallada de la figura 4.1 será siempre mayor que el área correspondiente a la zona punteada. En esta caso, la expresión (4.4) no tiene solución en el periodo K, y la acción de control en el instante tK0, u(tK0)=u+, se mantiene durante todo el periodo, imponiendo de esta manera que decrezca el valor de la superficie σ(x,t). Por tanto, no hay conmutación en el periodo K, y el valor del ciclo de trabajo es dK = 1.

• Si σ[x(tK0),tK0] ≥ 0 y σ[x(tK0),tK0] + (T/2)· ( )+uK ,σ& < 0 (condición que se verifica en

el estado permanente) la zona punteada será siempre mayor que el área rallada. En este caso, la condición impuesta por la expresión (4.4) se puede cumplir dentro del periodo de conmutación K. En efecto, para ello basta que la acción de control en tK0, u(tK0)=u+, conmute a u- después del intervalo de tiempo dKT, donde:

[ ]

),(),(

00),(

),(2

1−+

+

+

⋅−−=

uKuK

KKuK

KT

tt

dσσ

σσ

&&

&x

(4.6)

Se puede aplicar un razonamiento similar en el caso de que el valor de la superficie de conmutación al comienzo del periodo de conmutación, σ[x(tK0),tK0], sea menor que cero. La tabla 4.1 muestra con detalle la totalidad de casos posibles que deben ser considerados en el algoritmo de control basado en el promediado cero de la dinámica.

De estos resultados se puede concluir que el valor del ciclo de trabajo dK, correspondiente al algoritmo de control ZAD, se puede determinar conociendo el valor de σ[x(tK0),tK0],

( )+uK ,σ& , ( )−uK ,

σ& , así como el periodo de conmutación T, fijado por el usuario.

[ ] [ ] 02

),(0),(),(0000 ≥+≥ +uKKKKK

Ttttt σσσ &x y x 1;)( 0 == +KK dutu

(sin conmutación)

[ ] [ ] 02

),(0),(),(0000 <+≥ +uKKKKK

Ttttt σσσ &x y x

+= utu K )( 0 , conmutación en Td K :

[ ]

),(),(

00),(

),(2

1−+

+

+

⋅−−=

uKuK

KKuK

KT

tt

dσσ

σσ

&&

&x

[ ] [ ] 02

),(y 0),(),(0000 ≤+< −uKKKKK

Ttttt σσσ &xx 1;)( 0 == −KK dutu

(sin conmutación)

[ ] [ ] 02

),(y 0),(),(0000 >+< −uKKKKK

Ttttt σσσ &xx

−= utu K )( 0 , conmutación en Td K :

[ ]

),(),(

00),(

),(2

1−+

−

+

⋅−−=

uKuK

KKuK

KT

tt

dσσ

σσ

&&

&x

Tabla 4.1. Algoritmo de control de promediado cero de la dinámica


4.3. Implementación del algoritmo de control ZAD basada en una FPGA

El algoritmo de control ZAD descrito en el apartado anterior, se ha aplicado al control en modo de deslizamiento de un inversor reductor de puente completo cuyo esquema eléctrico de la etapa de potencia se corresponde con el presentado en la figura 3.2 y su comportamiento viene definido por la ecuación de estado (2.17). En el apartado 4.3.1 se presenta el esquema general del subsistema de control de esta aplicación y se justifica la elección de un dispositivo FPGA para realizar la implementación digital del algoritmo ZAD. En el apartado 4.3.2 se detalla la estructura del acondicionador de señal y del sistema de adquisición de datos, mientras que el apartado 4.3.3 se dedica a la descripción del diseño FPGA que implementa el algoritmo ZAD.

4.3.1. Estructura general del subsistema de control

La complejidad del algoritmo de control presentado en el apartado anterior, debido a las operaciones aritméticas no lineales que intervienen y a la variedad de casos posibles que deben tomarse en consideración, dificulta su realización analógica, siendo, por tanto, la mejor solución una implementación digital.

Como en el caso de la implementación del subsistema de control del sistema modular de potencia presentado en el capítulo 3, se han evaluado diferentes tipos de realizaciones digitales: microprocesadores de propósito general, microcontroladores, procesadores digitales de señal (DSP) y dispositivos lógicos programables de alta capacidad (FPGA, CPLD).

En la selección final, aparte de los condicionantes habituales de coste, facilidad de diseño, capacidad del dispositivo, etc, se debe tener en cuenta principalmente la velocidad de proceso en el cálculo del algoritmo ZAD. En efecto, en un control PWM de frecuencia fija, las principales características en cuanto a velocidad de proceso para mantener la dinámica de lazo cerrado son: que se proporcione la acción de control al principio del periodo de conmutación y que en ningún caso el tiempo de cálculo exceda el tiempo durante el cual la acción de control se mantiene antes de conmutar. Si se cumplen ambos requisitos se puede considerar la realización del control como un control ciclo a ciclo. En este caso, el rango propuesto para la frecuencia de conmutación es de 20 a 40 kHz, con un valor mínimo del ciclo de trabajo del 10%. Para cumplir estas especificaciones es necesario que el sistema procesador calcule la acción de control en el rango de tiempo de 2.5 a 5 µs. Estas especificaciones de diseño descartan la utilización de microprocesadores de propósito general, microcontroladores o procesadores digitales de señal, debido a que estos sistemas poseen una arquitectura generalista y rígida, y basan su funcionamiento en la ejecución secuencial de las instrucciones de un programa lo que impide alcanzar la velocidad de proceso requerida por la aplicación. La opción más adecuada en este caso es, nuevamente, utilizar un dispositivo digital programable de alta capacidad del tipo FPGA. Con este tipo de dispositivos se puede diseñar a medida bloques de hardware específicos que realizan de forma óptima las diversas funciones asociadas al control, con lo que se consigue cumplir las especificaciones de diseño en cuanto a velocidad de proceso.


La figura 4.2 presenta el diagrama de bloques de la realización digital del algoritmo ZAD basada en una FPGA. Los componentes principales del diagrama de bloques son:

• Un acondicionador de señal que calcula la superficie de conmutación que controla el funcionamiento del inversor.

• Un sistema de adquisición de datos que toma muestras de la superficie de conmutación. • Una FPGA de Xilinx, en concreto el modelo XC2S100_5TQ144, que calcula el

algoritmo ZAD a partir de las muestras de la función de conmutación. Se dispone también de una memoria EEPROM externa de 1 Mbit de capacidad utilizada para almacenar la configuración de la FPGA y de un reloj de 6 MHz que sincroniza el funcionamiento de los circuitos digitales implementados con la FPGA.

uLD

uHD

uLI

uHIFPGAXC2S100

Clock6 MHzClock6 MHz

MX580+2.5V

MX580+2.5V

EEPROM1 Mbit

EEPROM1 Mbit

MX584-2.5V

MX584-2.5V

8ADCMAX153

8ADCMAX153

ADCMAX153

Entradas digitalesEntradas digitalesA

cond

icio

nado

r de

seña

l

( ) 10tvc

( ) 10tvr

( )ticσ

Figura 4.2. Diagrama de bloques de la implementación digital del algoritmo ZAD

4.3.2. Acondicionador de señal y sistema de adquisición de datos

El acondicionador de señal se encarga de proporcionar al convertidor ADC el valor de la superficie de conmutación σ(x,t):

( ) ( )crcr vvkvvk && −+−= 21σ (4.7)

donde vr es la tensión de referencia y vc es la tensión en el condensador del inversor reductor en puente completo que coincide con la tensión de salida debido a que no se considera la resistencia de pérdidas asociada a dicho elemento.

En la figura 4.3 se muestra el esquema del acondicionador de señal basado en amplificadores operacionales. La tensión de salida del módulo inversor, vc(t), se sensa mediante el amplificador de aislamiento AD215BY, mientras que la corriente del condensador de salida se obtiene con el sensor de corriente LA25-NP.

La superficie de conmutación σ(x,t) se muestrea y digitaliza con el convertidor ADC MAX153 a frecuencia doble que la frecuencia de conmutación. En la elección del convertidor ADC MAX153 se han tenido en cuenta los siguientes aspectos:

• Frecuencia de muestreo: la máxima frecuencia de muestreo del ADC debe ser mayor que la frecuencia de muestreo usada en el diseño.

• Resolución del convertidor: el número de bits del convertidor afecta a la tensión de salida y al tiempo de proceso de la FPGA. Un mayor número de bits disminuye el error de cuantificación mejorando la forma de onda de la tensión de salida pero aumentado el tiempo de cómputo del algoritmo ZAD, que se ve incrementado por la mayor longitud


de los datos procesados. En la práctica se ha escogido una resolución de 8 bits. La decisión se ha tomado con base al análisis de los resultados de las simulaciones realizadas que incluyen el efecto de un cuantificador de N bits, y donde se ha tomado como índices de bondad la distorsión armónica total (THD) y el valor eficaz y máximo de la tensión de error.

El convertidor ADC MAX153 cumple los requisitos exigidos por la aplicación ya que posee 8 bits de resolución y una frecuencia máxima de conversión de 1 MSps.

_

+

10kΩ

10kΩ

R1

200kΩ

10kΩ

-vc/10

vr/10

_

+

10kΩ

R3200kΩ

10kΩ

10nF

680pF

ic*5e-3

Sensor de corriente LA25-NP, S=5mA/A

_

+

10kΩ

10kΩ

R2

50kΩ

10kΩ

10kΩ

σ(x,t)

200Ω

Vic=ic[V]

( ) ( )crcr vvkvvk && −+−= 21σ

vr/10

Figura 4.3. Esquema eléctrico del acondicionador de señal

4.3.3. Diseño FPGA del algoritmo ZAD

El algoritmo ZAD se ha implementado mediante un dispositivo lógico programable FPGA de Xilinx modelo XC2S100_5TQ144. Este dispositivo contiene 100.000 puertas lógicas equivalentes, 2400 flip-flops repartidos en 1200 Slices y 92 IOB (Input/Output Block) y 10 bloques de memoria RAM de 4096 bits de capacidad cada uno. De estos recursos se han utilizado en el diseño de esta aplicación 257 Slices (21% de los Slices disponibles), 110 flip-flops (5% de los flip-flops disponibles), 22 IOB (24% de los IOB disponibles) y un bloque de memoria RAM.

Al finalizar cada periodo de conmutación se inicia el cálculo del ciclo de trabajo del siguiente periodo de conmutación. El tiempo invertido en el cálculo del ciclo de trabajo, denominado tiempo de proceso, es de 3 a 4 periodos de señal de reloj, dependiendo del caso evaluado. Para una frecuencia de reloj de 6 MHz el tiempo de proceso es de 0.5 µs a 0.666 µs. El periodo de conmutación utilizado en las pruebas experimentales es de 42.5 µs (23 kHz), por tanto, el ciclo de trabajo se obtiene en un tiempo equivalente al 1.56% del


periodo de conmutación en el peor caso. Este reducido tiempo de cálculo cumple las especificaciones iniciales del diseño, que fijaban un tiempo máximo para el cálculo del ciclo de trabajo equivalente al 10% del periodo de conmutación permitiendo, de este modo, considerar que el control diseñado es un control ciclo a ciclo.

En la figura 4.4 se muestra el diagrama de bloques del diseño FPGA que lleva a cabo el algoritmo ZAD, donde se pueden distinguir tres bloques principales:

• Bloque Algoritmo ZAD: su función es la de calcular el ciclo de trabajo, con una precisión de 8 bits, correspondiente al periodo de conmutación K+1 en base al algoritmo ZAD y a las muestras Si, de la superficie de conmutación obtenidas en el periodo de conmutación K.

• Bloque PWM Digital: genera la señal PWM con el valor del ciclo de trabajo calculado por el bloque Algoritmo ZAD y la frecuencia de conmutación deseada, así como las señales de control uLI, uHI, uLD y uHD que controlan de forma individual cada uno de los transistores del puente completo que incorpora la etapa de potencia del inversor.

• Bloque Control Secuencial: genera las señales de control que gobiernan el resto de bloques del diseño FPGA y el convertidor ADC externo.

8PWM Digital

FPGA XC2S100

AlgoritmoZAD

ControlSecuencial

ControlSecuencial

ControlADC

Si

uLDuHD

uLIuHI

Figura 4.4. Diagrama de bloques del diseño FPGA del algoritmo ZAD

4.4. Bloque Algoritmo ZAD

La parte más importante del diseño FPGA, representado en la figura 4.4, es la que implementa el algoritmo ZAD. En el apartado 4.4.1 se describe la estrategia seguida para realizar la implementación práctica de este algoritmo a partir de las muestras de la superficie de conmutación tomadas a una frecuencia doble de la frecuencia de conmutación. En el apartado 4.4.2 se detalla la arquitectura del bloque Algoritmo ZAD que implementa dicha estrategia.

4.4.1. Estrategia de implementación del algoritmo ZAD

El cálculo de ciclo de trabajo del periodo de conmutación K+1 comienza tomando 3 muestras, S1, S2 y S3, del valor de la superficie de conmutación durante el periodo K, con una frecuencia de muestreo el doble de la frecuencia de conmutación, tal y como se muestra en la figura 4.5:


[ ][ ][ ]0)1(0)1(3

002

001

),(2/),2/(

),(

++=++=

=

KK

KK

KK

ttSTtTtS

ttS

xxx

σσσ

(4.8)

T/2 T/2

t

S1

S2

S3 T

TdK),( txσTd K )1( +

T/2 T/2

periodo K

S1

S2

S3

Tiempo de proceso

periodo K+1

T

0Kt

0)1( +Kt

),( +uKσ&

),( −uKσ&

Figura 4.5. Muestreo de la superficie de conmutación

Los valores de S1 y S3 se obtienen tomando las muestras 833 ns antes del final del periodo de conmutación para evitar el error provocado por el ruido de conmutación.

Antes de proceder al cálculo del ciclo de trabajo, se determina en primer lugar el valor de la variable de control u al inicio del periodo de conmutación K+1 considerando, para ello, el signo de la muestra S3. En efecto, si S3 < 0 el periodo de conmutación comienza con una acción de control u = u-, para valores S3 ≥ 0 la acción de control es u = u+. El valor inicial del control se mantiene al menos durante el “Tiempo de proceso” de la figura 4.5 que se define como el tiempo que invierte el diseño FPGA en calcular el valor del ciclo de trabajo.

Asumiendo que se conoce el valor del ciclo de trabajo del periodo K, dK, el primer paso del cálculo del ciclo de trabajo en el periodo K+1, es determinar el parámetro D, definido como:

),(),( −+ +=uKuK

D σσ && (4.9)

que se corresponde con el denominador de la leyes de control presentadas en la tabla 4.1. Este parámetro se calcula a partir de las muestras S1, S2, S3 y dK . En efecto, si por ejemplo se considera S1 <0 y 2/1≤Kd (como se muestra en la figura 4.5) se obtiene que:

−++=

−=

+−

+

TdTdSST

SS

KuKKuK

uK

)1.(.

)(2

),(),(13

23),(

σσ

σ

&&

& (4.10)

siendo en este caso:

Td

SSSD

K

3122 −−= (4.11)

Igualmente, se pueden obtener el resto expresiones del parámetro D para todos los casos posibles dependiendo del signo de S1 y del valor de dK. En la tabla 4.2 se muestran estas expresiones normalizadas con respecto al valor del periodo de conmutación T.


2/1>Kd 2/1≤Kd

S1≥0 ( )KdSSSD

−⋅−+

=1

2 231

KdSSSD 231 2 ⋅−+

=

S1<0 ( )KdSSSD

−−−⋅

=1

2 312

KdSSSD 3122 −−⋅

=

Tabla 4.2. Expresiones del parámetro D normalizadas con respecto al periodo de conmutación T

Cabe destacar que estas expresiones se pueden calcular si las dos derivadas que intervienen en (4.9) están definidas en el periodo K, lo que implica que la señal de control u conmuta durante dicho periodo. Sin embargo, durante el estado transitorio el algoritmo ZAD mantiene la acción de control y la superficie de conmutación puede ser positiva (o negativa) durante todo el periodo. En este caso, no está definida una de las dos derivadas de (4.9) y el parámetro D se debe deducir a partir de (4.5) y (4.9) como:

[ ] [ ]21)( kkconuuD −=−⋅⋅= +−

xxg

x ∂∂σ

∂∂σ (4.12)

o de modo equivalente, reemplazado la ecuación de estado que define el comportamiento de la etapa de potencia (2.17) y la superficie de conmutación (4.7) en (4.12):

LC

EkD 22= (4.13)

Si se conocen los valores de los parámetros del inversor reductor en puente completo y del coeficiente k2 de la superficie de conmutación, se puede calcular el valor del parámetro D, dado por (4.13), y almacenarse en la FPGA a través de las entradas digitales mostradas en el esquema de la figura 4.2, para ser utilizado cuando no se pueda determinar D con las expresiones de la tabla 4.2.

Una vez que el valor de D es conocido, el siguiente paso consiste en el cálculo de las derivadas de la superficie:

),( +uKσ& y

),( −uKσ& . El valor de estas derivadas, normalizado con

respecto a T, se puede obtener a partir del valor de S1, S2, S3 y D, tal y como se indica en la tabla 4.3.

2/1>Kd 2/1≤Kd

S3≥0 y S1≥0 ( )12),(20 SS

uK−⋅−=+σ& ( )23),(

2 SSDuK

−⋅−=+σ&

S3≥0 y S1<0 ( )12),(2 SSD

uK−⋅−=+σ& ( )23),(

20 SSuK

−⋅−=+σ&

S3<0 y S1≥0 ( )12),(2 SSD

uK−⋅+=−σ& ( )23),(

20 SSuK

−⋅+=−σ&

S3<0 y S1<0 ( )12),(20 SS

uK−⋅+=−σ& ( )23),(

2 SSDuK

−⋅+=−σ&

Tabla 4.3. Derivadas de la superficie de conmutación, normalizadas con respecto al periodo de conmutación T, en función de S1, S2, S3 y D


El valor de dK+1 se calcula asumiendo que las derivadas de la superficie de conmutación varían lentamente con respecto al periodo de conmutación, lo cual es lógico si se considera el bajo rizado de la tensión de salida. Teniendo en cuenta esto se realiza la siguiente aproximación:

),1(),(

),1(),(

−−

++

+

+

≈

≈

uKuK

uKuK

σσ

σσ

&&

&&

(4.14)

y el ciclo de trabajo se puede aproximar y calcular como:

[ ]

),(),(

0)1(0)1(

),(

1

),(2

1−+

+

+

⋅−−≅

++

+

uKuK

KK

uK

KT

tt

dσσ

σσ

&&

&x

(4.15)

El valor de 1-dK+1 puede ser rescrito en términos de S1, S2, S3 y dK, según las tablas 4.2 y 4.3.

4.4.2. Arquitectura del bloque Algoritmo ZAD

• Entradas, salidas y funcionalidad

En la figura 4.6 se muestra el bloque Algoritmo ZAD donde se pueden observar las siguientes entradas y salidas:

• Entrada de superficie de conmutación Si: se corresponde con la entrada de las muestras de la superficie de conmutación (4.8) tomadas con una precisión de 8 bits.

• Salida 1-d: se corresponde con el valor de 1-d dado con una precisión de 8 bits, donde d es el valor del ciclo de trabajo.

• Salida de control “signo de S3”: se corresponde con el signo de la muestra de la superficie de conmutación tomada al inicio del periodo de conmutación. El valor del signo de la muestra de S3 permite determinar la acción de control que se debe aplicar al inicio del periodo de conmutación.

AlgoritmoZAD

AlgoritmoZAD

Si1-d

8

signo de S3

8

Figura 4.6. Entradas y salidas del bloque Algoritmo ZAD


Dentro del diseño FPGA, el bloque Algoritmo ZAD es el encargado de realizar el cálculo del ciclo de trabajo, determinando para ello, de los distintos casos posibles indicados en las tablas 4.1, 4.2 y 4.3, cuál se debe aplicar en cada periodo de conmutación. Esto se lleva a


cabo utilizando multiplexores, registros, sumadores, restadores, divisores y un circuito extractor de raíz cuadrada realizado mediante una memoria RAM inicializada con los valores de dicha función, [Patterson, 94], [Parhi, 91], [Saglam, 2000], [Majithia, 71].

En la figura 4.7 se muestra el esquema general del bloque Algoritmo ZAD.

10

8

S7,S7

10

2

S[7:0]

10-b

itre

gist

ro

CK CLR

D

QCK

D

QCK

XOR

MSB S3’

SIG1

A[9:0]+/-

B[9:0]

A/S1

A[9:0]+/-

B[9:0]

A/S1R4

8Si[7:0]8

S[6:0]

S7S7 8-bi

tre

gist

ro

CK

8-bi

tre

gist

ro8-

bit

regi

stro

CK

8-bi

tre

gist

ro8-

bit

regi

stro

CK

1

B[8:0]

A[8:0]

8

A7 1

A[7:0]

8

B7 1

B[7:0]9

SUB1

A-B

R1R3

8-bi

tre

gist

roCK

8-bi

tre

gist

ro8-

bit

regi

stro

CK

c.a.2 S 8R2

MUX1MUX11

0 SMUX1MUX1

1

0 S

MUX1MUX11

0 SMUX1MUX1

1

0 S

8

8

8

8

MSB S1

1

A[9:0]+/-

B[9:0]

A/S2

10

8

S7,S7 2

S[7:0]

10NUMK

1MSB NUMK

C4

2

38 2S3x2 9MSB (1-d)

CK1,2,3

CK4 C4

x210

A[9:0]+/-

B[9:0]

A[9:0]+/-

B[9:0]

B[9:0]+/-

A[9:0]

B[9:0]+/-

A[9:0]10

AN

D

1 10

4

10

10

3 10

XORMSB S3’

MSB S1

MSB (d-1)

MUX1MUX10

1 SMUX1MUX1

0

1 S

10MSB

1I3

2

MUX2MUX2

0

1 S

1010

10

XOR

1

LSB 1

MSB11

8

MSB (1-d)

8

AN

D

NA

ND

NA

ND

1

4 LSB

4

4 MSB

Detectorde 0000

5

4 1

MSB (1-d)

1

410

8

A/S3

A/S4

10-bit Divisor10-bit Divisor

Raíz cuadradaRAM8-bit

Raíz cuadradaRAM8-bit

[8:1]

1-d

8

CK

10

10-b

itre

gist

ro10

-bit

regi

stro

CK

5

MUX3MUX3

0

1MUX3MUX3

0

1 SKext

T0

10

OR1

10

10

Kint

10 4

R5

CLR

CK6 C6

CK5

COM11

MSB1

I2

ORMSB NUMK

1DCK

PRE

QCLRC4 1

1C6

DCK

PRE

QCLRC4 1

1C6

Figura 4.7. Esquema del bloque Algoritmo ZAD


Los registros R1, R2 y R3, se encargan de almacenar las muestras de la superficie de conmutación S1, S2 y S3. Invirtiendo el valor del bit de mayor peso de estas muestras se obtiene su equivalente en complemento a 2 (c.a.2) necesario para realizar el resto de operaciones. Los sumadores/restadores A/S1 y A/S2 junto con el registro R4 se encargan de obtener el numerador de la expresión del parámetro D indicada en la tabla 4.2. El restador SUB1 calcula la diferencia S2 – S1 ó S3 – S2, que interviene en las expresiones incluidas en la tabla 4.3. Con el sumador/restador A/S3 se suma (o resta) el valor 2(S2 – S1) ó 2(S3 – S2) al valor D ó 0, para obtener el valor de la derivada indicada en la tabla 4.3. El sumador/restador A/S4 calcula el numerador del cociente que aparece en la expresión del ciclo de trabajo indicada en la tabla 4.1. Con el bit de mayor peso del resultado ofrecido por el sumador/restador A/S4, I3, se evalúa si se cumple la condición que permite obtener un valor de ciclo de trabajo d ≠ 1. El divisor tiene una doble función, por una parte, realiza el cociente asociado al cálculo del parámetro D cuyo resultado de 10 bits se almacena en el registro R5; por otra parte, determina, si es necesario, el cociente asociado al cálculo del ciclo de trabajo d. El resultado de este último cociente se aplica a las entradas de dirección de una memoria RAM de 256 x 8 bits de capacidad que implementa la función raíz cuadrada. En cada posición de la memoria RAM está almacenado, con una resolución de 8 bits, el valor de la raíz cuadrada de la dirección asociada a la posición. En la salida de datos de la memoria RAM se obtiene el valor de 1-d, que se aplica al bloque PWM Digital para generar la señal de control apropiada.

4.5. Bloques PWM Digital y Control Secuencial

El resto de bloques que conforman el diseño FPGA del algoritmo ZAD son el bloque PWM Digital, cuya arquitectura se detalla en el apartado 4.5.1, y el bloque Control Secuencial que se describe en el apartado 4.5.2.

4.5.1. Bloque PWM Digital

El bloque PWM Digital genera, a partir del ciclo de trabajo calculado por el bloque Algoritmo ZAD, las señales de control PWM que controlan la activación de los transistores del puente completo del inversor reductor.

• Entradas y salidas del bloque PWM Digital

En la figura 4.8 están representadas las entradas y salidas del bloque PWM Digital. Las entradas de este bloque son el ciclo de trabajo 1-d, calculado en el bloque Algoritmo ZAD y el valor del signo de la muestra de la superficie de conmutación (4.7) al inicio del periodo de conmutación. Las salidas de control uLI, uHI, uLD y uHD controlan de forma individual cada uno de los transistores del puente completo que incorpora el inversor.

1-d PWM Digital uLDuHD

uLIuHI

signo de S3

8

Figura 4.8. Entradas y salidas del bloque PWM Digital



El bloque PWM Digital, implementado como se muestra en la figura 4.9, está compuesto básicamente por un comparador de 8 bits, un contador descendente de 8 bits, una báscula T y un bloque que genera las salidas de control del puente completo. El valor del ciclo de trabajo, 1-d, proporcionado por el bloque Algoritmo ZAD, y el valor de salida del contador se comparan con el comparador digital de 8 bits. La salida del comparador se aplica a la entrada de reloj de la báscula T, que conmuta cuando el valor 1-d supera al valor de salida del contador.

uLDuHD

uLIuHI

Comparador 8-bit A

BA>BContador

descendente8-bit

Signo de S3

8

1Clk

Finde cuenta

8

1 MSB

uc1-d

Relojdel sistema

+5V T QClk

RES SET

T QClk

RES SET1

1

COM2

COM1I1

I0Salidacontador

D QClk

D QClk

1

Relojdel sistema

Salid

asde

Con

trol

Figura 4.9. Esquema del bloque PWM Digital

El bloque denominado Salidas de Control de la figura 4.9 tiene una doble función: por una parte se encarga de generar, a partir de la señal de control PWM uc, proporcionada por la báscula T, las señales que controlan la activación de cada transistor del puente completo del inversor reductor; por otra parte, introduce un tiempo muerto equivalente a dos periodos de la señal de reloj en la conmutación de las señales de control para evitar un cortocircuito en la etapa de entrada del inversor. En la figura 4.10 se muestra el esquema de la implementación práctica del bloque Salidas de Control junto con un ejemplo de una secuencia de activación de las salidas de control de la rama izquierda del puente para una conmutación de la señal de entrada uc de 1 a 0 lógico y nuevamente a 1 lógico, donde se puede observar el tiempo muerto entre la desactivación del transistor alto de la rama izquierda del puente, controlado por la señal uHI, y el transistor bajo, controlado por la señal uLI.

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uc

Relojdel sistema

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uHI

uLI

uHD

uLD

(a)


Tiempomuerto

uc

Relojdel sistema

Tiempomuerto

uLI

uHI

(b)

Figura 4.10. Bloque Salidas de Control: (a) diagrama de bloques y (b) diagrama de tiempo

4.5.2. Bloque Control Secuencial

Finalmente el bloque Control Secuencial genera las 10 señales de control que gestionan y secuencian el funcionamiento del resto de bloques del diseño FPGA y del convertidor ADC.

Tal y como se observa en la tabla 4.4, el sistema secuencial de control evoluciona a través de 15 estados, de S1 a S15, para pasar nuevamente a S1 en un proceso cíclico sin fin. El estado S0 se reserva como estado inicial de arranque después de efectuar un reset. El sistema secuencial dispone de unas entradas de control Ii, con i = 0,..., 4, que condicionan y controlan la transición entre estados. A continuación se detalla la función de estas entradas:

• I0: bit de mayor peso del contador descendente de 8 bits que establece la base de tiempos del bloque PWM Digital. Esta salida se activa a cero lógico cuando el contador llega a mitad de cuenta y permite sincronizar la captura de la muestra de la superficie de conmutación correspondiente a la mitad del periodo de conmutación (S2).

• I1: bit de final de cuenta del contador del bloque PWM Digital. Su activación, a 1 lógico, permite sincronizar la captura de la muestra de la superficie de conmutación al final del periodo de conmutación (S3).

• I2: este bit monitoriza el signo del resultado de la división asociada al cálculo del parámetro D. Un resultado negativo (I2=1) invalida el cálculo de este parámetro, que por definición debe ser siempre positivo. En este caso el valor de D no se actualiza y se mantiene el último valor calculado.

• I3: este bit monitoriza el signo del resultado de salida del sumador/restador A/S4. Un signo negativo en este resultado (I3=1) indica que no se puede calcular un ciclo de trabajo que satisfaga la expresión (4.4) y por tanto se toma d=1.

• I4: bit de control que se activa a cero lógico para indicar que el convertidor ADC MAX153 ha finalizado la conversión de la muestra de la superficie de conmutación.


ESTADO ACTUAL S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15ESTADO SIGUIENTE S1 (1) (2) S4 S5 S6 (3) (4) (5) S10 (6) S12 S13 S1 S15 S1RDADC 1 1 0 0 1 1 1 0 0 1 1 1 1 1 1 1 CK1,2,3 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 CK4 0 1 0 0 1 0 1 0 0 0 0 0 0 0 0 0 SIG1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 S, COM1 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 CK5 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 C4 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 CK6 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 C6 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 COM2 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 (1) S2 if I0=0 else S1, (2) S3 if I4=0 else S2, (3) S7 if I1=1 else S6, (4) S8 if I4=0 else S7,

(5) S10 if I2=1 else S9, (6) S14 if I3=1 else S11,

Tabla 4.4. Tabla de estados del sistema secuencial

4.6. Simulación y resultados experimentales

Este apartado muestra los resultados del algoritmo ZAD obtenidos mediante simulación y con un prototipo experimental. Estos resultados se han comparado con los obtenidos mediante un control PWM tradicional y un control en modo de deslizamiento de frecuencia libre. En las pruebas experimentales se ha utilizado un inversor reductor de puente completo, cuyo esquema se presenta en la figura 4.11, con los siguientes valores de parámetros:

• Superficie de conmutación: ( ) ( )crcr vvvv && −⋅+−= −4108.05.0σ .

• Parámetros definibles por el usuario: frecuencia de conmutación = 23 kHz, tensión de referencia vr(t) = 40·sin(2π50t).

E50 V

R20 Ω

+uHI

uLI

uHD

uLD

+

vo

-iC iR

S1 S2

S4S3Vini

L/20.75 mH

rL/247 mΩ

C60 µF

iL

L/20.75 mH

rL/247 mΩ

Figura 4.11. Esquema eléctrico del inversor reductor en puente completo

4.6.1. Resultados de simulación del algoritmo ZAD

Se han realizado simulaciones con un modelo del inversor reductor en puente completo controlado por el algoritmo ZAD realizado con el software MATLAB-SIMULINK que incluye el diseño FPGA (ver Anexo 2). En la figura 4.12 (a)-(c) se muestra el comportamiento de la tensión de salida en régimen permanente, la tensión de error, la corriente del condensador de salida y la superficie de conmutación, respectivamente. En la figura 4.12 (d) se muestra la tensión de salida y la corriente de carga para un salto de carga de circuito abierto a R=20 Ω. En esta figura se puede observar que el transitorio del salto


de carga tiene una duración corta (inferior a una veinteava parte del periodo de tensión de salida).

vo(t) vr(t)

ve(t)

vo(t) ic(t)

(a) (b)

vo(t)

σ

vo(t) io(t)

(c) (d)

Figura 4.12. Resultados de la simulación del algoritmo ZAD. (a) Tensión de salida en régimen estacionario, vo (t) [10 V/div], tensión de referencia desplazada 180º, vr (t) [10 V/div], y tensión de error, ve (t) [1 V/div]. (b) Tensión de salida en régimen estacionario, vo (t) [10 V/div], y corriente del condensador, ic (t) [0.5 A/div]. (c) Tensión de salida en régimen estacionario, vo (t) [10 V/div],

y valor de la superficie de conmutación, σ [1 V/div]. (d) Respuesta transitoria de la tensión de salida, vo (t) [10 V/div], y de la corriente de carga, io (t) [1 A/div], para un salto de carga de

circuito abierto a 20 Ω.

4.6.2. Resultados experimentales del algoritmo ZAD

Se han realizado pruebas de laboratorio con un prototipo experimental en las mismas condiciones que las simulaciones. En las figuras 4.13 (a)-(d) se presentan los resultados correspondientes al régimen permanente y al salto de carga. Como se puede observar en dichas figuras, los resultados experimentales son semejantes a los obtenidos mediante simulación, consiguiendo una tensión de error en régimen permanente del 2% de la tensión de referencia. La figura 4.13 (e) muestra la tensión de salida y la corriente de salida cuando el inversor se carga con un rectificador de onda completa. La distorsión armónica total (THD) medida en este caso es aproximadamente 0.3%. Finalmente, el espectro de la señal de control (ver figura 4.13 (f)) evidencia el modo de operación de frecuencia fija del inversor.


vo(t) vr(t)

ve(t)

vo(t) ic(t)

(a) (b)

vo(t)

σ

vo(t) io(t)

(c) (d)

vo(t)

io(t)

(e) (f)

Figura 4.13. Resultados experimentales del algoritmo ZAD. (a) Tensión de salida en régimen estacionario, vo (t) [10 V/div], tensión de referencia desplazada 180º, vr (t) [10 V/div], y tensión de error, ve (t) [1 V/div]. (b) Tensión de salida en régimen estacionario, vo (t) [10 V/div], y corriente del condensador, ic (t) [0.5 A/div]. (c) Tensión de salida en régimen estacionario, vo (t) [10 V/div],

y valor de la superficie de conmutación, σ [1 V/div]. (d) Respuesta transitoria de la tensión de salida, vo (t) [10 V/div], y corriente de carga, io (t) [1 A/div] para un salto de carga de circuito abierto a 20 Ω. (e) Tensión de salida en régimen estacionario, vo (t) [10 V/div], y corriente de

carga, io (t) [2 A/div] con un rectificador de onda completa como carga. (f) Espectro de la señal de control [10 dB/div].


4.6.3. Comparación entre el algoritmo ZAD, el control en modo de deslizamiento a frecuencia libre y el control PWM clásico

Se han realizado pruebas experimentales con un control en modo de deslizamiento a frecuencia libre para comparar las prestaciones de éste con el control basado en el algoritmo ZAD, utilizando la misma superficie de conmutación y ley de control.

En la figura 4.14 (a)-(d) se muestra el resultado para el régimen permanente y para el salto de carga. En este caso el error en régimen estacionario (del 1.2% de la tensión de referencia en lugar del 2%), así como el tiempo de respuesta a transitorios de carga, son ligeramente inferiores al obtenido con el algoritmo ZAD. En la figura 4.14 (e) se muestra el espectro de la señal de control donde se evidencia el modo de operación de frecuencia variable típico del control en modo de deslizamiento.

vo(t) vr(t)

ve(t)

vo(t) ic(t)

(a) (b)

vo(t)

σ

vo(t) io(t)

(c) (d)


(e)

Figura 4.14. Resultados experimentales con control sliding. (a) Tensión de salida en régimen estacionario, vo (t) [10 V/div], tensión de referencia desplazada 180º, vr (t) [10 V/div], y tensión de error, ve (t) [1 V/div]. (b) Tensión de salida en régimen estacionario, vo (t) [10 V/div], y corriente del condensador, ic (t) [0.5 A/div]. (c) Tensión de salida en régimen estacionario, vo (t) [10 V/div],

y valor de la superficie de conmutación, σ [5 V/div]. (d) Respuesta transitoria de la tensión de salida, vo (t) [10 V/div], y corriente de carga, io (t) [1 A/div], para un salto de carga de circuito

abierto a 20 Ω. (e) Espectro de la señal de control [10 dB/div, 50 kHz]. Para determinar experimentalmente las ventajas que presenta el algoritmo ZAD con relación a otros controles basados en el modo de operación a frecuencia fija, se han realizado pruebas con un control PWM clásico. Se ha utilizado el control PWM presentado en [Boudjema, 89], evaluando su comportamiento en términos de error en régimen estacionario y respuesta al salto de carga. En este trabajo, la ley de control PWM se deduce del modelo promediado del convertidor Buck a través de la técnica del polo dominante, y se puede expresar en términos del ciclo de trabajo como:

( ) ( )crDorPr vvkvvkvd && −+−+⋅⋅−= −31058.5 (4.16)

Se han realizado diferentes pruebas con el mismo convertidor ajustando adecuadamente los coeficientes de (4.16). En la figura 4.15 (a)-(c) se muestran los resultados en régimen permanente y salto de carga habiendo ajustado los parámetros kD y kP para obtener una optima respuesta en régimen transitorio ( 41097.0 ,39.1 −⋅== DP kk ). En este caso, el comportamiento en régimen transitorio es similar al obtenido con el algoritmo ZAD pero el error en régimen permanente, de 5 Vpp, es significativamente mayor.

vo(t) vr(t)

ve(t)

vo(t)

ic(t)

(a) (b)


vo(t) io(t)

(c) (d) Figura 4.15. Resultados experimentales con control PWM ajustado para una respuesta transitoria

óptima. (a) Tensión de salida en régimen estacionario, vo (t) [10 V/div], tensión de referencia desplazada 180º, vr (t) [10 V/div], y tensión de error, ve (t) [5 V/div]. (b) Tensión de salida en

régimen estacionario, vo (t) [10 V/div], y corriente del condensador, ic (t) [0.5 A/div]. (c) Respuesta transitoria de la tensión de salida, vo (t) [10 V/div], y corriente de carga, io (t) [1 A/div], para un

salto de carga de circuito abierto a 20 Ω. (d) Espectro de la señal de control [10 dB/div, 50kHz/div]

En la figura 4.16 se muestra la respuesta transitoria con el control PWM ajustado para reducir al mínimo el error en régimen permanente ( 41097.0 ,95.1 −⋅== DP kk ). Como cabía esperar, la reducción del error en régimen permanente degrada la respuesta transitoria.

vo(t) io(t)

Figura 4.16. Resultados experimentales con control PWM ajustado para una respuesta óptima en estado estacionario. Respuesta transitoria de la tensión de salida, vo (t) [10 V/div], y corriente de

carga, io (t) [1 A/div], para un salto de carga de circuito abierto a 20 Ω


4.7. Conclusiones

En este capítulo se ha presentado el algoritmo de control en modo de deslizamiento de frecuencia fija basado en el promediado cero de la dinámica (ZAD) y su aplicación al diseño de un inversor reductor de puente completo. El algoritmo se obtiene bajo la hipótesis de una evolución lineal de la superficie de conmutación durante el periodo de conmutación. Mediante consideraciones geométricas se han obtenido un conjunto de leyes de control, en función del comportamiento de la superficie de conmutación, que son independientes de los parámetros de la etapa de potencia.

El algoritmo ZAD posee las ventajas del control en modo de deslizamiento en cuanto a la robustez frente a variaciones paramétricas al mismo tiempo que presenta los beneficios propios del funcionamiento en modo de frecuencia fija característicos del control PWM clásico.

Se ha presentado la descripción detallada de la implementación del algoritmo ZAD basada en un dispositivo FPGA XC2S100 de Xilinx, cuyas prestaciones permiten llevar a cabo las operaciones aritméticas relacionadas con dicho algoritmo con la suficiente velocidad de proceso para ejercer un control ciclo a ciclo.

Los resultados experimentales obtenidos con un inversor reductor de puente completo se aproximan a los conseguidos mediante simulación y ponen de manifiesto el buen comportamiento del algoritmo ZAD en términos de régimen permanente y de respuesta transitoria, así como una buena THD para cargas no lineales.

Se ha realizado un estudio comparativo del comportamiento del inversor con un control en modo de deslizamiento de frecuencia libre, de frecuencia fija basado en el algoritmo ZAD y con un control PWM clásico. Los resultados de dicho estudio evidencian que las prestaciones conseguidas con el algoritmo ZAD son similares a las obtenidas con un control en modo de deslizamiento de frecuencia libre y globalmente mejores que con un control PWM clásico tanto en el error en régimen estacionario como en la respuesta transitoria.

5.1

CAPÍTULO 5

Aplicación del algoritmo ZAD al control de onduladores conectados en paralelo. Operación en “interleaving”

5.1. Introducción

En este capítulo se aplica el control en modo de deslizamiento a frecuencia fija, basado en el algoritmo ZAD e implementado con un dispositivo FPGA, al control de la etapa de potencia del sistema modular presentado en el capítulo 3. En este caso, los objetivos del control son básicamente los mismos que los del control en modo de deslizamiento a frecuencia libre utilizado en el capítulo 3 pero operando a una frecuencia de conmutación fija, a saber: regulación de la tensión de salida, ecualización de corrientes a través de los módulos inversores y robustez frente a perturbaciones externas. Sin embargo, para poder aplicar el algoritmo ZAD a un sistema multientrada, como son los sistemas modulares de potencia, se deben cumplir determinados condicionantes que se analizan en el apartado 5.2. En el apartado 5.3 se describen las características generales del sistema modular de potencia utilizado en las pruebas experimentales indicando las analogías y diferencias con respecto al utilizado en el capítulo 3. Las funciones y el esquema eléctrico del acondicionador de señal y del sistema de adquisición de datos que forma parte del subsistema de control del sistema modular de potencia se detallan en el apartado 5.4. Los apartados 5.5-5.7 se dedican a descripción del diseño FPGA que incluye la implementación del algoritmo ZAD para tres módulos inversores y del sistema de gestión de potencia.

Por otra parte, con el objetivo de mejorar el comportamiento del sistema modular de potencia, y aprovechando la frecuencia de conmutación constante y la flexibilidad inherente de los dispositivos FPGA, se ha añadido en el diseño del control la técnica interleaving. Esta técnica consiste básicamente en desplazar la señal de control de los diferentes convertidores conectados en paralelo una fracción del periodo de conmutación a efectos de que el comienzo del periodo de conmutación de cada convertidor esté uniformemente distribuido dentro de dicho periodo. Entre los beneficios de la técnica


interleaving se puede destacar [Chang, 95a, 95b], [Perreault, 97], la reducción de la amplitud del rizado de la corriente de salida al mismo tiempo que aumenta su frecuencia lo que permite disminuir el tamaño de los componentes del filtro de salida, y la posibilidad de reducción de la frecuencia de conmutación con la consiguiente reducción de las pérdidas de conmutación. En anteriores trabajos [Klaassens, 88], [Miwa, 92], [Chang, 95a], [Perreault, 97], se han presentado implementaciones prácticas de la técnica interleaving que, sin embargo, no tienen en cuenta una variación del número de convertidores activos debida, por ejemplo, al fallo de módulos o bien a la conexión-desconexión de módulos realizada por el sistema de gestión de potencia. Como alternativa a estas implementaciones se presenta, en el apartado 5.8, una realización práctica de la técnica interleaving, basada en un dispositivo FPGA, para un sistema modular de potencia que tiene en cuenta un número variable de módulos activos sin límite de módulos. Esta solución no posee los inconvenientes de las anteriores implementaciones ya que permite realizar un verdadero interleaving para cualquier número de módulos y posee un tiempo de respuesta despreciable tanto en la puesta en marcha como en situaciones de variación del número de módulos activos por fallo o por conexión-desconexión. En el apartado 5.9 se presentan los resultados de simulación y experimentales, obtenidos con el prototipo de laboratorio, que incluyen el comportamiento del sistema en régimen permanente y transitorio, con un estudio comparativo del rizado de la tensión y corriente de salida, valor eficaz de la tensión de error y THD con y sin interleaving. Además, se ha incluido en este apartado pruebas de funcionamiento del sistema de gestión de potencia. Finalmente, en el apartado 5.10 se resumen las conclusiones de este capítulo.

5.2. Algoritmo ZAD aplicado al control de estructuras onduladoras modulares

En el apartado 4.3 del capítulo 4 se presentó el algoritmo de frecuencia fija basado en el promediado cero de la dinámica (ZAD) y aplicado a un sistema SISO (single-input single-output). Aunque, en principio, el algoritmo se ha definido para un sistema SISO donde sólo hay una variable de control cuyo valor depende de una sola superficie de conmutación, dicho algoritmo también se puede aplicar a sistemas multientrada, como son los sistemas modulares de potencia formados por N convertidores conectados en paralelo, siempre y cuando las dinámicas de las superficies de conmutación estén desacopladas entre sí.

Para ilustrar esta idea se va a considerar el caso concreto de un sistema modular de potencia formado por tres módulos inversores conectados en paralelo, cuyo comportamiento dinámico está gobernado por la ecuación en el espacio de estado (2.99) presentada en el apartado 2.6.1 del capítulo 2, y controlado por las superficies de conmutación:

( )

( ) ( )( ) ( ))()(

)()(

)()(

3123

2112

211

titittitit

dttdektekt

LL

LL

−⋅=−⋅=

⋅+⋅=

βσβσ

σ

(5.1)

Las superficies (5.1) corresponden a un control Master-Slave que no incluye, por sencillez, los lazos de tensión en los inversores esclavos. Estas superficies se pueden rescribir con notación matricial como:

Capítulo 5. Aplicación del algoritmo ZAD al control de onduladores conectados en paralelo. 5.3 Operación en “interleaving”

( ) ( ) ( ) ( )[ ] rr xxxxxxxxσ

+

=+==3

2

1

3

2

1

321 ,,,,

r

r

r

rT

BBB

KKK

BKtttt σσσ (5.2a)

T

rrr vvkk

BCRCR

kkKcon

=

=

−−−−

−−=

•

rx,0000,

22

00 21

2222

1111

21

ββββββββ (5.2b)

Teniendo en cuenta (2.99), las derivadas de las superficies de conmutación (5.2), ( )+iuli ,

σ& y

( )−iuli ,

σ& (con i =1,2,3 y l el periodo de conmutación), vienen definidas por:

( )

( )

++−+=

++−+=

−

+

−

+

33

32

2

21

1

12111

33

32

2

21

1

12111

1,

1,

uLEu

LEu

LE

CkBAK

uLEu

LEu

LE

CkBAK

r

r

ul

ul

r

r

xx

xx

&&

&&

σ

σ

( )

( )

−++=

−++=

−

+

−

+

22

21

1

11

222

22

21

1

11

222

2,

2,

uLEu

LEBAK

uLEu

LEBAK

r

r

ul

ul

βσ

βσ

r

r

xx

xx

&&

&&

(5.3)

( )

( )

−++=

−++=

−

+

−

+

33

31

1

12

333

33

31

1

12

333

3,

3,

uLEu

LEBAK

uLEu

LEBAK

r

r

ul

ul

βσ

βσ

r

r

xx

xx

&&

&&

Las derivadas (5.3) presentan un acoplamiento de controles de forma que el valor de las mismas puede cambiar dentro de un periodo de conmutación, lo que impide aplicar el algoritmo ZAD ya que éste se basa en considerar constantes las derivadas ( )+

iuli ,σ& y ( )−

iuli ,σ&

durante todo el periodo de conmutación. Este fenómeno está representado gráficamente en la figura 5.1 donde se muestra la medida de las superficies de conmutación (5.1) asociadas al sistema modular de potencia con los mismos valores de parámetros que los utilizados en el capítulo 3. En esta figura se pueden observar las distintas pendientes asociadas a la dinámica de las superficies de conmutación (5.1) debidas al acoplamiento entre las variables de control.


σ1

σ2

σ3

Figura 5.1. Resultados experimentales de la medida de las superficies de conmutación (5.1)

En la tabla 5.1 se indican, a modo de ejemplo, los cuatro posibles valores de las derivadas

( )+2,2 ulσ& , ( )−

2,2 ulσ& en función de los valores que puede tomar, a su vez, la señal de control

u1.

u1 = u1+ u1 = u1

-

( )+2,2 ukσ& ( )

−+ ++

22

21

1

11, u

LEu

LEβrxxf & ( )

−+ +−

22

21

1

11, u

LEu

LEβrxxf &

( )−2,2 ukσ& ( )

−+ −+

22

21

1

11, u

LEu

LEβrxxf & ( )

−+ −−

22

21

1

11, u

LEu

LEβrxxf &

Tabla 5.1. Valores de la derivada 2σ& , donde ( ) rr xxxxf && 22, rBAK +=

Para poder aplicar el algoritmo ZAD en cada una de las superficies de conmutación (5.1) es necesario que las dinámicas de las superficies de conmutación estén desacopladas entre sí. Esto se consigue desacoplando las variables de control con el método de diagonalización considerado en el apartado 2.5.2 del capítulo 2. Este método proporciona un conjunto de superficies cuyos controles están desacoplados lo que permite aplicar de forma individual el algoritmo ZAD a cada una de las superficies de conmutación resultantes de la transformación. Si se aplica la transformación no singular considerada en el apartado 2.7.3 a la función de conmutación (5.1), se obtiene una función de conmutación transformada, σ*(x,t), definida como:

( ) ( ) ( ) ( )[ ]

−−−+

−−== ∗∗∗∗

321

321

321

321

5.05.02,,,,

σσσσσσ

σσσσσσ

Ttttt xxxxσ (5.4)

donde σ1, σ2 y σ3 son las superficies de conmutación (5.1).

Las derivadas de las superficies de conmutación (5.4) en un periodo de conmutación l, vienen dadas por:


( ) ( ) ( ) ( )

( ) ( ) ( ) ( )

( ) ( ) ( ) ( )

( ) rr

rr

rr

rr

xxxxg

xxgxxg

xxgxxg

xxgxxg

&&

&&&&

&&&&

&&&&

rBAKcon

uLEu

LE

uLEu

LE

uLE

Cku

LE

Ck

ulul

ulul

ulul

+=

−⋅Ω=−⋅Ω=

−⋅Ω=−⋅Ω=

−⋅Ω=−⋅Ω=

−∗+∗

−∗+∗

−∗+∗

−+

−+

−+

,23,;

23,

3,;3,

3,;3,

33

32

333

3

32

33

22

21

222

2

21

22

11

12111

1

1211

3,3,

2,2,

1,1,

βσβσ

βσβσ

σσ

(5.5)

donde Ω1, Ω2 y Ω3 son las filas 1, 2 y 3 respectivamente de la matriz de transformación (2.175).

En las derivadas (5.5) se puede comprobar analíticamente que las variables de control están desacopladas. Por tanto, el valor de estas derivadas permanece constante (bajo la hipótesis de una superficie de conmutación con evolución lineal) durante todo el periodo de conmutación y se puede aplicar el algoritmo ZAD de forma individual sobre cada una de las superficies transformadas (5.4).

En la figura 5.2 se presenta la medida de la dinámica de la función de conmutación transformada (5.4) aplicada al sistema modular de potencia donde se puede comprobar gráficamente el desacoplamiento de las variables de control entre las diferentes superficies.

σ*1

σ*2

σ*3

Figura 5.2. Resultados de la medida de la función de conmutación transformada (5.4)

En este apartado se ha demostrado que para poder aplicar el algoritmo ZAD en cada una de las superficies de conmutación asociadas al sistema modular de potencia es necesario que las dinámicas de las superficies de conmutación estén desacopladas entre sí. Esto se consigue a través del método de diagonalización que proporciona un conjunto de superficies, mediante la adecuada transformación no singular, cuyos controles están desacoplados lo que permite aplicar de forma individual el algoritmo ZAD a cada una de las superficies de conmutación resultantes de la transformación. Por este motivo, la expresión de la función de conmutación que se utilizará para controlar el sistema modular con el algoritmo ZAD será la obtenida mediante el método de diagonalización que para el caso tres convertidores activos viene dada por la expresión (5.4) y para dos convertidores activos viene dada por la expresión:

( ) ( ) 21*221

*1 ,;, σσσσ +=−= tσtσ xx (5.6)

donde σ1 y σ2 son las superficies de conmutación definidas por (5.1).


5.3. Sistema modular de potencia con control a frecuencia fija

El control en modo de deslizamiento de frecuencia fija basado en el algoritmo ZAD se ha aplicado al control del sistema modular de potencia presentado en el apartado 3.2 del capítulo 3, utilizando los mismos parámetros y topología de la etapa de potencia del sistema modular e introduciendo las modificaciones necesarias en el subsistema de gestión y control para poder incorporar el algoritmo ZAD. Las modificaciones introducidas respetan, sin embargo, la estructura general de bloques de dicho subsistema representada en la figura 3.3. A continuación se detallan las nuevas funciones de los bloques del subsistema de gestión y control para esta aplicación:

• Acondicionador de señal: se encarga de generar las superficies de conmutación a partir de las variables de estado y de la señal de referencia. El acondicionador de señal también se encarga de adaptar el nivel de las superficies de conmutación y de la corriente de salida del sistema modular de potencia al margen dinámico del sistema de adquisición de datos. Su realización práctica se detalla en el apartado 5.4.

• Sistema de adquisición de datos: se encarga de seleccionar y digitalizar las señales que se utilizan en el diseño FPGA. En el apartado 5.4 se describe la implementación de este sistema.

• Diseño FPGA: lleva a cabo las funciones básicas asociadas al subsistema de gestión y control del sistema modular de potencia. Estas funciones se pueden clasificar en tres ámbitos de actuación:

o Control de las variables de estado del sistema modular. Este ámbito de actuación hace referencia a la regulación de la tensión AC de salida y a la ecualización de las corrientes que suministran los módulos inversores a la carga mediante el control en modo de deslizamiento a frecuencia fija. Para ello, se ha implementado en la FPGA un diseño del algoritmo ZAD, para cada módulo inversor, que presenta algunas diferencias con respecto a la realización práctica descrita en los apartados 4.4 y 4.5 del capítulo 4. En el apartado 5.6 se comentan estas diferencias.

o Gestión de potencia. Como se indicó en el capítulo 3, el sistema de Gestión de Potencia tiene como función determinar los convertidores que deben estar activos en función de la demanda energética de la carga y del número de módulos inversores operativos que incorpora el sistema modular. El objetivo de este sistema es obtener la mejor eficiencia posible para cada carga al permitir que cada módulo opere en su punto óptimo de rendimiento, incrementando al mismo tiempo el grado de redundancia del sistema y con ello la fiabilidad. El diseño del sistema de Gestión de Potencia implementado en esta aplicación se corresponde básicamente con el presentado en el apartado 3.6.2 del capítulo 3. Las diferencias se detallan en el apartado 5.7.

o Técnica Interleaving. Esta técnica mejora las prestaciones de los sistemas modulares de potencia que trabajan con una frecuencia de conmutación fija en relación al dimensionado de componentes, frecuencia de conmutación y rizado de la corriente y tensión de salida. En el apartado 5.8 se describe la implementación propuesta de la técnica interleaving.


5.4. Funciones de conmutación, acondicionador de señal y sistema de adquisición de datos

En este apartado se describe la implementación analógica de las superficies de conmutación utilizadas para los casos de uno, dos y tres módulos inversores activos, así como el sistema de adquisición de datos que se encarga de tomar las muestras necesarias de estas superficies para poder llevar a cabo el algoritmo ZAD. En primer lugar se indican en el apartado 5.4.1 las funciones de conmutación transformadas relacionadas con el control del sistema modular en modo de deslizamiento a frecuencia fija. Los detalles de la implementación de dichas funciones de conmutación se presentan en el apartado 5.4.2. Finalmente, en el apartado 5.4.3 se describe el sistema de adquisición de datos.

5.4.1. Funciones de conmutación

La función de conmutación que controla el sistema modular de potencia se corresponde con la propuesta por Carpita en el caso de un módulo inversor activo, mientras que para el caso de dos y tres módulos inversores activos las funciones de conmutación correspondientes son las indicadas en las expresiones (5.6) y (5.4) respectivamente. En la tabla 5.2 se muestran las superficies de conmutación para cada módulo inversor A, B y C, en función del número de inversores activos, donde los parámetros Gij con i,j =1, 2, 3, son las ganancias que permiten adaptar el margen dinámico de las superficies de conmutación a las características del sistema de adquisición de datos.

Inv. activos σA σB σC

A 11111 σσ ⋅=∗ G - - A, B ( )211212 σσσ −⋅=∗ G ( )212222 σσσ +⋅=∗ G -

A, B, C ( )3211313 σσσσ −−⋅=∗ G ( )3212323 2 σσσσ −+⋅=∗ G(

)32

13333

5.05.0

σσσσ

+−⋅=∗ G

Con: ekek &211 +=σ , ( )LBLA ii −= 12 βσ , ( )LCLA ii −= 23 βσ y β1=β2=1

Tabla 5.2. Superficies de conmutación asociadas al sistema modular para uno, dos y tres módulos inversores activos

5.4.2. Acondicionador de señal

El sistema acondicionador de señal implementa analógicamente las superficies de conmutación indicadas en la tabla 5.2 y adecua su margen dinámico a las características del sistema de adquisición. Las entradas del acondicionador de señal son la tensión de salida vc, y la corriente de salida io, del sistema modular de potencia, la tensión de referencia vr, la corriente del condensador de salida ic, y la corriente de inductor de los tres módulos inversores iLA, iLB y iLC.


En la figura 5.3 se muestra el esquema eléctrico del acondicionador de señal que incorpora básicamente amplificadores operaciones configurados como sumadores/restadores y derivadores para obtener las distintas superficies de conmutación. En concreto, el esquema de la figura 5.3 (a) genera las superficies σ1 y σ*

11 de la tabla 5.2; en la figura 5.3 (b) se presenta el esquema del circuito que implementa las superficies σ2 y σ3, mientras que en el resto de figuras se puede observar la implementación de las distintas superficies de conmutación resultantes de la transformación no singular: σ*

12 (figura 5.3 (c)), σ*13 (figura

5.3 (d)), σ*22 (figura 5.3 (e)), σ*

23 (figura 5.3 (f)) y σ*33 (figura 5.3 (g)).

_

+

10 kΩ

10 kΩ

100 kΩ

10 kΩ

-vc/10

vr/10

_

+

10 kΩ

60 kΩ

10 kΩ

vr/1010 nF

680 pF

ic·5e-3

Sensor de corriente LA25-NP, S=5 mA/A

_

+

10 kΩ

10 kΩ

10 kΩ

10 kΩ

10 kΩ

200 Ω

Vic=ic [V]

_

+

10 kΩ

50 kΩ

10 kΩ

σ*1110 kΩ

G11

( ) ( )5

21

211

106,1 −⋅==

−+−=

kkcon

vvkvvk crcr &&σ

σ1

(a)

iL1*5e-3

Sensor de corriente LA25-NP, S=5mA/A 100Ω

VL1=0.5iL1[V]

iL2*5e-3


VL2=0.5iL2[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ2

iL3*5e-3


VL3=0.5iL3[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ3

(b)

iL1*5e-3


VL1=0.5iL1[V]

iL2*5e-3


VL2=0.5iL2[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ2

iL3*5e-3


VL3=0.5iL3[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ3

iL1*5e-3


VL1=0.5iL1[V]

iL2*5e-3


VL2=0.5iL2[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ2

iL3*5e-3


VL3=0.5iL3[V]

_

+

20kΩ

10kΩ

20kΩ

10kΩ σ3

(b)

_

+

10kΩ

10kΩ

10kΩ

10kΩσ2- σ1

_

+

10kΩ 50kΩ

10kΩ

σ*12

G12

σ2

σ1

_

+

10kΩ

10kΩ 50kΩ

10kΩ

σ*13

σ3

σ2- σ1

G13

(c)

(d)

_

+

10kΩ

10kΩ

10kΩ

10kΩσ2- σ1

_

+

10kΩ 50kΩ

10kΩ

σ*12

G12

σ2

σ1

_

+

10kΩ

10kΩ 50kΩ

10kΩ

σ*13

σ3

σ2- σ1

G13

(c)

(d)


_

+

10kΩ

50kΩ

10kΩ

σ*2210kΩ

G2210kΩ

σ1

σ2

(e)

_

+

10kΩ

50kΩ

10kΩ

σ*2210kΩ

G2210kΩ

σ1

σ2

_

+

10kΩ

50kΩ

10kΩ

σ*2210kΩ

G2210kΩ

σ1

σ2

(e)

_

+

10kΩ

10kΩ 50kΩ

10kΩ

σ*23

G23

_

+

10kΩ

5kΩ

10kΩ

10kΩ- σ1-2 σ2

σ1

σ2σ3

(f)

_

+

10kΩ

10kΩ 50kΩ

10kΩ

σ*23

G23

_

+

10kΩ

5kΩ

10kΩ

10kΩ- σ1-2 σ2

σ1

σ2σ3

_

+

10kΩ

10kΩ 50kΩ

10kΩ

σ*23

G23

_

+

10kΩ

5kΩ

10kΩ

10kΩ- σ1-2 σ2

σ1

σ2σ3

(f)

_

+

10kΩ

10kΩ

30kΩ0.5(σ2- σ1)- σ3

_

+

10kΩ 50kΩ

10kΩ

σ*33

G33

σ2- σ1

σ3

10kΩ

(g)

_

+

10kΩ

10kΩ

30kΩ0.5(σ2- σ1)- σ3

_

+

10kΩ 50kΩ

10kΩ

σ*33

G33

σ2- σ1

σ3

10kΩ

_

+

10kΩ

10kΩ

30kΩ0.5(σ2- σ1)- σ3

_

+

10kΩ 50kΩ

10kΩ

σ*33

G33

σ2- σ1

σ3

10kΩ

(g)

Figura 5.3. Esquema del bloque acondicionador de señal que implementa las superficies de conmutación: (a) σ1 y σ*

11, (b) σ2 y σ3, (c) σ*12, (d) σ*

13, (e) σ*22 (f) σ*

23 y (g) σ*33

5.4.3. Sistema de adquisición de datos

La función del sistema de adquisición de datos es la de adquirir las muestras necesarias de las superficies de conmutación para calcular el ciclo de trabajo de cada convertidor activo mediante algoritmo ZAD. Asimismo, también adquiere las muestras de la corriente de salida necesarias para el funcionamiento del sistema de gestión de potencia. Como se indicó en el apartado 3.3 del capítulo 3, el sistema de adquisición de datos está compuesto por un multiplexor analógico dual de 8 canales MAX307 y cuatro convertidores ADC modelo MAX153, de 8 bits de resolución que posee una frecuencia máxima de muestreo de 1 MSps. En la figura 5.4 se muestra la configuración adoptada para adquirir las señales de medida para los distintos casos posibles en función del número de inversores activos. El primer convertidor ADC junto con el Canal A del multiplexor analógico se encarga de adquirir el valor de la superficie de conmutación, σ*

11, σ*12 o σ*

13, que controla al inversor A dependiendo de si hay uno, dos o tres inversores activos respectivamente, tal y como se indica en la tabla 5.2. El segundo convertidor ADC junto con el Canal B del multiplexor toma muestras del valor de la superficie de conmutación σ*

22 o σ*23, que controla al

inversor B dependiendo de si hay dos o tres inversores activos respectivamente. Finalmente, el tercer y cuarto convertidor ADC toman muestras de la superficie σ*

33, que controla al inversor C, y de la corriente de salida io(t), respectivamente.

8

8

σ*33/ σC

3er ADCMAX153

io(t) 4o ADCMAX153

8

8

σ*33/ σC

3er ADCMAX153

io(t) 4o ADCMAX153

8

σ*11

σ*12

σ*13

σ*22

σ*23

Canal AMUX

MAX307

1er ADCMAX153

8Canal BMUX

MAX307

2o ADCMAX153

σB

σA 8

σ*11

σ*12

σ*13

σ*22

σ*23

Canal AMUX

MAX307

1er ADCMAX153

8Canal BMUX

MAX307

2o ADCMAX153

σB

σA

Figura 5.4. Esquema del sistema de adquisición de datos


5.5. Estructura general del diseño FPGA

La FPGA se encarga de implementar el algoritmo ZAD para cada módulo inversor, el sistema de gestión de potencia y la técnica interleaving. Se ha utilizado la misma FPGA de Xilinx que la empleada en los diseños presentados en los capítulos 3 y 4, en concreto el modelo XC2S100_5TQ144. Este dispositivo contiene 100.000 puertas lógicas equivalentes, 2400 flip-flops repartidos en 1200 Slices, 10 bloques de memoria RAM de 4096 bits y 92 IOB (Input/Output Block). De estos recursos disponibles se han utilizado para realizar el diseño 783 Slices (65%), 356 flip-flops (14%), 70 IOB (76%), 3 bloques de memoria RAM y un total de 62.563 puertas lógicas equivalentes. El retardo máximo asociado al diseño, de 155.3 ns, asegura su correcto funcionamiento para una frecuencia de reloj de 6 MHz.

En la figura 5.5 se presenta esquema del diseño FPGA que se puede organizar en los siguientes bloques funcionales:

• Bloques Control Inversor A, B, y C: estos tres bloques implementan el algoritmo ZAD que controlan a los inversores A, B y C respectivamente. En el apartado 5.6 se detalla su arquitectura.

• Bloque Gestión de Potencia: como en el diseño presentado en el capítulo 3, la función de este bloque es determinar los convertidores que deben estar activos en función de la demanda energética de la carga y del número de módulos inversores operativos que incorpora el sistema modular. También se encarga de generar las señales de control del sistema de adquisición de datos para seleccionar la superficie de conmutación adecuada al número de inversores activos. El diseño de este bloque se comenta en el apartado 5.7.

8

8

FPGA XC2S100

CA

σC

σA

σB

Control Inversor A uLIA, uHIA,,uLDA, uHDA

Control Inversor B

Control Inversor C

io(t)8

8

Gestión de Potencia

signo(vr)

4

uLIB, uHIB,,uLDB, uHDB4

uLIC, uHIC,,uLDC, uHDC4

SDA

SDB

SDC

CB CC Figura 5.5. Diagrama de bloques del diseño FPGA para la gestión y control en modo de

deslizamiento a frecuencia fija del sistema modular de potencia


5.6. Bloques Control Inversor A, B y C

En la figura 5.6 se muestra el esquema de la arquitectura interna de los bloques denominados Control Inversor A, B y C. Como se puede observar en dicha figura, la estructura interna del bloque Control Inversor se corresponde, básicamente, con la descrita en los apartados 4.4 y 4.5 del capítulo 4. Las únicas diferencias consisten en dos modificaciones realizadas en el bloque PWM Digital de la figura 4.9 para compatibilizar su funcionamiento con el sistema de gestión de potencia y con la técnica interleaving. Estas modificaciones se detallan a continuación:

• Modificación del bloque Salidas de Control: a diferencia del esquema presentado en la figura 4.10 (a), en el diseño actual este bloque incorpora los mecanismos adecuados para realizar la función de conexión-desconexión propia del sistema de gestión de potencia. En concreto se ha añadido una entrada de control SDi, con i = A, B, C, que pone en funcionamiento, cuando está activa a 0 lógico, al inversor A, B o C respectivamente. El sistema de Gestión de Potencia se encarga de activar las señales SDi en función del valor de la corriente de salida io(t). En la figura 5.7 se muestra el esquema modificado del bloque Salidas de Control del PWM Digital.

• Modificación del generador de rampa: el diseño del contador descendente de 8 bits de la figura 4.9 se ha modificado adecuadamente para poder llevar a cabo la técnica interleaving. Esta modificación se detalla en el apartado 5.8.

Asimismo, cabe indicar que el bloque Control Secuencial, de la figura 5.6, correspondiente al inversor A no sólo se encarga de controlar el ADC que adquiere el valor de la superficie de conmutación asociada al dicho inversor sino que, al mismo tiempo, también controla el ADC que adquiere la corriente de salida io(t).

8PWM Digital

ControlSecuencial

ControlSecuencial

ControlADC

σi

uLDiuHDi

uLIiuHIi

AlgoritmoZAD

Control Inversor “i” con i =A, B C

Figura 5.6. Esquema del bloque Control Inversor A, B, C

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uIi

uHIi

Reloj delsistema

CLR CLR

CLR CLRSDi

D QD QD QD Q

D QD QD QD Q

CKCK CKCK

CKCK CKCK

uHDi

uLDi

CLR CLR

CLR CLRuLIi

uDi

Figura 5.7. Esquema del bloque Salidas de Control del PWM Digital


5.7. Bloque Gestión de Potencia

El bloque Gestión de Potencia tiene una doble función:

• Conexión-desconexión de módulos inversores: determina qué inversores deben estar activos en función de la corriente demandada por la carga y del número de inversores operativos que incorpora el sistema modular.

• Selección de la superficie de conmutación: se encarga de controlar el funcionamiento del multiplexor que selecciona las superficies de conmutación que gobiernan los inversores A y B en función del número de inversores activos.

A continuación se describe la implementación de estas dos funciones.

• Conexión-desconexión de módulos inversores

En la figura 5.8 se presenta el diagrama de bloques del sistema de Gestión de Potencia. La estructura interna y funcionamiento de este sistema se corresponde con el presentado en el apartado 3.6.2 del capítulo 3. Las salidas SDA, SDB y SDC de este bloque se derivan a los bloques Control Inversor A, B y C respectivamente y ponen en funcionamiento, cuando están activas a cero lógico, al inversor correspondiente.

SDC

CA CB CC

SDB

SDA

signo (vr)

Detector de niveles depotencia

P3

P2

P1io(n) 8 Memoria Activador de

inversores

P3

P2

P1

Figura 5.8. Esquema del bloque Gestión de Potencia

• Selección de la superficie de conmutación

La selección de las superficies de conmutación que gobiernan a los inversores A y B depende del número de inversores activos, tal y como se indica en la tabla 5.2. De forma que, la superficie de conmutación asociada al inversor A, σA, puede ser σ*

11, σ*12 ó σ*

13 dependiendo de si hay 1, 2 ó 3 inversores activos, respectivamente. Igualmente, la superficie de conmutación asociada al inversor B, σB, puede ser σ*

22 ó σ*23 dependiendo

de si hay 2 ó 3 inversores activos, respectivamente. La selección de la superficie de conmutación adecuada para cada caso se realiza mediante el multiplexor dual de 8 canales MAX307 controlado mediante las señales SDA, SDB y SDC generadas por el sistema de Gestión de Potencia. En la tabla 5.3 se indica la correspondencia entre las entradas analógicas del multiplexor y las superficies de conmutación.

Entradas analógicas MUX MAX307Canal out 7 6 5 4 3 2 1 0

Out A - σ*11 - σ*

12 - - - σ*13

Out B - - - σ*22 - - - σ*

23 Tabla 5.3. Distribución de superficies de conmutación entre las entradas del multiplexor analógico


5.8. Técnica interleaving para convertidores conectados en paralelo

En este apartado se presenta la implementación de la técnica interleaving basada en un dispositivo FPGA. En primer lugar se detalla, en el apartado 5.8.1, la implementación de la técnica interleaving para un sistema modular genérico formado por M inversores conectados en paralelo. El diseño propuesto tiene en cuenta un número variable de módulos activos sin límite de módulos y posee un tiempo de respuesta despreciable tanto en la puesta en marcha como en situaciones de variación del número de módulos activos debidas a la actuación del sistema de gestión de potencia. En el apartado 5.8.2 se particulariza el diseño presentado en el apartado 5.8.1 para el caso concreto de un sistema de potencia formado por tres módulos inversores conectados en paralelo.

5.8.1. Implementación de la técnica interleaving para un sistema modular de potencia con M inversores conectados en paralelo

Anteriores trabajos presentan diferentes implementaciones de la técnica interleaving basadas generalmente en la introducción de un desplazamiento en la señal de control PWM de cada célula conversora equivalente a un desfase de 2π/N [Klaassens, 88], siendo N el número de inversores conectados en paralelo. Se han llevado a cabo diferentes realizaciones prácticas de este desfase como es la utilización de un registro de desplazamiento de 8 bits [Miwa, 92] para iniciar la generación de la rampa PWM obteniéndose un desfase entre señales PWM de 2π/8. Otra solución, presentada en [Chang, 95a], es un generador de reloj escalonado construido con un NE555 y un contador Jonhson de 5 etapas MC14018 que permite producir las distintas señales de reloj equitativamente desfasadas dentro de un periodo de conmutación. Sin embargo, estas realizaciones están pensadas para un número fijo de módulos y no tienen en cuenta una variación del número de convertidores activos debida, por ejemplo, al fallo de módulos o bien a la conexión-desconexión de módulos realizada por el sistema de gestión de potencia.

En [Perreault, 97] se presenta una implementación de la técnica interleaving donde se utilizan PLL’s para generar señales desfasadas. Esta solución funciona para un número variable de módulos activos, sin embargo, sólo asegura interleaving entre subgrupos de convertidores cuando el número de convertidores conectados en paralelo es mayor de tres y, además, tiene el inconveniente añadido de que el PLL tarda unos segundos en alcanzar seguimiento cuando se pone en marcha.

Como alternativa, se presenta en este apartado una realización práctica de la técnica interleaving que tiene en cuenta un número variable de módulos activos sin límite de módulos y posee un tiempo de respuesta despreciable tanto en la puesta en marcha como en situaciones de variación del número de módulos activos por fallo o por conexión-desconexión.

El diseño realizado consiste básicamente en añadir un retardo adecuado en la señal PWM, generada por el bloque PWM Digital de la figura 5.6, de forma que el comienzo del periodo de conmutación de cada módulo inversor activo esté equitativamente repartido a lo largo de un periodo de conmutación. El retardo a introducir dependerá del número de inversores activos. En efecto, si el sistema modular de alimentación está formado por M


módulos de los cuales N están activos controlados por una señal PWM de periodo de conmutación T, el desfase o retardo, en términos del periodo de conmutación T, introducido en la señal PWM que controla el funcionamiento del inversor “j” vendrá dado por:

( ) NjconjNT ,...,11 =− (5.7)

El retardo (5.7) se puede conseguir desfasando entre sí las rampas negativas utilizadas en los generadores de señal PWM de cada módulo inversor. En las figuras 5.9 (a)-(b) se muestran las rampas generadas en el bloque PWM Digital de cada módulo inversor cuando no se utiliza la técnica interleaving y por tanto, el comienzo de las rampas están sincronizadas, junto con las rampas adecuadamente desfasadas según expresión (5.7). En las figuras 5.9 (c)-(b) se pueden comparar las señales PWM generadas en ambos casos.

t

Rampas PWM sin interleaving

T

Inversor1

Inversor2

InversorN

t

Rampas PWM con interleavingT

NT( ) NNT 1

Inversor 1

Inversor2

InversorN

(a) (b)

t

Señales PWM sin interleaving

T

TON1

TON2

TON N

Inversor1

Inversor2

InversorN

t

Señales PWM con interleaving

T

TON1

TON2

TON N

NT ( ) NNT 1−

Inversor1

Inversor2

InversorN

(c) (d)

Figura 5.9. Rampa PWM negativa aplicada a los generadores de señal PWM de los N módulos inversores activos en un sistema modular: (a) sin interleaving y (b) con interleaving. Señales PWM

generadas para N inversores: (c) sin interleaving y (d) con interleaving

La rampa negativa del bloque PWM Digital se genera con un contador descendente de 8 bits y la duración del periodo de conmutación, T, se corresponde con el tiempo que tarda el contador en alcanzar el valor final de cuenta, que es 0d, partiendo de un valor inicial igual a 255d (28-1). Ese tiempo viene dado por el producto entre el número de incrementos y el periodo de la señal de reloj:

clockTT ⋅= 82 (5.8) Se puede conseguir el desfase deseado en la generación de la rampa incorporando un contador independiente en el bloque PWM Digital de cada módulo inversor y ajustando


adecuadamente el valor inicial de cuenta de cada contador según el desfase que se desee introducir.

Teniendo en cuenta (5.7) y (5.8) se pueden calcular los valores iniciales de cuenta asociados al contador del módulo “j” en función del número, N, de módulos activos. Estos valores iniciales, con una precisión de 8 bits, vienen dados por:

( )

≤=−⋅

=

MNyNjparajN

jparad

,...,212int

12558 (5.9)

donde M es el número total de módulos del sistema modular. Los valores (5.9) se almacenan en una memoria RAM de capacidad mínima igual a M-1 posiciones por 8 bits. Para cargar el valor inicial en cada contador se utiliza la señal de fin de cuenta del contador asociado al inversor 1, de forma que la carga se hace efectiva al comienzo de cada periodo de conmutación del inversor 1. En la figura 5.10 se muestra el diagrama de bloques del diseño que implementa la técnica interleaving para un sistema de potencia formado por M módulos inversores.

Contador descendente 8-bit

1

Clk

Fin decuenta

8Reloj delsistema

I1

Salidacontador Inversor 1

8Clk

DinL

8Clk

DinL

8Clk

DinL

DataAddress

RAM (M-1)x8bitsData

Address

RAM (M-1)x8bits8

8

8

m = int(log2(M-1))mN-2

Inversor 2

Inversor j

Inversor M

Salidacontador

Salidacontador



Salidacontador


ClkD

QClk

D

Q

DataAddress

RAM (M-1)x8bitsData

Address

RAM (M-1)x8bits

DataAddress

RAM (M-1)x8bitsData

Address

RAM (M-1)x8bits

Figura 5.10. Esquema del sistema generador de interleaving


5.8.2. Implementación de la técnica interleaving para un sistema modular de 3 inversores

La técnica interleaving se ha implementado para el sistema modular inversor compuesto por tres inversores reductores en puente completo utilizado en las pruebas de laboratorio. En la tabla 5.4 se indica el desfase, en radianes, asociado a la señal PWM de cada módulo inversor en función del número de módulos activos junto con el valor inicial, a cargar en el contador, correspondiente a dicho desfase.

Inversor A Inversor B Inversor C Inversores activos Desfase Valor inicial Desfase Valor inicial Desfase Valor inicial

1 0 255d X X X X 2 0 255d π 128d X X 3 0 255d 32π 85d 34π 170d

Tabla 5.4. Valores iniciales de carga de los contadores de los inversores del sistema modular

El esquema general presentado en la figura 5.10 se puede simplificar para el caso de M=3 sustituyendo los bloques de memoria RAM por la capacidad de inicialización síncrona y asíncrona de los contadores utilizados en el bloque PWM Digital tal y como se muestra en la figura 5.11.

8

1

Clk

I1

PWM DigitalInversor AAINIT

SINIT

8Clk

AINIT

SINIT

8Clk

AINIT

SINIT

SDC

0

0

0

PWM DigitalInversor B

PWM DigitalInversor C

SDC=0 cuando el inversor C está activo


Salidacontador

Fin decuenta

Salidacontador

Salidacontador



Reloj delsistema

ClkD

Q

Figura 5.11. Esquema de la implementación de la técnica interleaving para un sistema modular

compuesto por 3 módulos inversores


5.9. Simulación y resultados experimentales

Para probar las prestaciones del sistema modular de potencia controlado mediante el algoritmo ZAD se han realizado diversas simulaciones, con un modelo diseñado con el software MATLAB-SIMULINK que incluye el diseño FPGA (ver Anexo 2), y pruebas de laboratorio con el prototipo experimental. Los valores de los coeficientes de las superficies de conmutación utilizados en las pruebas son: k1= 1, k2=6·10-5 y β1 = β2 =1, siendo la frecuencia de conmutación de 23 kHz.

Los resultados obtenidos se han clasificado en función de los tres ámbitos de actuación del subsistema de gestión y control: el control de las variables de estado, la gestión de potencia y la técnica interleaving. En el apartado 5.9.1 se presentan los resultados con relación al control de las variables de estado mediante la técnica de control en modo de deslizamiento con el algoritmo ZAD de frecuencia fija. En el apartado 5.9.2 se muestran los resultados obtenidos en las pruebas realizadas con relación a la gestión de potencia. Finalmente, en el apartado 5.9.3 se presentan los resultados obtenidos con el modo de operación en interleaving.

5.9.1. Resultados del control en modo de deslizamiento con el algoritmo ZAD a frecuencia fija

Con el objetivo de evaluar las prestaciones de la técnica de control en modo de deslizamiento con el algoritmo ZAD de frecuencia fija se ha sometido al sistema modular de potencia a diversas pruebas de funcionamiento que permiten analizar su comportamiento en régimen estático y dinámico. También se han efectuado medidas cuantitativas de determinados índices de error para realizar un análisis comparativo de las prestaciones que presenta el algoritmo de control de frecuencia fija con respecto al control en modo de deslizamiento a frecuencia variable considerado en el capítulo 3.

En todas las pruebas realizadas la tensión continua de entrada, común a todos los módulos inversores, es de 70 V, siendo la tensión de referencia en las pruebas con carga lineal de

)502sin(55)( ttv r π⋅= y la resistencia de carga RL=5 Ω.

• Comportamiento en régimen estático

En la figura 5.12 se presenta la simulación y la medida de la tensión de salida vo(t), la tensión de referencia vr(t) (desplazada 180º), y la tensión de error ve(t), del sistema modular de potencia con tres inversores activos. En la figura 5.13 está representada la simulación y la medida de las superficies σ1, σ2 y σ3. En la figura 5.14 se puede observar la simulación y la medida de las superficies de deslizamiento asociadas a los tres convertidores σA, σB y σC. En la figura 5.15 se muestra la simulación y la medida de dos periodos de la corriente de inductor de los tres módulos inversores.


vo(t) vr(t)

ve(t)

vo(t) vr(t)

ve(t)

(a) (b)

Figura 5.12. Tensión de salida en régimen estacionario, vo (t) [20 V/div], tensión de referencia, vr(t) [20 V/div], y tensión de error, ve (t) [500 mV/div], para (a) simulación y (b) con prototipo

experimental

σ1

σ2

σ3

σ1

σ2

σ3

(a) (b) Figura 5.13. (a) Simulación y (b) medida de las superficies σ1 [2 V/div], σ2 [2 V/div] y σ3 [2V/div]

σA

σB

σC

σA

σB

σC

(a) (b)

Figura 5.14. (a) Simulación y (b) medida de las superficies transformadas σA [1 V/div], σB [1V/div] y σC [1 V/div]


iLA

iLB

iLC

iLA

iLB

iLC

(a) (b) Figura 5.15. (a) Simulación y (b) medida de la corriente de inductor de los inversores conectados

en paralelo iLA [2 A/div], iLB [2 A/div] y iLC [2 A/div]

En las pruebas realizadas se ha medido una distorsión armónica total (THD) de la tensión de salida del 0.3%, un valor eficaz de la tensión de error del 0.63% del valor eficaz de la tensión de referencia, un desapareamiento máximo de la corriente de inductor de 70 mA eficaces y una eficiencia del 85 %. Estos resultados, similares a los obtenidos con el control en modo de deslizamiento a frecuencia libre, confirman el buen comportamiento en régimen permanente del algoritmo ZAD aplicado al prototipo experimental.

• Comportamiento para carga no lineal

En la figura 5.16 se presenta la medida de tensión de salida vo(t), la tensión de referencia vr(t) (desplazada 180º), la tensión de error ve(t), y la corriente de salida io(t), realizada con una carga no lineal formada por un puente rectificador en paralelo con un condensador de 29.3 mF y un resistencia de carga de RL=20 Ω, siendo la tensión de entrada E=70 V y la tensión de referencia )502sin(50)( ttvr π⋅= .

vo(t)

ve(t)

vr(t) vo(t)

io(t)

(a) (b) Figura 5.16. Resultados experimentales del algoritmo ZAD con un rectificador de onda completa como carga. (a) Tensión de salida en régimen estacionario, vo (t) [15 V/div], tensión de referencia,

vr (t) [15 V/div], y tensión de error, ve (t) [500 mV/div]. (b) Tensión de salida en régimen estacionario, vo (t) [15 V/div], y corriente de salida, io (t) [5 A/div]

La THD medida en este caso es de 0.6-0.7%, mientras que el valor eficaz de la tensión de error es del 0.74% lo que indica un buen comportamiento para carga no lineal.


• Comportamiento en régimen dinámico

Con el objetivo de probar el comportamiento dinámico del sistema modular de potencia controlado mediante el algoritmo ZAD se ha realizado una prueba de salto de carga. En la figura 5.17 se observa la simulación y la medida de la tensión de salida vo(t), y corriente de salida io(t), para un salto de carga de circuito abierto a 5 Ω.

vo(t)

io(t)

vo(t)

io(t)

(a) (b) Figura 5.17. Respuesta transitoria de la tensión de salida, vo (t) [20 V/div], y corriente de salida,

io(t) [5 A/div], para un salto de carga de circuito abierto a 5 Ω: (a) simulación y (b) resultado experimental

En la figura 5.17 se puede observar que la corta duración del transitorio del salto de carga, menor del 6% del periodo de la tensión de salida, es sólo ligeramente superior a la obtenida con el control en modo de deslizamiento a frecuencia libre. Esto permite concluir que las prestaciones conseguidas en régimen dinámico con el algoritmo ZAD de frecuencia fija son similares a las conseguidas con el control a frecuencia variable.

• Espectro de la señal de control

En la figura 5.18 se observa la medida del espectro de la señal de control PWM del inversor A. La distribución de las componentes espectrales de la señal de control, claramente definidas a la frecuencia de conmutación y sus múltiplos, evidencia el modo de operación de frecuencia fija del inversor.

Figura 5.18. Espectro de la señal de control del inversor A [10 dB/div, 50 kHz/div]


5.9.2. Resultados del sistema de Gestión de Potencia

Para comprobar el funcionamiento del sistema de Gestión de Potencia se ha sometido al sistema modular inversor a saltos sucesivos de tensión de referencia de 20 Vp, 30 Vp, 40Vp y 50 Vp con una resistencia de carga de 5 Ω, siendo el umbral de la corriente de salida que activa el segundo convertidor de IO1=6.2 A, y el que activa el tercero de IO2=9A. En estas condiciones el segundo convertidor se activa para una potencia de salida mayor de 96 W y el tercer convertidor se activa para potencias superiores a 202 W. En la figura 5.19 se observa la evolución de la tensión de salida vo(t), y de las corrientes de inductor iLA, iLB y iLC de cada módulo inversor para esta prueba.

En las figuras 5.20 (a)-(b) se muestra la simulación y la medida de la tensión de salida vo(t), y corrientes de inductor iLA, iLB y iLC, para un salto de tensión de referencia de 40 Vp a 50 Vp. Se puede observar en dichas figuras como el tercer convertidor se pone en marcha, cuando se produce el salto de tensión de referencia, en respuesta al incremento de potencia demandada por la carga. En las figuras 5.20 (c)-(d) se muestran los resultados para un salto de la tensión de referencia de 50 Vp a 40 Vp. En este caso, el tercer convertidor se desconecta, cuando se produce el salto de la tensión de referencia, en respuesta al menor consumo de potencia de la carga.

vo(t)

iLC

iLB

iLA

Figura 5.19. Resultados experimentales del sistema de Gestión de Potencia. Tensión de salida, vo(t) [100 V/div] y corriente de inductor de los tres módulos inversores iLA [5 A/div], iLB [5 A/div], y iLC [5 A/div], para saltos sucesivos de tensión de referencia de 20 Vp, 30 Vp, 40 Vp y 50 Vp, con

RL = 5 Ω . El segundo inversor se conecta cuando la potencia de salida supera los 96W y el tercero cuando la potencia de salida supera los 202W


vo(t)

iLA

iLB

iLC

vo(t)

iLA

iLB

iLC

(a) (b)

vo(t)

iLA

iLB

iLC

vo(t)

iLC

iLB

iLA

(c) (d)

Figura 5.20. (a) Simulación y (b) resultados experimentales del sistema de Gestión de Potencia. Tensión de salida, vo(t) [100 V/div], y corriente de inductor de los tres módulos inversores iLA

[5A/div], iLB [5 A/div], y iLC [5 A/div], para un salto de tensión de referencia de 40 Vp a 50 Vp, con RL = 5 Ω con los umbrales de potencia indicados en la figura 5.19. (c) Simulación y (d) resultados experimentales de la tensión de salida vo(t), [100 V/div], y corriente de los inductores iLA [5 A/div], iLB [5 A/div], y iLC [5 A/div], para un salto de tensión de referencia de 50 Vp a 40 Vp, con RL=5 Ω

Los resultados obtenidos en las pruebas realizadas con el sistema de Gestión de Potencia validan el buen comportamiento de este sistema, tanto en situaciones de conexión como desconexión de módulos inversores. Igualmente estos resultados han validado la compatibilidad del algoritmo ZAD con el sistema de Gestión de Potencia y el buen comportamiento de este algoritmo en los transitorios de conexión-desconexión.

5.9.3. Resultados del sistema modular de potencia con la técnica interleaving

Para probar las prestaciones de la técnica interleaving se ha efectuado un estudio comparativo del funcionamiento del sistema modular de potencia con y sin interleaving que incluyen medidas en el dominio temporal y frecuencial de la corriente de salida, junto con los índices de error considerados en el capítulo 3. Las pruebas se han realizado para los casos de dos y tres inversores activos con el objetivo de comprobar que el funcionamiento de la técnica interleaving es correcto independientemente del número de inversores activos.


• Sistema modular con dos inversores activos

En primer lugar se ha probado el sistema modular con sólo dos inversores activos, siendo la tensión de entrada E=60 V, la tensión de referencia vr(t)=45sen(2·π·50·t) y la resistencia de carga RL = 5 Ω.

En la figura 5.21 se presenta la medida de la tensión de salida vo(t), la tensión de referencia vr(t) (desfasada 180º), y la tensión de error ve(t), del sistema modular de potencia (a) sin la técnica interleaving y (b) con ella. La figura 5.22 muestra el rizado de la corriente de salida io(t), tanto en el dominio temporal como en el frecuencial (a)-(c) sin interleaving y (b)-(d) con interleaving. En la figura 5.23 se puede observar la corriente de inductor del inversor A, iLA y del inversor B, iLB, (a) sin interleaving y (b) con interleaving. En la figura 5.24 se muestra con más detalle ambas corrientes junto con la señal de control correspondiente donde se puede observar la sincronía del comienzo de la señal PWM en el control sin interleaving (figura 5.24. (a)) y el desfase de T/2 en el caso de utilizar señales de control con interleaving (figura 5.24 (b)).

vo(t) vr(t)

ve(t)

vo(t) vr(t)

ve(t)

(a) (b)

Figura 5.21. Resultados experimentales de la tensión de salida en régimen estacionario vo(t) [20V/div], tensión de referencia vr(t) [20 V/div], y tensión de error ve(t) [500 mV/div], (a) sin

interleaving y (b) con interleaving

io(t)

io(t)

(a) (b)


io(f)

io(f)

(c) (d)

Figura 5.22. Resultados experimentales del rizado de la corriente de salida en régimen estacionario io(t) [1 A/div], (a) sin interleaving y (b) con interleaving. Espectro de la corriente de

salida en régimen estacionario io (f) [10 dB/div, 62.5kHz/div], (c) sin interleaving y (d) con interleaving

iLA

iLB

iLA

iLB

(a) (b)

Figura 5.23. Medida de la corriente de inductor del primer inversor iLA [2 A/div], y del segundo inversor iLB [2 A/div], (a) sin interleaving y (b) con interleaving

iLA

c1

c2

iLB

iLA

iLB

c2

c1

(a) (b)

Figura 5.24. Detalle de las corrientes de inductor iLA [2 A/div], e iLB [2 A/div], junto con la señal de control del inversor A, c1 [5 V/div] y del inversor B, c2 [5 V/div], (a) sin interleaving y (b) con

interleaving


Los resultados obtenidos con dos módulos activos operando en interleaving no sólo validan el diseño realizado sino que confirman las previsiones respecto a la reducción del rizado de la corriente de salida. Además, el modo de operación en interleaving mejora la THD de la tensión de salida, que pasa del 0.36% al 0.27%, y reduce el valor eficaz de la tensión de error del 0.8% al 0.56% del valor eficaz de la tensión de referencia.

• Sistema modular con tres inversores activos

En segundo lugar se ha probado el sistema modular con los tres inversores activos, siendo la tensión de entrada E=70 V, la tensión de referencia vr(t) = 55sen(2·π·50·t) y el valor de la resistencia de carga RL=5 Ω. Con el aumento del número de inversores activos y el incremento del nivel de la corriente de salida, se puede apreciar más claramente las ventajas que introduce el modo de operación en interleaving con respecto al control síncrono.

En la figura 5.25 (a)-(b) se presenta la medida de la tensión de salida vo(t), la tensión de referencia vr(t) (desfasada 180º) y la tensión de error ve(t), del sistema modular de potencia con y sin la técnica interleaving.

En la figura 5.26 se muestra el rizado de la corriente de salida tanto en el dominio temporal como en el frecuencial (a)-(c) sin interleaving y (b)-(d) con interleaving. En concreto, en la figura 5.26 (d) se puede observar como la componente de la corriente de salida a la frecuencia de conmutación se ha reducido sensiblemente al introducir la técnica interleaving, mientras que el resto de componentes, excepto los que coinciden con el triple de la frecuencia de conmutación y sus múltiplos, prácticamente han desaparecido. Se confirma de este modo que la frecuencia del rizado de la corriente de salida del sistema modular es N veces la frecuencia del rizado de la corriente de salida de un solo módulo inversor, siendo N el número de convertidores activos conectados en paralelo.

En la figura 5.27 se puede observar la corriente de inductor de cada módulo inversor (a) sin interleaving y (b) con interleaving, donde se comprueba que con el modo de operación en interleaving el sistema modular presenta el mismo buen comportamiento frente a la distribución equitativa de corrientes que utilizando un control síncrono. En la figura 5.27 (c)-(d) se presenta una imagen ampliada de la corriente de inductor de cada módulo inversor sin y con interleaving respectivamente, donde se puede observar el desfase entre los periodos de conmutación que introduce la técnica interleaving. Dicho desfase se puede comprobar claramente en la figura 5.27 (f) donde se representan las señales PWM que controlan cada uno de los módulos inversores operando con la técnica interleaving.

En la figura 5.28 se comparan las distintas superficies que intervienen en el control del sistema modular (a) sin y (b) con interleving. Al comparar las superficies σ1, σ2 y σ3, con y sin interleaving se aprecian notables diferencias. En efecto, la superficie σ1 tiene un menor valor eficaz con interleaving debido a la disminución del rizado de la tensión de salida. Por otra parte, las superficies σ2 y σ3 lógicamente presentan un mayor valor eficaz con el interleaving ya que, al desfasar las corrientes de inductor, su diferencia es mas elevada.

En la figura 5.29 se presenta el resultado obtenido en una prueba de salto de carga de circuito abierto a 5 Ω, con y sin interleaving, observándose un comportamiento similar en ambos casos.


vo(t) vr(t)

ve(t)

vo(t)

ve(t)

vr(t)

(a) (b)

Figura 5.25. Resultados experimentales de la tensión de salida en régimen estacionario vo(t) [20V/div], tensión de referencia vr(t) [20 V/div], y tensión de error ve(t) [500 mV/div], (a) sin

interleaving y (b) con interleaving

io(t)

io(t)

(a) (b)

io(f)

io(f)

(c) (d)

Figura 5.26. Resultados experimentales del rizado de la corriente de salida en régimen estacionario io(t) [1 A/div], (a) sin interleaving y (b) con interleaving. Espectro de la corriente de

salida en régimen estacionario io (f) [10 dB/div, 62.5kHz], (c) sin interleaving y (d) con interleaving


iLA

iLB

iLC

iLA

iLB

iLC

(a) (b)

iLA

iLB

iLC

iLA

iLB

iLC

(c) (d)

c1

c2

c3

c1

c2

c3

(e) (f)

Figura 5.27. Corrientes de inductor de los tres módulos inversores iLA [2 A/div], iLB [2 A/div], y iLC [2 A/div], (a) sin interleaving y (b) con interleaving. Detalle de las corrientes de inductor iLA [2A/div], iLB [2 A/div], y iLC [2 A/div], (c) sin interleaving y (d) con interleaving. Detalle de la

señal control PWM del módulo inversor A, c1 [2 V/div], del B, c2 [2 V/div], y del C, c3 [2 V/div], (e) sin interleaving y (f) con interleaving


σ 1

σ 2

σ 3

σA

σB

σC

(a)

σ1

σ2

σ3

σA

σB

σC

(b)

Figura 5.28. Superficies σ1 [2 V/div], σ2 [2V/div], σ3 [2 V/div], σA [1 V/div], σB [1 V/div] y σC [1 V/div], (a) sin interleaving y (b) con interleaving

vo(t)

io(t)

vo(t)

io(t)

(a) (b)

Figura 5.29. Respuesta transitoria de la tensión de salida vo (t) [20 V/div], y corriente de salida io(t) [5 A/div], para un salto de carga de circuito abierto a 5 Ω (a) sin interleaving y (b) con

interleaving


Los resultados obtenidos con tres módulos activos operando en interleaving confirman de nuevo la validez del diseño realizado. Se ha obtenido una reducción del rizado de la corriente de salida y un aumento de su frecuencia. Análogamente a lo observado con dos módulos activos, el modo de operación en interleaving también ha mejorado en este caso la THD de la tensión de salida, que pasa del 0.3% para el modo de operación síncrono al 0.21% para el modo de operación en interleaving. Igualmente se observa una ligera mejora en el valor eficaz de la tensión de error que pasa del 0.63% al 0.56% del valor eficaz de la tensión de referencia.

• Índices de error con y sin interleaving

Para medir de forma cuantitativa la mejora que introduce la técnica del interleaving con respecto al control síncrono se han efectuado medidas cuantitativas en el dominio temporal y en el frecuencial. En el dominio temporal se han medido los índices de error l1, l2 y l∞ normas definidas según las expresiones (3.10)-(3.13). En la tabla 5.5 se muestran los resultados obtenidos en las medidas realizadas con y sin interleaving, incluyendo además el valor eficaz de la tensión de error y la distorsión armónica total, THD, de la tensión de salida, donde se puede observar la mejora que introduce el interleaving en cuanto a regulación de la tensión de salida. En la tabla 5.6 se muestran los valores correspondientes a las medidas del valor eficaz de la corriente de inductor de los módulos A, B y C con y sin interleaving. También se indica el valor del índice de error de corriente de inductor ierror(%), definido según la expresión (3.14).

Vr Nº inv. activos Sin interleaving Con interleaving

L1 (%)

L2 (%)

L∞ (%)

THD(%)

Verror(Vrms)

L1 (%)

L2 (%)

L∞ (%)

THD (%)

Verror(Vrms)

45Vp 2 0.822 0.784 0.909 0.36 0.254 0.588 0.564 0.818 0.27 0.180

55Vp 3 0.625 0.620 0.927 0.3 0.245 0.537 0.560 1.097 0.21 0.221

Tabla 5.5. Índices de error y THD de la tensión de salida con interleaving y con control síncrono

Vr Nº inv. activos Interleaving iL1

(Arms)iL2

(Arms)iL3

(Arms)iL1-iL2 (%)

iL1-iL3 (%)

iL2-iL3 (%)

NO 3.09 3.08 X 0.32 X X 45Vp 2

SI 3.08 3.07 X 0.32 X X

NO 2.51 2.58 2.56 2.74 1.96 0.78 55Vp 3

SI 2.52 2.56 2.58 1.57 2.35 0.78

Tabla 5.6. Valor eficaz de las corrientes de inductor e índices de error con y sin interleaving

Otra manera de evaluar cuantitativamente el efecto del interleaving es medir la reducción del rizado de tensión y corriente de salida que se obtiene con la técnica interleaving respecto al control síncrono. A partir del espectro de la tensión y la corriente de salida se puede obtener el valor eficaz del rizado de estas señales [Klaassens, 88]. En efecto, sea sX la señal, tensión o corriente, de la que se desea obtener el valor eficaz de su rizado. Esta señal se puede expresar como una serie de Fourier:


TconeCs o

n

tjnnx

oπωω 2

== ∑∞

−∞= (5.10)

siendo su valor eficaz:

∑∑∞

=

∞

−∞=

==1

22, 2

1n

nn

nrmsx ACs (5.11)

donde An es la amplitud del armónico “n”.

Si se aplica la expresión (5.11) sobre las componentes espectrales cuya frecuencia es múltiplo de la frecuencia de conmutación se obtiene el valor eficaz del rizado de la señal considerada. En la tabla 5.7 se muestra los resultados obtenidos en el cálculo del valor eficaz del rizado de la tensión y corriente de salida para el caso de dos inversores activos con una tensión de referencia de 45 Vp, y tres inversores activos con una tensión de referencia de 55 Vp.

Vr = 45 Vp Vr = 55 Vp Rizado Sin

interleavingCon

InterleavingSin

interleavingCon

interleaving vo (Vrms) 0.1426 0.0962 0.1463 0.0954

io (Arms) 0.0340 0.0227 0.0426 0.0190

Tabla 5.7. Valor eficaz del rizado de la tensión y corriente de salida con y sin interleaving para una tensión de referencia de 45 Vp con dos inversores activos, y 55 Vp con tres inversores activos

5.10. Conclusiones

En este capítulo se ha presentado la aplicación del algoritmo ZAD para el control en modo de deslizamiento a frecuencia fija de un sistema modular de potencia formado por tres módulos inversores conectados en paralelo. Se ha descrito el diseño del subsistema de control basado en una FPGA, presentándose los resultados de simulación y experimentales obtenidos en referencia al control de las variables de estado y a la gestión de potencia. Asimismo se ha presentado una nueva propuesta de implementación de la técnica de interleaving, basada en un dispositivo FPGA, realizándose un estudio sobre las mejoras que aporta dicha técnica en el funcionamiento del sistema modular. A continuación se comentan las conclusiones relacionadas con estos aspectos.

• Conclusiones sobre la implementación basada en una FPGA del algoritmo ZAD para sistema modulares

En la implementación práctica del algoritmo ZAD para el control del sistema modular de potencia se han confirmado las ventajas que supone utilizar dispositivos FPGA con respecto a otros componentes programables de arquitectura rígida como microprocesadores, microcontroladores o procesadores digitales de señal. En efecto, la posibilidad de ejecución concurrente que ofrece este tipo de componentes ha permitido implementar en una sola FPGA el control mediante el algoritmo ZAD de los tres inversores


que conforman el sistema modular de potencia manteniendo la misma velocidad de proceso que la obtenida en el capítulo 4 con el control de un solo inversor. Esto es posible gracias a la ejecución en paralelo del control ZAD de cada inversor. Igualmente, el sistema de gestión de potencia, que determina los inversores que deben estar activos, ejecuta sus funciones en paralelo a los algoritmos ZAD, por lo que no introduce ningún retardo adicional.

• Conclusiones sobre el control de las variables de estado

Para validar las prestaciones del control en modo de deslizamiento a frecuencia fija basado en el algoritmo ZAD aplicado al control de sistemas modulares de potencia se han efectuado diversas pruebas y medidas cuantitativas de la distorsión armónica total de la tensión de salida, del valor eficaz de la tensión de error y de la corriente de inductor de cada módulo inversor. En cuanto a la distorsión armónica con carga lineal se ha obtenido un resultado de 0.2%-0.3%, similar al presentado en el capítulo 3 para una frecuencia de conmutación variable. Para carga no lineal la THD, entre 0.6 y 0.7%, es ligeramente superior a la obtenida con la frecuencia de conmutación libre.

Con respecto al valor eficaz de la tensión de error está comprendido entre el 0.56% y el 0.8% del valor eficaz de la tensión de referencia, lo cual está dentro del margen obtenido para las pruebas realizadas a frecuencia variable. En cuanto a la corriente de inductor de los módulos inversores se ha medido un desapareamiento de corrientes que oscila entre el 0.78 y el 2.74% de la corriente media de inductor, mientras que para frecuencia libre el margen está comprendido entre 0 y 2%. Por otra parte, las pruebas de salto de carga han dado como resultado un transitorio de duración parecida al obtenido con frecuencia de conmutación libre.

Los resultados obtenidos en la aplicación del algoritmo ZAD de frecuencia fija al control del sistema modular de potencia evidencian que las prestaciones conseguidas con dicho algoritmo son similares a las obtenidas con el control en modo de deslizamiento a frecuencia variable.

• Conclusiones sobre el sistema de Gestión de Potencia

Se ha probado el mismo sistema de Gestión de Potencia que el descrito en el capítulo 3. Los resultados obtenidos en las pruebas realizadas han permitido validar su correcto funcionamiento en este caso, así como comprobar la robustez del control en modo de deslizamiento a frecuencia fija basado en el algoritmo ZAD frente a las variaciones del número de módulos activos.

• Conclusiones sobre la implementación y prestaciones de la técnica interleaving

Se ha presentado una nueva propuesta de implementación práctica de la técnica interleaving basada en un dispositivo FPGA y aplicada a sistemas modulares inversores. La ventaja principal de esta implementación consiste en que tiene en cuenta la variación del número de convertidores activos sin límite de convertidores. Esta implementación es, por tanto, compatible con sistemas de gestión de potencia. La técnica interleaving se ha probado con un sistema inversor modular compuesto de tres inversores controlados


mediante el algoritmo de frecuencia fija ZAD. Se ha realizado un estudio comparativo del funcionamiento del sistema modular con y sin la técnica interleaving. Los resultados obtenidos, cualitativos y cuantitativos, en las pruebas realizadas, tanto en el dominio temporal como en el frecuencial, confirman las mejoras previstas en cuanto a la reducción de la amplitud y aumento de la frecuencia del rizado de la corriente de salida. Se han podido observar otros beneficios de la técnica interleaving como son la disminución de la THD de la tensión de salida (del 0.3% al 0.2%) y del valor eficaz de la tensión de error con respecto al control síncrono. Asimismo, la técnica interleaving ha sido probada con éxito en situaciones de conexión-desconexión de módulos inversores presentando el sistema un comportamiento dinámico similar al obtenido con el control síncrono. También se ha podido comprobar en las pruebas realizadas con saltos de carga que el empleo de la técnica interleaving no modifica la respuesta dinámica del sistema con respecto al control síncrono. Se puede concluir que los resultados obtenidos con relación a la técnica interleaving validan el diseño propuesto.

6.1

CAPÍTULO 6

Conclusiones y líneas futuras

6.1. Conclusiones del trabajo

En este apartado se presentan, de forma resumida, las conclusiones más importantes del presente trabajo:

• Se ha aplicado la metodología de diseño del control en modo de deslizamiento para sistemas multivariables a los sistemas modulares inversores y se han propuesto funciones de conmutación que implementan las estrategias de ecualización de corrientes Master-Slave, Circular Chain Control y Central Limit Control.

• El cálculo de la ley de control mediante los métodos jerárquico y de diagonalización ha permitido salvar las dificultades de diseño asociadas al acoplamiento de las variables de control y establecer restricciones de diseño, así como consideraciones a tener en cuenta sobre la estructura del sistema modular, para conseguir la alcanzabilidad y existencia del régimen deslizante.

• Igualmente, a partir del estudio del dominio de existencia del régimen deslizante en estado estacionario se han deducido limitaciones de diseño de los parámetros del sistema en términos del módulo de la respuesta frecuencial del filtro de salida para el caso del método de diagonalización que pueden aplicarse, igualmente, al caso jerárquico.

• La aplicación del segundo método de Lyapunov para analizar la convergencia a la superficie intersección σ(x,t)=0 (superficie eventual) indica que dicha superficie es atractora del vector de estado para todas las estrategias de ecualización de corriente consideradas.

• La dinámica ideal del sistema modular en régimen deslizante, obtenida mediante el método del control equivalente, permite concluir que el comportamiento dinámico y estático del sistema modular en régimen deslizante es el mismo independientemente de la estrategia de ecualización de corrientes considerada y


que, en régimen permanente, el sistema tiene el comportamiento esperado tanto en el seguimiento de la tensión AC de salida como en la ecualización de corrientes de inductor.

• Para validar el diseño del control en modo de deslizamiento del sistema modular inversor se ha realizado un prototipo de laboratorio implementando el control mediante un dispositivo lógico programable FPGA que ejecuta de forma concurrente las funciones de conmutación y la gestión de funcionamiento del sistema modular.

• Los resultados experimentales y por simulación obtenidos en las diferentes pruebas realizadas con un sistema modular formado por tres inversores deliberadamente desapareados muestran un buen comportamiento, tanto en el control de las variables de estado como en la gestión del sistema modular, validando con ello el diseño realizado.

• Se ha abordado el problema del control en modo de deslizamiento a frecuencia fija presentando un nuevo algoritmo basado en el promediado cero de la dinámica (ZAD). El algoritmo se obtiene bajo la hipótesis de una evolución lineal de la superficie de conmutación durante el periodo de conmutación y a través de consideraciones geométricas que permiten deducir el ciclo de trabajo en función del comportamiento de la superficie de conmutación.

• Se ha realizado el diseño e implementación basada en una FPGA del algoritmo ZAD. Los tiempos de proceso conseguidos con el diseño han permitido realizar un control ciclo a ciclo y confirman las ventajas de este tipo de componentes en la realización de diseños complejos.

• Aprovechando la frecuencia de conmutación fija obtenida con el algoritmo ZAD se ha propuesto e incorporado al diseño FPGA una nueva realización de la técnica de interleaving aplicada a sistemas modulares de potencia que tiene en cuenta un número variable de convertidores activos.

• Los resultados experimentales y de simulación obtenidos evidencian que las prestaciones conseguidas con el algoritmo ZAD son similares a las obtenidas con un control en modo de deslizamiento y globalmente mejores que con un control PWM clásico tanto en el error en régimen estacionario como en la respuesta transitoria. Por otra parte, se ha podido comprobar que la técnica interleaving introduce las mejoras previstas en cuanto a la reducción de la amplitud del rizado de la tensión y corriente de salida y, además, mejora la THD de la tensión de salida y el valor eficaz de la tensión de error. De todo ello se puede indicar las siguientes conclusiones:

o El algoritmo ZAD es una propuesta válida que posee las ventajas del control en modo de deslizamiento en cuanto a la robustez frente a variaciones paramétricas al mismo tiempo que presenta los beneficios propios del funcionamiento a frecuencia fija característicos del control PWM clásico.

o La técnica interleaving mejora las prestaciones de funcionamiento del sistema modular a frecuencia fija.

• Finalmente, cabe destacar que los resultados obtenidos en las implementaciones prácticas basadas en una FPGA de los controles en modo de deslizamiento de frecuencia libre, del algoritmo ZAD y de los sistemas de gestión de funcionamiento del sistema modular de potencia confirman las ventajas previstas en este tipo de

Capítulo 6. Conclusiones y líneas futuras 6.3

componentes, a saber: la alta velocidad de proceso con relación a la complejidad de las tareas realizadas, la flexibilidad de diseño y el bajo coste. Esto permite concluir que los dispositivos FPGA representan una solución eficaz y adecuada a los requisitos y crecientes exigencias de diseño del control de los sistemas de potencia.

6.2. Líneas futuras de trabajo

A partir del trabajo desarrollado y de las conclusiones extraídas se pueden apuntar las siguientes líneas de continuidad en la investigación:

• Estudio comparativo de dinámica cuasi-sliding (tanto a frecuencia variable como a frecuencia constante con el algoritmo ZAD) para las distintas estrategias de ecualización de corriente.

• Estudio de la influencia de la frecuencia de actualización de la señal de control y de la resolución de los convertidores A/D en el comportamiento del sistema modular inversor.

• Generalización de los diseños FPGA propuestos para sistemas que incorporen N módulos inversores.

• Evaluación de otras plataformas digitales para la implementación del sistema de control como pueden ser microprocesadores, microcontroladores o procesadores digitales de señal.

• Extensión del actual trabajo a sistemas modulares trifásicos con conexión a red.

• Evaluación y diseño del control en modo de deslizamiento multivariable aplicado a otras topologías de conversión DC/AC.

• Evaluación comparativa con otras técnicas de control aplicadas a sistemas modulares inversores.

• Estudio comparativo con las estrategias de ecualización de corriente derivadas del método “droop”.

A.1

ANEXOS

Anexo 1: Modelo MATLAB-SIMULINK del sistema modular inversor con control en modo de deslizamiento a frecuencia libre

En las siguientes figuras se muestra los esquemas de los diferentes bloques que componen el modelo MATLAB-SIMULINK utilizado para realizar las simulaciones del sistema inversor de potencia presentadas en el capítulo 3. En la figura A1.1 se muestra el esquema general del sistema modular inversor donde se puede observar los siguientes componentes:

• Etapa de potencia:

En la figura A1.2 se muestra con detalle la conexión en paralelo de los tres módulos onduladores que conforman la etapa de potencia del sistema inversor, mientras que en la figura A1.3 se observa el modelo de un módulo donde se ha tenido en cuenta las resistencias de pérdidas de los inductores y del condensador.

• Acondicionador de señal y adquisición de datos:

En la figura A1.4 se muestra el modelo SIMULINK del acondicionador de señal que incorpora la respuesta en frecuencia de los sensores de corriente y del amplificador de aislamiento que sensa la tensión de salida. En la figura A1.5 se muestra el sistema de adquisición de datos que modela el funcionamiento de los convertidores ADC MAX153.

• Diseño FPGA:

Una parte del diseño FPGA está modelado por los bloques que calculan las superficies de conmutación para la estrategia M-S (ver figura A1.6), para la estrategia CCC (ver figura A1.7), para la estrategia CLC (ver figura A1.8) y para la superficies transformadas (ver figura A1.9). En la figura A1.10 se muestra el sistema de multiplexores que permite seleccionar la estrategia a utilizar en cada momento, junto con el bloque de salida que se encarga de generar el tiempo muerto y el control de 2 ó 3 niveles. Los detalles del modelo de este último bloque se muestran en la figura A1.11. Otra parte importante del diseño FPGA es el sistema de gestión de potencia cuyo modelo SIMULINK se muestra en las figuras A1.12 y A1.13.

A.2 Control en modo de deslizamiento de un sistema modular de onduladores conectados en paralelo. Implementación con FPGA

Etapa depotencia

Acondicionador de señal y adquisición de datos

Diseño FPGA

Etapa depotencia

Acondicionador de señal y adquisición de datos

Diseño FPGA

Figura A1.1. Esquema general del modelo SIMULINK del sistema modular inversor

Figura A1.2. Etapa de potencia del sistema modular con tres módulos conectados en paralelo

Anexos A.3

Figura A1.3. Modelo SIMULINK de un modulo inversor

Figura A1.4. Modelo SIMULINK del acondicionador de señal

Figura A1.5. Sistema de adquisición de datos


Figura A1.6. Modelo de la implementación de la estrategia Master-Slave

Figura A1.7. Modelo de la implementación de la estrategia Circular Chain Control

Figura A1.8. Modelo de la implementación de la estrategia Central Limit Control

Anexos A.5

Figura A1.9. Modelo de la implementación de las superficies transformadas

Figura A1.10. Selección de la estrategia de control y bloque generador de tiempo muerto


Figura A1.11. Detalle del generador de tiempo muerto junto con el generador de tres niveles

Figura A1.12. Modelo SIMULINK del sistema de gestión de potencia

Anexos A.7

Figura A1.13. Modelo del bloque de memoria


Anexo 2: Modelo MATLAB-SIMULINK del sistema modular inversor con control basado en el algoritmo ZAD

En los siguientes apartados se muestran los esquemas del modelo MATLAB-SIMULINK utilizado para realizar las simulaciones presentadas en los capítulos 4 y 5. Se han expuesto únicamente los bloques que no aparecen o que han sido modificados con respecto al modelo presentado en el Anexo 1. En concreto en la figura A2.1 se muestra el esquema del modelo que genera las superficies de conmutación correspondientes a la tabla 5.2, en la figura A2.2 se observa el esquema general del modelo del algoritmo ZAD cuyos detalles se muestran en las figuras A2.3 y A2.4.

Figura A2.1. Generación de las superficies de conmutación transformadas para 1, 2 y 3

convertidores activos

Figura A2.2. Esquema general del algoritmo ZAD

Anexos A.9

Figura A2.3. Modelo del bloque “D y derivada S” de la figura A2.2

Figura A2.4. Modelo del bloque “calculo del ciclo de trabajo” de la figura A2.2

B.1

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