Edgar Zahino Andrés DISEÑO E IMPLEMENTACIÓN DE...

Edgar Zahino Andrés

DISEÑO E IMPLEMENTACIÓN DE UN CORRECTOR DEL FACTOR DE POTENCIA CON BAJA CAPACIDAD DE SALIDA

TRABAJO FINAL DE GRADO

dirigido por los Prof. Àngel Cid Pastor, Adrià Marcos Pastor

Grado de Ingeniería Electrónica Industrial y Automática

Tarragona

2016

1

Agradecer a mi familia, en especial a mis abuelos, mi hermana, mi padre, Paul, Toñi y tú,

María José, por brindarme vuestro apoyo, paciencia y seguridad todos los días.

Dar las gracias a todo el grupo de Automática y Electrónica Industrial por la ayuda

ofrecida en todo momento y el continuo aprendizaje.

A mis amigos y a ti, donde estés, por darme fuerza.

2

Índice General

1. Introducción ............................................................................................................................... 11

2. Objetivo ...................................................................................................................................... 13

3. Especificaciones ......................................................................................................................... 13

4. Estado del Arte ........................................................................................................................... 14

4.1 El Concepto de PFC (Corrector de Factor de Potencia) ......................................................... 14

4.1.1 Factor de Potencia con Carga Lineal (cos φ) .................................................................. 14

4.1.2 Factor de Potencia con Carga no Lineal (PF): El Factor de Distorsión (DF) y la Distorsión Armónica Total (THD). .......................................................................................... 16

4.2 Estructuras PFC Pre-reguladoras ........................................................................................... 19

4.2.1 PFC Pasivos .................................................................................................................... 19

4.2.2 PFC Activos .................................................................................................................... 21

4.3 Concepto de Resistor Libre de Pérdidas (LFR) ...................................................................... 21

4.3.1 Convertidor DC-DC Seleccionado como LFR ................................................................ 23

5. Problemática del diseño convencional del condensador intermedio . ............................. 25

5.1 Diseño convencional del Condensador . .......................................................................... 25

5.2 Diseño Propuesto del Condensador Intermedio Reducido. .................................................... 33

5.3 Efecto sobre de la Etapa PFC Boost mediante Control a Frecuencia Constante y Control a Frecuencia Variable al reducir .............................................................................. 37

6. Estudio de las Etapas Empleadas ............................................................................................. 39

6.1 Etapa Rectificadora y Convertidor Boost. .............................................................................. 39

6.1.1 Estados de Conducción del Convertidor Boost ............................................................... 40

6.2 Modelización del Convertidor Boost .................................................................................... 42

6.2.1 Modelo de Cálculo ......................................................................................................... 42

6.2.2 Modelización en Régimen Estático ................................................................................ 43

6.3 Síntesis del LFR en el Convertidor Boost mediante Modo de Control Deslizante. .............. 50

6.3.1 Introducción al Modo de Control Deslizante. ................................................................. 50

6.3.2 Superficie de Deslizamiento ............................................................................................ 51

6.3.3 Dinámica de Deslizamiento Ideal .................................................................................... 56

6.3.4 Control Equivalente ......................................................................................................... 57

6.3.5 Punto de Equilibrio (xi*) ................................................................................................. 59

6.3.6 Naturaleza o Estabilidad en torno al Punto de Equilibrio ............................................... 61

7. Diseño de los Componentes Principales de la Etapa PFC Boost. ........................................... 63

7.1 Componentes Pasivos Reactivos del Convertidor Boost. ..................................................... 63

7.1.1 Diseño del Inductor ......................................................................................................... 63

7.2 Selección de los Interruptores de Potencia del Convertidor Boost. ....................................... 64

3

7.2.1 Selección del Transistor MOSFET................................................................................. 64

7.2.2 Selección del Diodo de Potencia .................................................................................... 66

8. Diseño de las PCB’s de la Etapa PFC Boost ........................................................................... 67

8.1 Etapa de Potencia .................................................................................................................. 67

8.1.1 Esquema del Circuito del Convertidor Boost ................................................................. 67

8.1.1.1 Sensor de corriente .................................................................................................. 68

8.1.1.2 Sensado de tensión de entrada y tensión de salida .................................................. 69

8.1.1.3 Driver ...................................................................................................................... 71

8.1.1.4 Condensador de salida ( LKC ) ................................................................................. 72

8.1.2 Layout de la etapa de potencia (Convertidor Boost) ...................................................... 73

8.2 Etapa de Control .................................................................................................................... 74

8.2.1 Esquema del Circuito de Control_1 ............................................................................... 75

8.2.1.1 Obtención de g·VIN ................................................................................................ 76

8.2.1.2 Amplificación de la Corriente Sensada ................................................................... 77

8.2.1.3 Obtención de la Superficie de Deslizamiento ......................................................... 78

8.2.1.4 Límite Inferior de Histéresis.................................................................................... 79

8.2.1.5 Comparador y Báscula J-K...................................................................................... 80

8.2.2 Layout de la etapa de Control_1..................................................................................... 82

8.2.3 Esquema del Circuito de Control_2 ............................................................................... 83

8.2.3.1 Bloque Limitador de Tensión-Reactivación MOSFET ........................................... 84

8.2.3.2 Bloque Controlador PI ............................................................................................ 90

8.2.4 Lazo Cerrado del Sistema .............................................................................................. 91

8.2.4.1 Planta del compensador PI ...................................................................................... 92

8.2.4.2 Cálculo de la planta H(s) ......................................................................................... 96

8.2.4.4 Obtención de los márgenes de estabilidad en lazo cerrado. ................................... 101

8.2.5 Layout de la Etapa de Control_2 .................................................................................. 110

La frecuencia de corte del filtro paso-bajo RC de la Figura 68 será: ..................................... 111

8.2.6 Esquema del Circuito de la Histéresis Modulada (Hmod(t)) ....................................... 111

9. Simulaciones y Pruebas experimentales ................................................................................ 115

9.1 Experimental Set Up ........................................................................................................... 117

9.2 Pruebas con condensador de 440 μF. ........................................................................... 118

9.2.1 Señales , y ................................................................................. 118

9.2.2 Espectro de frecuencias de corriente de entrada. .......................................................... 119

9.2.3 Perturbaciones de carga a media potencia (600 W-700W-600W) ............................... 120

9.3 Pruebas con condensador de 220 μF. ........................................................................... 121

4

9.3.1 Señales , y ................................................................................. 121

9.4 Pruebas con condensador de 90 μF. ............................................................................. 123

9.4.1 Señales , y ................................................................................. 123


9.5.1 Señales , y ................................................................................. 124


9.6.1 Señales , y ................................................................................. 126

9.6.2 Espectro de frecuencias de corriente de entrada. .......................................................... 129

9.7 Resumen Comparativo Simulaciones vs Pruebas Experimentales ...................................... 130

9.8 Gráficas de rendimiento, THD y PF de las pruebas experimentales ................................... 131

10. Conclusiones Finales y Líneas de Continuidad Futuras .................................................... 133

11. Referencias .............................................................................................................................. 135

12. Anexos ..................................................................................................................................... 136

12.1 Esquema del Circuito Implementado en PSIM. ................................................................ 136

12.2 Normativa de armónicos IEC61000-3-2 ............................................................................ 139

12.3 Código Matlab del Diagrama de Bode de la planta H(s) ................................................... 142

5

Índice de Figuras

Figura 1: Configuración del cargador de a bordo. .......................................................................... 12

Figura 2: Tabla de especificaciones del convertidor ....................................................................... 14

Figura 3: Triángulo fasorial de potencias ....................................................................................... 15

Figura 4: Topologías clásicas de PFC pasivos. ............................................................................... 20

Figura 5: Gráficas de corriente de entrada y su espectro de frecuencias de algunos PFC pasivos . 20

Figura 6: Topología PFC activo ...................................................................................................... 21

Figura 7: a) Resistencia emulada del puerto de entrada. b) Dicha resistencia puede ser controlada, regulando así la transferencia de potencia. c) Modelo del circuito equivalente del LFR. ................ 22

Figura 8: Convertidores DC/DC para seleccionar como etapa LFR y ratio de conversión de tensiones entrada- salida en estado estacionario .............................................................................. 24

Figura 9: Bloque funcional del cargador en lazo abierto. ............................................................... 25

Figura 10: Etapa del convertidor boost como generador de potencia (LFR), condensador intermedio, lazo regulador de tensión de salida y sumidero de potencia (etapa convertidor buck). 26

Figura 11: Formas de onda de teóricas de corriente de red, tensión de red y tensión de salida del convertidor boost. ............................................................................................................................. 27

Figura 12: Formas de onda de potencia de entrada absorbida , potencia entregada a la salida y energía en el condensador .................................................................................................... 28

Figura 13: Formas de onda teóricas de tensión de salida del boost para diferentes valores de condensador intermedio. .................................................................................................................. 31

Figura 14: Valor de la capacidad mínima del condensador intermedio de acuerdo al diseño convencional y el diseño propuesto. ................................................................................................ 36

Figura 15: Rizado de corriente teórico del inductor del convertidor boost dependiendo de la técnica de control aplicada ............................................................................................................... 38

Figura 16: Etapa puente rectificador y convertidor boost (remarcado) con filtro capacitivo. ........ 39

Figura 17: Esquema del convertidor Boost. .................................................................................... 40

Figura 18: Convertidor boost en estado ON ................................................................................... 40

Figura 19: Convertidor boost en estado OFF .................................................................................. 41

Figura 20: Formas de onda del convertidor elevador. .................................................................... 41

Figura 21: Estados de conducción del boost: a) ON; b) OFF ......................................................... 44

Figura 22: Gráfica Estado-Espacio ................................................................................................. 50

Figura 23: Modelo del boost como LFR mediante Sliding Mode Control ..................................... 52

Figura 24: a) Gráfica del rizado de corriente de conmutación en la bobina del convertidor boost. b) Gráfica de la superficie de deslizamiento con margen de histéresis. c) Gráfica de la lógica del control conforme los límites de histéresis. ....................................................................................... 54

Figura 25: Período de conmutación de la superficie de deslizamiento. .......................................... 55

Figura 26: Se muestra 1 período de red de la señal , la variación de L1 según el valor de corriente y la frecuencia de conmutación según el margen de histéresis. ........................................ 64

Figura 27: Área de operación segura para VDS=300 V, 400 V y 500 V del modelo CMF10120D. 65

Figura 28: Schematic diseñado del convertidor boost en OrCAD Capture. ................................... 67

Figura 29: Esquema del sensor de corriente LA 25-NP de LEM ................................................... 68

Figura 30: Configuración seleccionada del sensor de corriente LA 25-NP .................................... 68

Figura 31: Divisores de tensión empleados para obtener el sensado de la tensón de entrada y salida. ............................................................................................................................................... 69

Figura 32: Driver modelo MCP1407 de MICROCHIP .................................................................. 71

Figura 33: Capacidad intermedia de salida. .................................................................................... 72

6

Figura 34: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB.......................................................................................................................................... 73

Figura 35: Schematic diseñado de las diferentes partes de la etapa de Control (Control_1). ......... 75

Figura 36: Esquema del multiplicador analógico AD633 y el AO LF347N empleados en g·VIN. 76

Figura 37: AO seguidor de tensión y AO inversor empleados para amplificar la corriente sensada. .......................................................................................................................................................... 77

Figura 38: Esquema del AO sumador inversor utilizado para obtener S(x(t),t) .............................. 78

Figura 39: Esquema de AO inversor utilizado para obtener -H ...................................................... 79

Figura 40: Esquema del comparador LM319 y la Báscula J-K MC14027B para realizar conmutación del MOSFET............................................................................................................... 80

Figura 41: Tabla de la verdad de la báscula MC14027B ................................................................ 80

Figura 42: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB. ......................................................................................................................................... 82

Figura 43: Schematic diseñado de las diferentes partes de la etapa de Control (Control_2). ......... 83

Figura 44: Diagrama de puertas lógicas del bloque Limitador de Tensión-Reactivación MOSFET. .......................................................................................................................................................... 84

Figura 45: Tabla de la verdad del Bloque Limitador de Tensión-Reactivación MOSFET ............. 85

Figura 46: Gráfica de la limitación de tensión de salida y reactivación del convertidor. ............... 86

Figura 47: Diferentes partes del circuito de Reactivación del MOSFET ........................................ 87

Figura 48: Etapa 1, activación del pulsador. TP será el período del pulso realizado. ...................... 87

Figura 49: Señal de la etapa 2, etapa 3 (filtro RC e inversor) y etapa 4 (señal con retardo) ........... 88

Figura 50: Entradas (2) y (4) y salida (5) de la puerta XOR ........................................................... 88

Figura 51: Entradas (2) y (5) y salida (6) de la puerta AND........................................................... 89

Figura 52: a) Etapa Limitador de tensión de salida del Boost; b) Etapa de Control de la Conmutación del MOSFET. ............................................................................................................. 89

Figura 53: Esquema del bloque Controlador PI. ............................................................................. 90

Figura 54: Lazo cerrado del sistema con lazo de corriente (control Sliding) y lazo de tensión (control PI). ...................................................................................................................................... 92

Figura 55: Lazo cerrado del sistema simplificado. ......................................................................... 92

Figura 56: Planta del compensador PI. ........................................................................................... 92

Figura 57: Esquema circuital analógico del restador (izquierda) y compensador PI (derecha) ...... 93

Figura 58: Corrientes eléctricas definidas en la etapa restadora. .................................................... 94

Figura 59: Corrientes eléctricas y tensiones definidas en la etapa amplificadora inversora (PI). ... 94

Figura 60: a) Diagrama de bloques del sistema con superposición de la perturbación ). b) Diagrama de bloques simplificado del sistema con . ......................................................... 99

Figura 61: Diagrama de Bode de H(s) para cada valor de condensador intermedio empleado. ... 100

Figura 62: Bode de la ganancia de lazo del sistema con μF....................................... 107

Figura 63: Bode de la ganancia de lazo del sistema con μF....................................... 107

Figura 64: Bode de la ganancia de lazo del sistema con μF. ........................................ 108



Figura 67: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB. ....................................................................................................................................... 110

Figura 68: Localización del filtro RC para atenuar ruido de alta frecuencia. .............................. 111

Figura 69: a) Corriente de la bobina sensada con histéresis constante (zoom paso por cero); b) Corriente de la bobina sensada con histéresis modulada (zoom paso por cero). ............................ 112

Figura 70: Esquema del circuito para implementar Hmod(t). ....................................................... 112

Figura 71: Tensión de entrada rectificada sensada, primera etapa del esquema de Hmod (t) ...... 113

7

Figura 72: Tensión de entrada amplificada (señal cuasi trapezoidal), segunda etapa del esquema de Hmod (t) ......................................................................................................................................... 113

Figura 73: Señal cuasi- trapezoidal atenuada, tercera etapa del esquema de Hmod (t). ............... 114

Figura 74: Señal cuasi- trapezoidal del límite superior de la histéresis modulada ....................... 114

Figura 75: Equipos empleados en el laboratorio ....................................................................... 116

Figura 76: a) Set up del montaje en laboratorio y diferentes configuraciones de condensador

intermedio empleado en la etapa de potencia ........................................................................... 117

Figura 77: Respuesta en estado estacionario de la etapa PFC (4 ms/div): a) simulación y b) resultados experimentales. CH1: corriente de red (5 A/div). CH2: tensión de red (100 V/div). CH3: tensión de salida

(100 V/div). Tensión de referencia de 400 V. ......... 118



Figura 79: Tabla de valores de diferentes parámetros obtenidos mediante el analizador de potencia ........................................................................................................................................................ 119

Figura 80: Espectro de frecuencias de (M, 12.5kHz/div) a plena carga (1 kW). Simulaciones: a) Tensión

de referencia de 400 V. b) Tensión de referencia de 350 V.

Resultados experimentales: c) Tensión de referencia de 400 V. d) Tensión

de referencia de 350 V. ........................................................................................................................................ 119

Figura 81: Respuesta transitoria de la etapa PFC a pertubaciones de carga periódica tipo escalón de 100 W (100 ms/div): a) simulación y b) resultados experimentales. CH1: corriente de red (5 A/div) CH3: tensión de salida

(100 V/div). Tensión de referencia de 400 V. Zoom

del rizado de tensión de la respuesta transitoria a una perturbación de tipo escalón de 600 W a 700 W. c) simulación y d) resultados experimentales. CH1: corriente de red (5 A/div) CH3: rizado de tensión de salida

(10 V/div). Tensión de referencia de 400 V. ................. 120





Figura 84: Tabla de valores de diferentes parámetros obtenidos mediante el analizador de potencia. ........................................................................................................................................................ 122




(100 V/div). Tensión de referencia de 350 V. .......... 123




8












Figura 95: Zoom de los instantes donde la señal es próxima a en estado estacionario (resultados experimentales). Se observa también el rizado de la señal ; a) 200 μs/div,

; b) 200 μs/div,

; c) 400 μs/div, . ............................................................................................. 128


Figura 97: Espectro de frecuencias de (M, 12.5kHz/div) a plena carga (1 kW). Simulaciones: a) Tensión

de referencia de 400 V. b) Tensión de referencia de 380 V.

Resultados experimentales: c) Tensión de referencia de 400 V. d) Tensión

de referencia de 380 V. ........................................................................................................................................ 129

Figura 98: Valores de los parámetros globales de la etapa PFC obtenidos en las pruebas experimentales para todos los casos de . .................................................................................. 130

Figura 99: Gráfica de Rendimiento vs de las pruebas experimentales obtenida para cada caso

de condensador. La potencia de la carga es constante de 1 kW. .................................................... 131

Figura 100: Gráfica PF vs de las pruebas experimentales obtenida para cada caso de

condensador. La potencia de la carga es constante de 1 kW. ......................................................... 131

Figura 101: Gráfica THD vs de las pruebas experimentales obtenida para cada caso de

condensador. La potencia de la carga es constante de 1 kW. ......................................................... 132

Figura 102: Esquema general del sistema implementado en Psim. .............................................. 136

Figura 103: Esquema de la etapa de Control_1 implementada en Psim. ...................................... 137

Figura 104: Esquema de la etapa de Control_2 (compensador PI) e histéresis modulada. ........... 137

Figura 105: Esquema de la etapa de Control_2 (activación del Mosfet). ..................................... 138

Figura 106: Esquema de la etapa de Control_2 (Limitador de tensión) y etapa de salida buck (carga de potencia constante). ................................................................................................................... 138

Figura 107: Cumplimiento de la normativa IEC61000-3-2 (equipos de clase A) para amplitud de armónicos de baja frecuencia (40 primeros armónicos) de la corriente de línea en el caso de condensador =40 μF y

=400 V a 1 kW de potencia. ........................................................ 139

9


=385 V a 1 kW de potencia. ........................................................ 140


=380 V a 1 kW de potencia. ........................................................ 141

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NOMENCLATURA

AO Amplificador Operacional

CI Circuito Integrado

c.i Condiciones Iniciales

DF Factor de distorsión (Distortion Factor)

EMI Interferencia electromagnética (Electromagnetic Interference)

EVs Vehículos eléctricos (Electric Vehicles)

LFR Resistor libre de pérdidas (Loss Free Resistor)

MCC Modo de Conducción Continua

MCD Modo de Conducción Discontinua

PCB Placa de circuito impreso (Printed Circuit Board)

PF Factor de potencia (Power Factor)

PFC Corrección del factor de potencia (Power Factor Correction)

PHVs Vehículos híbridos enchufables (Plug in Hybrid Vehicles)

POPI Potencia de salida=Potencia de entrada (Power Output = Power Input)

PWM Modulación por ancho de pulso (Pulse -Width Modulation)

SMC Control en Modo Deslizante (Sliding Mode Control)

THD Distorsión armónica total (Total Harmonic Distortion)

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1. Introducción

Es un hecho constatado que el mercado del vehículo eléctrico puro (EV), así como el híbrido enchufable (PHV) representan un valor en alza. Desde principios del siglo XXI se ha realizado una gran inversión en investigación y desarrollo por parte de grandes compañías del automóvil para avanzar la inserción de dichos vehículos en sustitución de los actuales con motores de combustión interna. La causa de este cambio radica principalmente en la fuerte necesidad de reducir las emisiones de CO2 mundiales (principal gas desencadenante del efecto invernadero). Por esta razón, el Parlamento Europeo ha fijado como objetivo reducir las emisiones de este gas de los automóviles utilitarios del continente a 95g/Km para el año 2021 [1]. Otra razón no menos importante, es la ferviente búsqueda de una fuente de energía alternativa que sustituya a los llamados combustibles fósiles que se han empleado hasta ahora, puesto que estos últimos, como ya es sabido, son una fuente de energía perecedera y se debe anticipar una solución a su futuro agotamiento.

Consecuentemente, la energía eléctrica satisface plenamente los requisitos aquí expuestos (cero emisiones) y año tras año la cuota de ventas del mercado mundial del vehículo eléctrico e híbrido enchufable va incrementando de forma notoria [2]. De igual manera, falta resolver una serie de puntos clave para lanzar la eclosión definitiva de esta tecnología en el mercado (sobre todo de los EVs) como la implantación de una infraestructura de recarga capaz de abastecer dichos vehículos para largas distancias o una mejora en la autonomía de los mismos. Actualmente se está trabajando en ambos aspectos y cada vez es más frecuente ver en la vía pública cargadores de carga lenta (8h, hasta 3,6 kW, 16 Arms monofásico/AC) o carga semirápida (4h, hasta 7,3 kW, 32 Arms trifásico/AC). Sin olvidar los cargadores rápidos de alta potencia DC (de 30’ a 15’ 80% capacidad de la batería, de 50 kW a 100 kW). Esta perspectiva de expansión del mercado y recientes medidas regulatorias para la carga del vehículo eléctrico en usuarios particulares (ITC-BT-52 [3] del REBT español) presagia un crecimiento favorable y una rápida evolución de los EVs y PHVs en los próximos años.

Como se acaba de ver, existen varios tipos de carga para los EVs y PHVs. En el mercado actualmente dichos vehículos emplean un cargador de a bordo (con un conector de baja/media potencia para cargar la batería a través de una línea monofásica o trifásica) o un conector de alta potencia que admite cargas en DC. Concretamente, el cargador de a bordo para cargas lentas monofásicas, requiere tener un volumen lo suficientemente optimizado para caber en el limitado espacio del vehículo eléctrico y sobre todo, del híbrido enchufable, que también posee motor térmico. Dicho cargador se compone de un corrector de factor de potencia activo (PFC) AC /DC que a su vez actúa como un pre-regulador que establece el bus de continua hacia otro convertidor DC/DC, alimentando este último la carga de las células de la batería. En esta configuración, es necesaria la introducción de un condensador entre la primera etapa PFC y la segunda etapa (convertidor DC/DC) previa a la carga de la batería [4].

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Carga

Etapa

PFC

Activo

AC/DC

Convertidor

DC/DC

Condensador intermedio

VAC( )ACv t

Figura 1: Configuración del cargador de a bordo.

La funcionalidad de dicho condensador intermedio reside en dos aspectos, el primero, reducir drásticamente el rizado de la tensión proveniente de la etapa PFC y el segundo, cumplir el tiempo de “hold up” necesario para continuar alimentando durante un corto período la segunda etapa DC/DC en caso de producirse una caída temporal breve de tensión de la red [5]. Estos dos aspectos dictaminan los criterios a la hora de dimensionar y diseñar dicho condensador. Cabe destacar que dependiendo del tipo de aplicación al cual va destinada la etapa PFC, no es necesario que el condensador este sujeto al criterio del tiempo de “hold up” puesto que puede ser aceptable la desconexión momentánea de la etapa DC/DC, p.ej. en el caso de un cargador de baterías, cuya desconexión no representa un peligro o perjuicio hacia las personas como sí podría pasar en la desconexión de la alimentación de un ascensor. Además, el cargador de baterías tampoco experimenta grandes variaciones como carga.

Para reducir al máximo el rizado de tensión que se introduce hacia la etapa DC/DC (típicamente por debajo del 10% del valor rms de la tensión del condensador [6]) con controles a frecuencia constante (PWM) comúnmente implementados, los cuales, facilitan el diseño de filtros de EMI’s, se opta por diseños con capacidades elevadas a la salida de la etapa PFC. Los condensadores electrolíticos de aluminio son los más empleados en este tipo de configuración puesto que ofrecen capacidades elevadas con un tamaño relativamente reducido, alta densidad energética y rangos de tensión nominal aceptables (entre 400 V y 500 V). Por otra parte, el bajo ciclo de vida útil que manifiestan (menos de 8000 h) en entornos de alta temperatura como el caso de la carga de la batería en EVs y PHVs ha provocado la sustitución de éstos por condensadores de película de plástico (film). Estos condensadores ofrecen mayor ciclo de vida útil bajo condiciones de alta prestación y temperatura a la vez que soportan tensiones nominales más elevadas que los electrolíticos. Por el contrario, se necesita un encapsulado más voluminoso para conseguir la misma capacidad en comparación a los electrolíticos.

Resulta evidente ver entonces que para diseñar cargadores de baterías basados en condensadores de tipo film que incrementen la fiabilidad del cargador, sin tener que aumentar el volumen de los cargadores basados en condensadores electrolíticos, es necesario reducir la capacidad entre las dos etapas vistas en la Figura 1. Sin embargo, mediante el control usualmente empleado a frecuencia constante de la etapa PFC al reducir dicha capacidad se produce un aumento del rizado de la tensión del condensador, afectando simultáneamente al rizado de la corriente de entrada, que queda distorsionada. Se parte de la hipótesis que este hecho puede afectar al empobrecimiento del Factor de Potencia (PF) y un aumento de la Distorsión Armónica Total (THD).

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Por tanto, en el siguiente proyecto se tratará de reducir la capacidad intermedia sin ver comprometidos los parámetros PF y THD del sistema. Para ello se ha diseñado e implementando la etapa PFC y aplicado un control de corriente por histéresis analógico de frecuencia variable que se ha modelado mediante la técnica del Control en Modo Deslizante (SMC).

2. Objetivo

El objetivo principal del presente proyecto subyace en reducir al máximo la capacidad del condensador film intermedio entre la etapa PFC y DC/DC (Figura 1) sin que se produzcan las anomalías resultantes comentadas (distorsión de corriente de entrada) que introduce el control tradicional a frecuencia constante PWM. Para llevar a cabo dicha tarea se empleará una etapa PFC activa AC/DC basada en un rectificador de onda completa de puente de diodos que alimentará a un convertidor elevador (boost). La conmutación de dicho convertidor se efectuará mediante un control analógico de corriente por histéresis a frecuencia variable modelado mediante la técnica de control SMC. Este tipo de control de estructura variable mantiene al convertidor funcionando en modo deslizante en torno al punto de equilibrio de una de las variables de estado del sistema delimitado por unos márgenes de histéresis. De la misma manera, este control impondrá a la etapa PFC un comportamiento de Resistor Libre de Pérdidas (LFR), el cual confiere que la corriente de entrada sea proporcional a la tensión de entrada del PFC, transmitiendo idealmente la totalidad de la potencia de entrada en el PFC a su salida (topología POPI→DC Power Output= DC Power Input). La etapa del convertidor DC/DC posterior al condensador intermedio corresponde a un convertidor reductor (buck) que alimenta la batería. Esta etapa no ha sido implementada físicamente pero se ha sustituido por una carga electrónica de potencia constante durante las pruebas experimentales. La naturaleza POPI del convertidor buck permite realizar esta aproximación sin alterar los resultados finales experimentales.

El trabajo se compondrá a grandes rasgos de diferentes secciones. Inicialmente se introducirán diversos conceptos generales referidos a la etapa PFC. En siguientes apartados se podrá observar el cálculo del condensador mínimo viable y la modelización, diseño e implementación de la etapa PFC. Posteriormente, se realizará las simulaciones y pruebas experimentales a través del prototipo diseñado en laboratorio y extrayendo las conclusiones finales a tener en cuenta.

3. Especificaciones

Para la realización del siguiente proyecto se han cumplido las siguientes especificaciones técnicas:

Obtención del condensador mínimo sin distorsión de la corriente de entrada del PFC y cumplimiento del reglamento en contenido armónico de corriente IEC61000-3-2 (circuito clase A).

La implementación de una etapa PFC compuesta por un convertidor boost, mediante control analógico de corriente por histéresis, sintetizando un comportamiento de LFR.

14

Diseño e implementación del control analógico de corriente por histéresis (lazo de

corriente) mediante la técnica de control SMC y lazo de tensión (PI) para estabilizar la tensión a la salida del boost.

Las especificaciones técnicas a cumplir por la etapa PFC a máxima potencia serán:

Figura 2: Tabla de especificaciones del convertidor

Nota: El rizado de tensión del condensador intermedio no estará sujeto a especificaciones ya que éste variará según la capacidad introducida en las pruebas experimentales. El rango de frecuencias de funcionamiento del convertidor es variable y según la tensión de salida regulada en la etapa PFC podrá funcionar a frecuencias mínimas de 25 kHz o máximas de 100 kHz en casos extremos (máxima potencia, tensión de salida DC mínima.

4. Estado del Arte

4.1 El Concepto de PFC (Corrector de Factor de Potencia)

4.1.1 Factor de Potencia con Carga Lineal (cos φ)

Para entender el porqué de la necesidad de introducir un PFC en un sistema donde hay gran transferencia de potencia y energía que abastece, generalmente, a cargas no lineales (como motores, variadores de velocidad, rectificadores o convertidores) presentes en la mayoría de aplicaciones industriales, se debe conocer, previamente, el significado de cos φ.

En los circuitos AC con carga lineal (resistencias, inductancias, condensadores) la tensión y la corriente tienen formas de onda independientes. La tensión viene dada por la red como una onda sinusoidal periódica (frecuencia 50 o 60 Hz) y la corriente también será sinusoidal y proporcional a la onda de tensión. Estas dos ondas sinusoidales V-I pueden estar en fase o no dependiendo de la naturaleza de la carga lineal (inductiva, capacitiva, resistiva pura). La mayoría de cargas lineales se componen de una combinación de las anteriores, por tanto, no es raro encontrar la tensión y corriente desfasadas en menor o mayor término.

De esta manera, cosφ indica el desplazamiento angular en el tiempo existente entre la onda de tensión y la onda de corriente suministradas por la red. Para obtener la expresión matemática de cos φ, la tensión y la corriente se pueden relacionar mediante términos de potencia. Las potencias que podemos encontrar en dichos circuitos se denominan, potencia

[Vrms] 230 [Hz] 50

Vo [V](lazo de tensión) 400 Vo,rms [V](diseño 400

Po [kW] 1 fsw [kHz] variable

iL 30%

15

aparente S [VA], potencia activa o valor medio P [W] y potencia reactiva Q [VAr]. Las tres potencias se relacionan mediante la siguiente magnitud compleja:

S P Qj (1.1)

Como se aprecia en (1.1) la potencia activa P corresponde con el vector del eje real, la potencia Q reactiva con el vector del eje imaginario y la potencia S aparente será el resultado de la suma vectorial de las anteriores (módulo). Dando lugar al siguiente triángulo fasorial:

|S|=Vrms·Irms

P=Vrms·Irms·cosφ

Q=Vrms·Irms·sinφ

φ

Figura 3: Triángulo fasorial de potencias

Observando la Figura 3, es fácil deducir la expresión de cos φ. Se puede obtener mediante la básica relación trigonométrica de la ecuación (1.2) que relaciona potencia real entre potencia aparente:

2 2

2 2

cos

· ·cos cos·

rms rms

rms rms

P

S

S P Q

I VP PPF

S I VP Q

(1.2)

Se puede visualizar en el triángulo de potencias que el cos φ dependerá de P y Q, con sus correspondientes dependencias de corriente y tensión eficaz de entrada. En este caso, ya que se considera la carga como lineal, los valores de corriente y tensión eficaces no presentan armónicos que distorsionen la señal. Por tanto, se puede considerar que el factor de potencia es PF=cosφ. El rango de valores será 0≤ cos φ≤1. Interesa que el valor de cos φ sea lo más próximo a la unidad, ya que esto se traduce en un desfase nulo entre V-I dando un mejor aprovechamiento de la energía. Por tanto, el objetivo es reducir al máximo posible la potencia Q. La carga puramente resistiva es la que cumple con el comportamiento ideal de alcanzar el valor unitario de cosφ, eliminando así la componente compleja Qj y estableciendo que la onda de tensión y corriente alterna se muestren en fase, proporcionando la transmisión más favorable de potencia P. Las cargas inductivas y capacitivas, por el contrario, introducen componente compleja. Las inductivas introduciendo Q>0 (consumen reactiva) y las capacitivas Q<0 (generan reactiva). Por tanto, con el fin de reducir Q y tender a un cosφ=1, es típico conectar en paralelo cargas LC, compensándose así las componentes complejas aportadas por cada elemento reactivo. El cosφ también recibe el nombre de factor de desplazamiento [7] y el ángulo φ del

16

triángulo de potencias visto en la Figura 3 es el mismo que el del fasor de la impedancia de entrada (1.3), donde V e I son el valor de pico de las formas de onda perfectamente sinusoidales de tensión y corriente de red.

cos cos( )

VZ Z

I

(1.3)

4.1.2 Factor de Potencia con Carga no Lineal (PF): El Factor de Distorsión (DF) y la

Distorsión Armónica Total (THD).

Como se ha mencionado en el anterior apartado muchos dispositivos de alta potencia tales como convertidores conmutados o rectificadores presentes en etapas de regulación y rectificación entre la red y una carga (como el caso del presente proyecto) pueden propiciar distorsión en la onda de corriente de la red. Dicha distorsión se genera por armónicos indeseables que aparecen en el espectro de frecuencias de la corriente de la red. Estos armónicos hacen que tanto tensión como corriente dejen de cumplir la proporcionalidad vista en el anterior apartado y produce un comportamiento no lineal de la carga. Para visualizar mejor esta afirmación, a continuación veremos las expresiones que lo verifican.

La onda de tensión (no necesariamente sinusoidal) viene dada por la red con un período T=2/. La onda de corriente , se determina por la respuesta que ofrece la carga. Si e son funciones periódicas se puede demostrar que ambas pueden ser expresadas como serie de Fourier [7]:

0

1

01

( ) cos( )

( ) cos( )

AC n n

n

AC n n

n

v t V V n t

i t I I n t

(1.4)

Las expresiones (1.4) describen que tanto como están constituidas por una serie infinita convergente suma de funciones seno o coseno, con un término X0 asociado al armónico de continua de cada señal. La amplitud del primer armónico corresponderá al armónico X1 fundamental que contiene la frecuencia fundamental t de la forma de onda. El resto, serán armónicos de amplitud Xn situados a frecuencias múltiplos enteros de t. Cabe destacar que la amplitud Xn irá decreciendo conforme n vaya aumentando. Si se considera una red AC que aporta tensión que contiene únicamente componente fundamental (perfectamente sinusoidal) pero en cambio la carga provoca armónicos en se puede demostrar que el valor medio de la potencia activa P de dicho sistema será:

17

1 10 0 1 1

10

· ·1 ( )· ( ) · cos( ) cos( )2 2

2

T

n nn n

n

V I V IP v t i t dt V I

T

T

(1.5)

La expresión (1.5) deducida de la integral de la potencia instantánea nos afirma que únicamente se transmite energía útil o potencia activa de la red a la carga en los armónicos de tensión y corriente situados a la misma frecuencia. Este hecho se debe a la ortogonalidad matemática implícita en el valor medio de la potencia instantánea, anulando el producto escalar de armónicos a diferentes frecuencias. Por tanto, si la tensión únicamente contiene armónico fundamental V1 y la intensidad su componente I1 fundamental y otros armónicos se verifica (1.5). Así pues, se puede deducir que dichos armónicos de no aportan transmisión de energía o Potencia activa P a la carga. Si también se aplica la expresión de la corriente eficaz Irms de este caso particular [7]:

0 0

2 22

01 12 2

n nrms I

n n

I II I

(1.6)

En (1.6) se puede ver que a medida que la señal de corriente contiene más armónicos en su espectro de frecuencia aumenta el valor de Irms aportada por la red a la carga y esto se traduce en pérdidas por efecto Joule de las resistencias en serie que contienen por naturaleza los conductores del circuito (como cables, transistores):

2 ·Pérdidas rms seriesP I R (1.7)

Finalmente, dado que se ha considerado que la señal de voltaje no contiene armónicos, el factor de potencia resultante queda como [7]:

11 11 1

1 121

1

1 11 1

· cos( )22 ·cos( )

·2

·cos( ) ·cos( )

rms

rms rms

rms n

n

rms rms

IV IP

PFS V I I

I I

I I

(1.8)

Se puede ver que PF depende ahora también, no solo del cosφ, sino de otro parámetro insertado por los armónicos de la corriente y denominado Factor de Distorsión (DF):

18

1

1

2

1

2 ·

20(0%) 1(100%)

rms

rmsn

n

II

DFII

DF

(1.9)

Este factor, mide el ratio de diferencia entre el valor eficaz de la componente fundamental de la corriente y su valor eficaz. En otras palabras, mide la distorsión que se ha insertado en la señal de corriente. Se puede observar, que a medida que aumenta el número de armónicos el valor de DF disminuirá, queriendo decir que la señal de corriente es cada vez de menos calidad y con mayor distorsión. Si DF=1(100%) no hay armónicos que afectan a la corriente y tendríamos señales de corriente y tensión perfectamente sinusoidales y proporcionales dando lugar al mismo factor de potencia visto en (1.2) y teniendo entonces una carga lineal. Para medir dicha distorsión se emplea generalmente otro término denominado Distorsión Armónica Total (THD):

2

2

1

2

0(%)

n

n

I

THDI

THD

(1.10)

En este caso el THD ofrece un ratio (distorsión) entre los armónicos de la corriente y su componente fundamental. La relación es inversa al DF, es decir, a medida que disminuyen los armónicos de la señal , el THD disminuirá siempre y cuando la amplitud de los armónicos In sea lo suficientemente reducida respecto al fundamental. Los valores de THD se encuentran en un rango [0%,) e interesa que sea lo más reducido posible.

También se puede expresar DF y PF en función de THD:

2

2

1

2

11 ( )

1

cos( )1 ( )

rms

rms

DFTHD

ITHD

I

PFTHD

(1.11)

Una vez vistos los conceptos teóricos de la inserción de armónicos por parte de las cargas no lineales a la de la red, se puede resumir que:

19

El PF cumplirá la ecuación vista en (1.8) y dependerá del factor de distorsión

(DF) y el factor de desplazamiento cosφ. Los elementos reactivos (inductancias, condensadores) aportan desfase entre e perjudicando la transferencia de potencia activa P a la carga y reduciendo el PF. De la misma forma, los armónicos introducidos por no aportan transferencia de potencia y aumentan las pérdidas por efecto Joule al incrementar el valor de (1.6).

PF= cosφ es un caso particular de la expresión (1.8) y denota que tanto señal de

tensión como señal de corriente poseen proporcionalidad (sin distorsión, DF1, THD0) y, en caso de ser PF=1(puramente resistivo), también igualdad de fase. Este último caso, asegura la transferencia más eficiente de potencia de la red a la carga, minimizando las pérdidas.

Por tanto, la etapa PFC de un sistema de potencia tiene como misión eliminar la distorsión propiciada por armónicos indeseables de cargas no lineales y corregir el desfase que se pueda producir entre e de la red. El PFC monofásico ideal sería aquel que logra dar a la carga un comportamiento resistivo puro (PF=1, THD=0), logrando así proporcionalidad y misma fase entre e . En la práctica, se consiguen valores de PF muy próximos a la unidad (0.940.99) que se consideran válidos. Los valores de THD también son muy bajos (3%4%), con amplitudes de armónicos respecto a la fundamental que deben cumplir las normas establecidas (IEC61000-3-2 [8] en este caso) según el tipo de aplicación. A continuación se verán las arquitecturas PFC más empleadas.

4.2 Estructuras PFC Pre-reguladoras

La rectificación de la tensión de red es una acción común en las aplicaciones de la electrónica de potencia, puesto que muchas cargas funcionan con alimentación DC pero la distribución eléctrica se realiza en AC. La estructura típica rectificadora de onda es el llamado puente de diodos rectificador de onda completa. Posteriormente se emplea una etapa PFC que establezca una tensión como bus de continua o pre-regulador, y deseablemente, dicha etapa PFC debe ofrecer un comportamiento resistivo con respecto a la red.

Hay dos tipos de arquitecturas que llevan a cabo tal misión, los PFC pasivos y los activos.

4.2.1 PFC Pasivos

Esta tipología se realiza mediante configuraciones con elementos pasivos (inductores, capacitores). La regulación de tensión se realiza por la naturaleza propia almacenadora de los elementos pasivos en cuestión, sin emplear arquitecturas de control. Esto los dota de mayor simplicidad. Sin embargo, también muestran algunas desventajas. Ofrecen altos índices de THD, con lo cual, la corrección del factor de potencia es bastante escueta. La ausencia de estructura de control propicia una regulación de tensión poco precisa (pobre respuesta dinámica).

20

CA

+

-

RL

CA

+

-

RL

CA

+

-

RL

a)

b) c)

Figura 4: Topologías clásicas de PFC pasivos. a) Con filtro capacitivo a la salida del rectificador. b) Con filtro capacitivo a la salida y filtro inductivo en la entrada del rectificador. c) Con filtro inductivo y capacitivo a la salida del rectificador.

La típica estructura (Figura 4 a)) se compone de un filtro capacitivo conectado en paralelo a la carga [9]. De esta manera, se consigue una regulación de la tensión de la carga, aunque no muy constante. Para rebajar el rizado que se obtiene en la tensión regulada se emplean grandes capacidades. Sin embargo, la corriente de línea deja de ser sinusoidal y pasa a ser impulsional. Esto se produce porque los diodos del puente rectificador únicamente conducen cuando se produce la carga del capacitor. En consecuencia, se emiten armónicos a la red por la comentada deformación de la corriente de línea. Este hecho se suele solucionar con la conexión de filtros inductivos en serie en la entrada del puente rectificador (Figura 4 b)) o en la salida del mismo (Figura 4 c)). De esta manera se consigue eliminar ciertos armónicos de alta frecuencia, mejorando la forma de la corriente de entrada y también insensibilidad al ruido. Sin embargo, se deben de dimensionar grandes valores de inductancia y esto es costoso. Además, la adición de elementos reactivos como solución (inductancias) puede repercutir en el desfase de tensión y corriente de entrada.

0.02 0.03 0.04 0.05 0.06

Time (s)

0

-20

-40

-60

20

40

60

Iin2

0 1000 2000 3000 4000 5000Frequency (Hz)

0

2

4

6

8

10

12

Iin2

0 1000 2000 3000 4000 5000Frequency (Hz)

0

2

4

6

8

10

12

Iin1b)

c)d)

0.02 0.03 0.04 0.05 0.06

Time (s)

0

-20

-40

20

40

Iin1a)

Figura 5: a) Corriente de entrada pulsante de la configuración puente de diodos+filtro capacitivo. b) Espectro de frecuencias de la corriente pulsante, se observa un alto contenido de armónicos a baja y alta frecuencia. c) Corriente de entrada pulsante de la configuración puente de diodos+filtro capacitivo e inductivo (entrada). d) Espectro de frecuencias de la corriente pulsante, se observa una mejora del contenido de armónicos a media y alta frecuencia.

21

Así pues, por las razones expuestas, resulta poco funcional emplear este tipo de PFC en nuestra aplicación cargador de batería puesto que, como se observa, se inyecta gran cantidad de armónicos a la red o se deben emplear filtros inductivos de grandes dimensiones. Por esta razón, se emplea un PFC activo como etapa pre-reguladora. A continuación se describe este tipo de estructura.

4.2.2 PFC Activos

En este tipo de estructuras se emplea, a diferencia de las pasivas, una etapa pre-reguladora posterior al rectificado formada por un convertidor DC/DC conmutado. En el convertidor se combinan elementos pasivos con elementos semiconductores (diodos, MOSFET). Mediante leyes de control que modelan la conmutación del elemento semiconductor (MOSFET) y lazos de realimentación se puede conseguir una regulación precisa de la variable deseada. Consecuentemente, se requiere un diseño más complejo a causa de la arquitectura externa de control (PWM por ejemplo) pero se consiguen altas prestaciones, disminuyendo el THD a valores muy reducidos y alcanzando, según el control implementado, factores de potencia cercanos a la unidad. Por el contrario, son sistemas que pueden inestabilizarse y en muchas ocasiones presentan no linealidades. Por consiguiente, se deben diseñar leyes de control óptimas para linealizar y estabilizar el sistema entorno a un punto de equilibrio favorable.

RL

DC/DC

+

-



( )ACv t

( )ACi t

Figura 6: Topología PFC activo

Se puede observar que esta etapa se introduce previamente al condensador visto en los PFC pasivos. Como se ha comentado en la introducción, la función principal de este condensador es ajustar el rizado de la tensión de salida del convertidor, filtrar componentes de baja frecuencia no deseables y ajustar el tiempo de hold-up de cara a posteriores etapas reguladoras. Más adelante se abordará a fondo el cálculo del valor mínimo de este condensador, objetivo principal de este proyecto, sin afectar a las prestaciones de la etapa PFC.

Una de las ideas que se ha mencionado ha sido la de conseguir un PFC capaz de dotar a la carga un carácter resistivo de cara a la red, para mantener proporcionalidad y fase entre e . A continuación se introducirá el concepto LFR, para satisfacer tales cualidades en la etapa DC/DC.

4.3 Concepto de Resistor Libre de Pérdidas (LFR)

Este concepto fue introducido por Sigmunt Singer en 1990 y modelado por éste último, Erickson y Madigan en 1992 [7][10]. De forma simple, se podría definir como un pre regulador que visto desde la red, dota a la carga un comportamiento muy próximo al resistivo (PF1), aprovechando de esta manera la mayor transferencia de potencia. De esta

22

manera, también se consigue una proporcionalidad entre la tensión de entrada y la intensidad (linealidad) al mismo tiempo que se evita el desfase de ambas señales. Sin embargo, las resistencias producen también pérdidas en forma de calor. Por esta razón, Singer propone la síntesis de una resistencia artificial configurada por un elemento que emule un comportamiento resistivo con la supresión de transformar la energía en calor. Esto se puede conseguir por medio de una estructura circuital controlada y un elemento almacenador de energía lineal (inductor, capacitor). Según el control aplicado, dicha estructura circuital se comportará como un elemento resistivo que transmite la energía absorbida al elemento almacenador, eliminando así las pérdidas de calor.

La modelización ideal del LFR consiste en un bipuerto con un resistor (resistencia de emulación o virtual) en el puerto de entrada y una fuente de potencia en el puerto de salida, de forma que se transmite idealmente toda la potencia de entrada absorbida por el resistor al puerto de salida (topologia POPI). Además la resistencia emulada o constante de proporcionalidad entre tensión y corriente de entrada (simple ley de Ohm) puede ser controlada, pudiendo así regular la transferencia de potencia del puerto de entrada al de salida.

Rectificador ideal (LFR)

21( )e

Vp t

r

1( )V t 2 ( )V t

1( )i t2 ( )i t

( )e controlr v

controlv

1( )V t er1( )V t

( )e controlr v

)a )b

)c

1( )i t 1( )i t

Figura 7: a) Resistencia emulada del puerto de entrada. b) Dicha resistencia puede ser controlada, regulando así la transferencia de potencia. c) Modelo del circuito equivalente del LFR.

Las ecuaciones instantáneas resultantes del modelo de la Figura 7 serán:

11 1

21

1 2 1

( )( ) ( ( ))· ( )( ( ))

( )( ) ( ) ( )( ( ))

e control

e control

e control

v ti t g v t v t

r v t

v tp t p t p t

r v t

(1.12)

23

Si se añadiese una carga resistiva R al puerto de salida y se observasen las ecuaciones de estado estacionario de la potencia:

221.

1 1.

22,

2

2,

1,1 2

2,

1,

·

·

1·

rmsrms e

e

rms

rms

e

rms

rms

rms e

VP V G

R

VP

R

VR G

VP P

I

I R G

(1.13)

Se puede apreciar que el hecho de conectar o variar la carga de la salida del LFR no incurre variación alguna de potencia puesto que esta potencia depende de la tensión de la entrada y la resistencia emulada. Además en (1.13) se denota que la tensión de salida puede ser controlada en función de la resistencia emulada o conductancia emulada

y la tensión de entrada , o lo que es lo mismo, según la potencia deseada.

4.3.1 Convertidor DC-DC Seleccionado como LFR

Varias estructuras de convertidores DC-DC pueden ser sintetizadas con los principios del LFR, dependiendo del control implementado para lograrlo y el modo de conducción del convertidor. El objetivo es que dicho convertidor exhiba una impedancia de entrada resistiva en estado estacionario. En el caso de convertidores de topología buck-boost, Sepic y Ćuk presentan una impedancia de entrada resistiva de entrada en estado estacionario para modos de conducción discontinua (MCD) de corriente, incluyendo únicamente un lazo de control para la regulación de tensión de salida [11]. Las naturalezas elevadoras-reductoras (Sepic), y elevadoras-reductoras inversoras (buck-boost, Ćuk) se descartan para nuestra aplicación ya que conviene mantener un nivel de tensión regulado positivo para la carga de las baterías, y además, disponen de más elementos pasivos que aumentarían el volumen del cargador. Otros convertidores elevadores como el fly-back también son descartados por la inserción del aislamiento galvánico necesario, al igual que el Ćuk aislado, lo que también incurriría en el aumento del volumen del cargador.

24

0 1 ;(1 )V

i

Elevador

VA

V D

0

, /

;(1 )V

i

Inversor Elevador Reductor

V DA

V D

0

/ Re

;(1 )V

i

Elevador ductor

V DA

V D

0

Re

;V

i

ductor

VA D

V

0 1 ;(1 )V

i

Elevador

VA

V D

0

, /

;(1 )V

i

Inversor Elevador Reductor

V nDA

V D

1i

1L

1v 2C

+

-

+

-2v R

1i

1L

1v 2C+

-

+

-2v R

1C

1i

1L

1v 2C+

-

+

-

2v R1C

2L

2i

1i

1L

1v2C

+

-

+

-2v R

1C

2L

2i

2L

2i

1i

aL

1v

bC

+

-+

-

2vR

aC

2i

1i

1L

1v2C

+

-

+

-2v R

1C

2L

)a

)b

)c

)d

)e

)f

2v

oL

oC

1: n

Figura 8: Convertidores DC/DC para seleccionar como etapa LFR y ratio de conversión de tensiones entrada- salida en estado estacionario [12]: a) Convertidor ” boost” con filtro capacitivo (Seleccionado); b) Convertidor “buck” con filtro

de entrada (BIF); c) Convertidor “boost” con filtro de salida (BOF); d)Convertidor Ćuk; e) Convertidor Ćuk con aislamiento galvánico; f) Convertidor SEPIC.

El convertidor boost operando en modo de conducción continua (MCC), ofrece una arquitectura más simple que las anteriormente mencionadas y ocupa menos volumen. Si se aplicase un control a frecuencia fija de conmutación (PWM) para efectuar un comportamiento LFR [11], en dicho convertidor aparecen plantas de control más complejas y mayor orden que si se aplican controles a frecuencia variable. Mediante un control histerético de corriente a frecuencia variable se puede proporcionar un comportamiento resistivo en el boost funcionando en MCC [13]. Con este control se dotará a la corriente de entrada del convertidor boost proporcionalidad con la tensión de entrada aplicando la técnica de control SMC que analizará el comportamiento dinámico del control histerético de corriente. Además se reduce el orden del sistema en comparación al control PWM convencional. Todo esto será explicado con más detenimiento en posteriores secciones.

25

Así pues, debido a la simplicidad y buenas prestaciones de regulación de tensión para la carga de batería se seleccionará el convertidor “boost” como etapa PFC. A este convertidor se le sintetizará un comportamiento de LFR mediante un control analógico de corriente por histéresis que trabaja a frecuencia variable. De igual manera, este control hace factible la reducción objetivo de la capacidad del condensador intermedio entre la etapa PFC y segunda etapa DC/DC, sin producir la distorsión de corriente de entrada que causa dicha reducción en los controles PWM de frecuencia fija. Como etapa secundaria DC/DC previa a la carga de la batería se ha seleccionado el convertidor reductor “buck”. El reductor es una estructura simple y poco voluminosa, además, la relación entre la intensidad de entrada y salida del convertidor buck es inversamente proporcional a la relación de sus tensiones en estado estacionario. Es decir, se produce una elevación de la corriente de salida del convertidor buck respecto su corriente de entrada en estado estacionario, hecho que favorece la velocidad de carga de la batería. Esta segunda etapa no se abordará ya que ha sido sustituida durante el proyecto por una carga de potencia activa que resulta equivalente.

Boost

AC/DC

Buck

DC/DC

BATV( )acV t

LINKCPFC

Figura 9: Bloque funcional del cargador en lazo abierto.

(Se sustituirá el subíndice “LINK” por “LK” para agilizar escritura de cálculo)

5. Problemática del diseño convencional del condensador intermedio .

Como se ha explicado, el diseño convencional del condensador de salida de la etapa PFC se basa en los criterios del tiempo de hold up y la obtención de bajos rizados de tensión de salida de dicha etapa PFC. Para conseguir estos rizados reducidos de tensión de salida se utilizan grandes capacidades con condensadores electrolíticos. El hecho de emplear diseños de control de corriente a frecuencia constante como el PWM, evita la reducción de estas capacidades porque se produce un rizado elevado de la tensión de salida de la etapa PFC y simultánemanete una distorsión del rizado de la corriente de red. Para evitar esta distorsión producida por el aumento de rizado que supone la redución de la capacidad del condensador , es posible emplear un lazo de control de corriente histerético en la etapa PFC. De esta manera, se pueden introducir capacidades más reducidas mediante condensadores de tipo plástico –film que poseen una mayor fiabilidad que los electrolíticos.

Por ello, en la siguiente sección, se podrá visualizar el desarrollo del diseño convencional de la capacidad del condensador , el diseño propuesto para reducir dicha capacidad y por último, una explicación más detallada del efecto que produce la reducción de esta capacidad en el rizado de corriente de entrada de la etapa PFC, empleando un control de corriente a frecuencia constante o, contrariamente, un control histerético de corriente de frecuencia variable.

26

5.1 Diseño convencional del Condensador .

El diseño convencional de este capacitor se realiza modelando la etapa PFC compuesta por el convertidor boost como un LFR y la carga, que estaría formada por el convertidor buck , se puede modelar como un sumidero de potencia, como se ha descrito con anterioridad y se visualiza claramente en la siguiente imagen:

LFR

2( )ACin

e

v tP

r( )ACi t

er( )ACv t

inP

( )outi t

( )LKCv t

outP

Condensador

intermedio

LKC

,LK refCVRegulación del

voltaje de salida

( )LKCv t

Figura 10: Etapa del convertidor boost como generador de potencia (LFR), condensador intermedio, lazo regulador de tensión de salida y sumidero de potencia (etapa convertidor buck).

Se cumplen las propiedades que ya se han especificado del LFR como proporcionalidad de tensión y corriente de red mediante la resistencia emulada y transferencia de la potencia de la entrada al condensador intermedio y al sumidero de potencia.

El voltaje de entrada se define como:

( ) ·sinAC Mv t V t (1.14)

Dónde MV será el valor de pico de la tensión de red y la frecuencia angular de la red. La corriente de entrada estará definida por la siguiente expresión:

( )( ) AC

AC

e

v ti t

r (1.15)

Dónde er será, como se ha explicado, la resistencia emulada de la etapa PFC. La corriente de entrada también se puede definir como:

( ) ·sinAC Mi t I t (1.16)

27

MI será el valor de pico de la intensidad de red. Por consiguiente, de las expresiones (1.14), (1.15) y (1.16) se puede deducir que:

MM

e

VI

r (1.17)

( )LKCv t

1(4 ) 1(2 ) 13 (4 ) 1( ) 13 (2 )

12 ( ) t

MV

MI

( )ACi t

( )ACv t

0

Figura 11: Formas de onda de , y

.

Como se puede visualizar en la Figura 11 la tensión a la salida del boost ( )LKCv t , que será

la misma localizada en bornes del condensador, tiene un valor más elevado que la tensión de entrada.

Los valores de pico MV e MI están relacionados con los valores eficaces como sigue:

,

,

· 2

· 2M AC rms

M AC rms

V V

I I

(1.18)

La potencia inP absorbida en la entrada se define de la siguiente manera:

2, ,( )· ( ) · sin ( ) · (1 cos(2 ))in AC AC M M AC rms AC rmsP v t i t V I wt V I t (1.19)

Se puede observar en (1.19) que la potencia de entrada contiene una componente de continua y otra componente armónica de dos veces la frecuencia de línea de la tensión de red. La componente continua de la potencia de entrada corresponderá al valor de la potencia absorbida en outP por el sumidero de potencia (etapa buck). Por consiguiente:

, ,·out AC rms AC rmsP V I (1.20)

A su vez esto es:

28

, ,·LKout C rms out rmsP V I (1.21)

Los valores ,LKC rmsV e ,out rmsI corresponderán a los valores eficaces de ( )LKCv t e ( )outi t

respectivamente. Para obtener el flujo total de potencia se aplica la ley de balance de potencias. Si se observa el nodo del condensador LKC de la Figura 10 se deduce:

LKin C outP P P (1.22)

Por consiguiente:

( ) ( )

( ) (1 cos(2 )2 2

( ) cos(2 ) cos(2 )2

LK

LK

LK

C in out

M M M MC

M MC out

P t P t P

V I V IP t t

V IP t t P t

(1.23)

( )inP t

outP

( )LKCP t

1(2 ) 1( ) 13 (2 ) 12 ( ) t

( )LKCW t

0

Figura 12: Formas de onda de potencia de entrada absorbida , potencia entregada a la salida y energía en el condensador

.

Como se puede apreciar en la Figura 12 cuando la potencia del condensador ( )LKCP t es

positiva se produce la carga energética del mismo y, contrariamente, cuando esta potencia es negativa el condensador descarga su energía. Dicha energía almacenada en el condensador intermedio LKC se puede describir mediante la siguiente expresión conocida:

21( ) · · ( )2LK LKC LK CW t C v t (1.24)

Si se aísla la tensión del condensador en (1.24) se tiene:

2 ( )

( ) LK

LK

C

C

LK

W tv t

C (1.25)

29

La energía del condensador también se define mediante la siguiente forma general, en función de su potencia y condiciones iniciales:

0

( ) (0) ( )LK LK LK

t

C C CW t W P d (1.26)

De la expresión de (1.26) se obtiene:

0

( ) (0) cos(2 ) (0) ·sin(2 )2LK LK LK

t

outC C out C

PW t W P d W t

(1.27)

Sustituyendo (1.27) en (1.25) se deduce:

22· (0)( ) sin(2 ) (0) sin(2 )LK

LK LK

C out outC C

LK LK LK

W P Pv t t v t

C C C

(1.28)

Asumiendo que:

,

(0)LK LK rmsC Cv V (1.29)

Se obtiene, entonces, la siguiente expresión de la tensión del condensador ( )

LKCv t :

2, 2

,

, 2,

( ) 1 sin(2 )

· 1 sin(2 )

LK LK

LK

LK

LK

outC C rms

LK C rms

outC rms

LK C rms

Pv t V t

C V

PV t

C V

(1.30)

Si se despeja LKC de (1.30)se tiene:

2 2,

sin(2 )( ( ) )

LK LK

outLK

C C rms

P tC

v t V

(1.31)

Llegados a este punto si se quisiera realizar un diseño con el condensador mínimo teórico posible que admite la expresión (1.31) se necesitaría que el denominador aumentase al máximo y esto se percibe con la mayor diferencia que haya entre 2 2

,( )LK LKC C rmsv t V si se

considera constante. Se debe por consiguiente, obtener los valores máximos y mínimos de ( )

LKCv t y el instante t en que éstos se producen. Para realizar este cometido, se debe obtener la derivada temporal de (1.30) e igualarla a cero:

30

, 2,

( ( )) cos(2 ) 0 cos(2 ) 01 sin(2 )

LK

LK

LK

C out

outLK C rms

C rms

d v t P tt

dt PC V t

C V

(1.32)

El término cos(2 )t de (1.32) será nulo para los ángulos 2 y 3

2 , así pues, se puede

determinar en qué instantes t se producirán los mínimos y máximos de ( )LKCv t :

1 1

2 2

22 43 322 4

t t

t t

(1.33)

Se puede demostrar que:

, 1 4

3, 2 4

min 1

max 2

( )

( )

tLK LK

tLK LK

C C

C C

v v t

v v t

(1.34)

Así pues, sustituyendo 1 4t t

en la ecuación (1.31) se obtiene:

2 2

,min ,LK LK

outLK

C C rms

PC

v V

(1.35)

Según la expresión obtenida en (1.35) se puede afirmar que el valor matemático mínimo de

LKC que asegura una solución real se obtiene si el valor de ,min 0LKCv quedando así pues:

, 2,LK

outLK LK math

C rms

PC C

V (1.36)

Sin embargo, el valor matemático de LKC en (1.36) no puede ser admisible a la práctica, puesto que implicaría que la tensión ( )

LKCv t a la salida del boost sea en ocasiones menor

que la tensión rectificada de entrada ( )gv t , propiciando un funcionamiento inadecuado en dicho convertidor. En la siguiente imagen se puede observar lo aquí expuesto:

31

1(4 ) 1(2 ) 13 (4 ) 1( ) 13 (2 ) 12 ( ) t

,LKC rmsV

, ( )LK LKC C mathv t

10 , ( )LK LKC C mathv t

,min ( )LK LKC Cv t

( )gv t

MV

,LKC pk pkv

0

Figura 13: Formas de onda teóricas de para , , y voltaje

rectificado de entrada .

Como se acaba de explicar y se puede visualizar en la Figura 13 el valor teórico del condensador ,LK LK mathC C no puede ser válido puesto que mediante dicho valor las

tensiones de entrada ( )gv t y salida ( )LKCv t intersecan, afectando al funcionamiento normal

del convertidor boost. Por esta restricción impuesta en la naturaleza de dicho convertidor se puede deducir que a la práctica el valor mínimo límite de LKC se logrará cuando ( )gv t y

( )LKCv t sean tangentes en un punto. El cálculo de dicho condensador mínimo se verá en la

siguiente sección.

Prosiguiendo con el cálculo convencional del condensador intermedio, mediante la expresión (1.26) anterior y aplicando la energía acumulada en el condensador en los instantes 2t t comenzando desde 1t t obtenidos en (1.33) se tiene:

2

1

2 1( ) ( ) cos(2 )LK LK

t

C C out

t

W t W t P d (1.37)

Por consiguiente, de (1.37) se obtiene:

2 2,max ,min

1 12 2LK LK

outLK C LK C

PC v C v

(1.38)

Con lo cual, se puede aislar el condensador LKC de la ecuación (1.38):

32

, ,

2 2max min

2( )

LK LK

outLK

C C

PC

v v

(1.39)

La ecuación del condensador deducida en (1.39) se puede emplear en caso que las especificaciones de diseño de dicho elemento marquen los valores de la tensión de salida

( )LKCv t máxima y mínima. Sin embargo, generalmente estos dos valores no se indican a la

práctica. Es más común tener como especificación de diseño del condensador intermedio el rizado de tensión de salida permitido y el valor de tensión eficaz a la salida. Los valores de

, maxLKCv y , minLKCv se relacionan con estos dos parámetros mediante las siguientes

aproximaciones:

,

,

min , ,

max , ,

LK LK LK

LK LK LK

C C rms C pk

C C rms C pk

v V v

v V v

(1.40)

Donde ,LKC pkv será la tensión de pico del rizado pico-pico ,LKC pk pkv de la tensión de

salida del boost ( )LKCv t . Las aproximaciones de (1.40) se pueden considerar correctas en

caso de que la capacidad LKC sea suficientemente grande, por ejemplo, LKC >4 ,LK mathC ,

consiguiendo así un margen de seguridad adecuado para que no intersequen ( )LKCv t y

( )gv t . Sustituyendo (1.40) en (1.39) se obtiene:

, ,2· · ·

LK LK

outLK

C rms C pk

PC

V v

(1.41)

Aplicando en la ecuación (1.41) las siguientes simples equivalencias:

, ,

, , ,

2

· (%)LK LK

LK LK LK

C pk pk C pk

C pk pk C rms C pk pk

v v

v V v

(1.42)

Donde , (%)LKC pk pkv se define como el rizado pico-pico relativo de ( )

LKCv t en %. Así pues, se deduce:

,max, 2

, ,· · (%)LK LK

out

LK convencional

C rms C pk pk

PC

V v

(1.43)

Finalmente, en la ecuación (1.43) se obtiene la expresión convencional para diseñar el condensador necesario en caso de tener un rizado pico-pico relativamente bajo, de aproximadamente , (%) 10%

LKC pk pkv . Este sería el caso de 10 , ( )LK LKC C mathv t de la

Figura 13 que corresponde a , (%) 10%LKC pk pkv . El significado de estos rizados

reducidos en el diseño convencional reside en realizar una tensión a la salida de la etapa PFC boost lo más próxima a una tensión de continua constante. Además, si se aplica una metodología de control clásica a frecuencia constante como el PWM y se emplean rizados elevados de tensión de salida la forma de onda de la corriente del inductor se verá afectada distorsionándose y afectando al factor de potencia. Es importante resaltar que el condensador debe ser diseñado de acuerdo a la máxima potencia de operación del sistema

33

( ,maxoutP ) con el fin de que la capacidad resultante asegure tener un valor de rizado de

tensión ,LKC pk pkv igual o menor al que dicten las especificaciones de diseño.

Mediante la ecuación (1.43), considerando un valor de diseño típico de rizado de tensión pico-pico relativo , (%) 5%

LKC pk pkv se obtiene el siguiente valor de capacidad convencional:

,max, 2 2

, ,

1000 397.89· · (%) 2 50·400 ·0.05

LK LK

out

LK convencional

C rms C pk pk

P WC F

V v

(1.44)

5.2 Diseño Propuesto del Condensador Intermedio Reducido.

Para llevar a cabo este diseño se debe tener en cuenta las siguientes consideraciones:

La segunda etapa DC/DC (convertidor buck) se comporta como una carga de potencia constante.

La regulación de la tensión de salida ( )LKCv t se lleva a cabo a partir de la etapa PFC.

Se dispone de variaciones o perturbaciones de carga muy reducidas.

Se admite un elevado valor de amplitud de rizado de la tensión de salida ( )LKCv t de

la etapa PFC.

Las consideraciones mostradas se pueden llevar a cabo, ya que, en primer lugar la segunda etapa DC/DC de naturaleza ideal POPI puede aproximarse como una fuente de potencia constante. Por otra parte, se pueden asumir variaciones de carga muy lentas al tratarse de una aplicación de cargador de baterías. También, como se ha comentado en el apartado anterior, para conseguir el mínimo valor de condensador es necesario disponer del mayor rizado posible de tensión ( )

LKCv t , pero, como ya se ha visto, respetando las restricciones propias del convertidor boost y también los requerimientos de la segunda etapa del sistema. Por esta razón, al tratarse dicha segunda etapa un convertidor buck, el voltaje ( )

LKCv t tiene que ser siempre mayor que el de la salida del buck. Así pues, como se ha visto en la Figura

13, el valor mínimo del condensador propuesto será aquel que satisface que ( )LKCv t sea

tangente con ( )gv t en un punto. Con el fin de llevar a cabo un estudio comparativo entre el diseño del condensador convencional anterior y el condensador reducido propuesto se considerará también en el diseño de este último los mismos parámetros outP y ,LKC rmsV

anteriores. Dicho esto y sabiendo que la tensión de entrada ( )gv t del convertidor boost

será la tensión rectificada de la red y la la tensión ( )LKCv t la tensión de salida del mismo

(obtenida en (1.30)) se puede deducir:

34

, 2,

( ) ( ) sin( ) · 1 sin(2 )LK LK

LK

outg C M C rms

LK C rms

Pv t v t V t V t

C V

(1.45)

A efectos prácticos el valor absoluto sin( )MV t es indiferente ya que ( )LKCv t no alcanzará

valores negativos. Así pues, operando:

2

2, 2

,

( sin( )) · 1 sin(2 )LK

LK

outM C rms

LK C rms

PV t V t

C V

(1.46)

2 2 22 2 2,

,( sin ( ))

( sin ( ))sin(2 )2sin( )cos( )

sin(2 ) 2sin( )cos( )

LK

LK

LK C rms M

LK C rms M

out

out

C V V tC V V tt

t tPP

t t t

(1.47)

El sin( )t y cos( )t de la expresión (1.47) pueden ser sustituidos por las siguientes expresiones equivalentes:

2 2

tan( ) 1sin( ) ; cos( )1 tan ( ) 1 tan ( )

tt t

t t

(1.48)

Resultando finalmente en la siguiente ecuación de segundo grado:

2

1 2tan ( ) tan( ) 0t k t k (1.49)

Donde el valor de los coeficientes 1k y 2k será:

1 2 2,

2,

2 2 2,

2( )

)

LK

LK

LK

out

LK C rms M

C rms

C rms M

Pk

C V V

Vk

V V

(1.50)

Así pues, resolviendo (1.49):

2

1 1 2( ) 4tan( )

2k k k

t

(1.51)

De la expresión (1.51) se pueden esperar tres posibles casos dependiendo del valor del término 2

1 2( ) 4k k . Se puede afirmar que:

Si (1.51) tiene dos soluciones reales ( ( )LKCv t y ( )gv t intersecan en dos puntos) entonces:

35

21 2( ) 4 0k k (1.52)

Si (1.51) tiene una solución única real ( ( )LKCv t y ( )gv t son tangentes) entonces:

21 2( ) 4 0k k (1.53)

Si (1.51) no tiene soluciones reales ( ( )LKCv t y ( )gv t no intersecan en ningún punto)

entonces:

21 2( ) 4 0k k (1.54)

De estos tres casos el de real interés para calcular LKC mínimo sería el segundo, en el cual se obtiene ( )

LKCv t y ( )gv t tangentes. Esta condición ya se ha explicado anteriormente y se

ha podido visualizar gráficamente en la Figura 13 con la forma de onda ,min ( )LKC LKv C t .

Por tanto, sustituyendo los valores de 1k y 2k (1.50) en (1.53) se obtiene:

,max,min 2 2

, ,

1

LK LK

out

LK

C rms C rms M

PC

V V V

(1.55)

De igual forma se puede decir que:

Si ,minLK LKC C , ( )LKCv t y ( )gv t no intersecan en ningún punto.

Si ,minLK LKC C , ( )LKCv t y ( )gv t intersecan en dos puntos.

A la práctica con el sistema basado en convertidor boost que se está tratando el valor LKC que se debe seleccionar debe ser ligeramente mayor que ,minLKC para evitar cualquier

intersección entre ( )LKCv t y ( )gv t , manteniendo así un correcto funcionamiento del

convertidor. Como se puede ver en (1.55) ,minLKC se diseñará de acuerdo a la máxima

potencia del sistema ,maxoutP , el valor eficaz ,LKC rmsV requerido y la frecuencia de la red,

dependiendo pues, de los mismos parámetros que ,LK convencionalC .

En la tabla de especificaciones del convertidor (Figura 2) se ha podido ver el valor numérico que tendrán los parámetros de la ecuación (1.55) siendo ,maxoutP =1 kW, ,LKC rmsV

=400 Vrms, ,AC rmsV =230 Vrms y ACf =50 Hz. Así pues, se obtiene el siguiente valor

numérico de ,minLKC :

36

,max ,max,min 22 2 2, , , , ,

22

1 1(2 ) · 2

1 1 34.18(2 50)·400 400 230· 2

LK LK LKLK

out out

LK

C rms C rms M L C rmsC rms g rms

P PC

V V V f V V V

F

(1.56)

Para evitar que ( )LKCv t y ( )gv t sean tangentes y tener cierto margen de seguridad se

escogerá por tanto un valor superior al obtenido de ,minLKC . Dicho valor se ha fijado en

40LKC F .

En la Figura 14 se ilustra un gráfico tridimensional donde se representa a modo comparativo el diseño convencional y el diseño propuesto del LKC mínimo en función de los parámetros ,maxoutP y ,LKC rmsV . Dicho gráfico se ha obtenido considerando las

características estándar de la red en Europa (230 Vrms y 50 Hz) y un , (%) 10%LKC pk pkv

para el diseño convencional. Por consiguiente, se puede observar claramente que se produce una reducción drástica del condensador intermedio con el diseño propuesto respecto el convencional, de aproximadamente 6 veces.

,LKC rmsV,maxoutP [ ]W[ ]V

Diseño Convencional

Diseño Propuesto

,min

LK

C[

]F

1 ,400 ,34.18kW V F

1 ,400 ,198.94kW V F

Figura 14: Valor de resultante de acuerdo al diseño convencional (

y el diseño propuesto en función del voltaje y la potencia de salida con las características estándar europeas de la red [5].

Dicha reducción todavía se puede ver más acentuada (hasta 10 veces) si se compara el valor de la capacidad del condensador convencional obtenido con un rizado de tensión pico-pico relativo típico del 5% (400 μF, ver ecuación (1.44)) y el condensador mínimo reducido propuesto con el margen de seguridad (40 μF).

37

En las pruebas experimentales, como se podrá ver más adelante, se probarán distintos valores de capacidad de salida hasta llegar al valor del condensador mínimo propuesto (40 μF). La idea es variar la capacidad de salida desde valores comúnmente elevados hasta el valor mínimo mencionado, para observar cómo afecta la reducción de dicha capacidad al sistema y verificar las ventajas del diseño propuesto.

5.3 Efecto sobre de la Etapa PFC Boost mediante Control a Frecuencia

Constante y Control a Frecuencia Variable al reducir

Muchos controladores de la etapa PFC operan a frecuencia constante debido a las ventajas relacionadas con el diseño de etapas de filtrado. Si se reduce la capacidad del condensador intermedio ( LKC ) aumenta el rizado de tensión de salida del convertidor boost (

LKCv ). Si se obtiene un alto rizado de la tensión de salida de la etapa PFC boost y se aplica en dicha etapa un control del lazo de corriente a frecuencia constante, se produce consecuentemente, una elevada distorsión en el rizado de corriente del inductor (

1Li ) del convertidor boost.

De forma dual, si se emplean capacidades elevadas se reduce simultáneamente LKCv y no

se produce distorsión de 1Li . Este efecto se puede visualizar en la siguiente ecuación del

rizado 1Li del convertidor boost funcionando en Modo de Conducción Continua (MCC) y

frecuencia constante [5]:

1

1

( ) ( )( ) 1

( )LK

g g

L

sw C

v t v ti t

f L v t

(1.57)

Como se puede observar en (1.57) el hecho de emplear una frecuencia de conmutación constante implica que para variaciones de la tensión de salida ( )

LKCv t y su rizado se producen también simultáneamente variaciones en el rizado de la corriente del inductor

1( )Li t . En cambio, empleando un control histerético de la corriente a frecuencia variable

el rizado de corriente 1( )Li t no dependerá de la tensión de salida ( )

LKCv t y su rizado, sino que dependerá únicamente del ancho del margen de histéresis. Consecuentemente, al tener este ancho de histéresis un valor constante, el rizado de corriente

1( )Li t también será

constante y no se distorsionará al realizar grandes oscilaciones de la tensión de salida ( )

LKCv t . La frecuencia variable del lazo de corriente por histéresis implementado en el boost se puede definir de la siguiente manera:

1

( ) ( ) ( )

( )·2LK

LK

g C g

sw

C

v t v t v tf

v t HL

(1.58)

El valor constante que tendrá 1Li se puede obtener mediante la sustitución de la expresión

(1.58) de la frecuencia variable en (1.57):

38

1

1

1

1

( ) ( )( )( )

( )

2

( ) ( ) ( )

( )·2

LK

LK

LK

LK

C gg

L

sw C

L

g C g

sw

C

v t v tv ti t

f L v t

i H

v t v t v tf

v t HL

(1.59)

Como se puede apreciar en (1.59) se obtiene un valor de 1Li constante de 2H mediante el

control de corriente por histéresis a swf variable. En consecuencia, se espera que en el lazo de control de corriente por histéresis a frecuencia variable de la etapa PFC boost donde se aplica la reducción del condensador reducido propuesto se alcancen altos PF y bajos THD respecto al control a frecuencia fija, debido a su capacidad intrínseca de limitar el rizado de corriente del inductor

1Li en función del ancho de histéresis. Según la técnica implementada, este ancho de histéresis puede tener un valor constante H o variable ( )H t . La técnica que ofrece un ancho de histéresis variable con forma cuasi-trapezoidal se denomina ventana de histéresis o ancho de histéresis modulada [14]. Esta técnica mejora notablemente la actuación de los controles por histéresis a frecuencia variable, ya que evita, en este caso, que el convertidor boost pase a MCD en los pasos por cero de la tensión sinusoidal de entrada ( )gv t y pierda el régimen deslizante a diferencia de los controles con ancho de histéresis constante. Por esta razón, en el presente proyecto se ha implementado la ventana de histéresis y se verá con más detalle en posteriores secciones. De forma resumida, se puede visualizar en la siguiente imagen lo que se acaba de exponer:

1(2 ) 1( ) 13 (2 ) 12 ( ) t

1( )Li t

2H

mod2H

swf constante

constanteH

Histéresis modulada

mod ( , ( ))out gH P v t

Figura 15: Rizado de corriente teórico del inductor del boost dependiendo de la técnica de control aplicada: frecuencia de conmutación constante, frecuencia de conmutación variable con histéresis constante o histéresis modulada.

En la Figura 15 se observa como el rizado de corriente es irregular y varía con la swf constante. En cambio con las técnicas de histéresis, el rizado de corriente queda acotado en el margen de histéresis.

39

Así pues, queda patente que empleando un lazo de control de corriente por histéresis a frecuencia variable en la etapa PFC boost, no se produce distorsión del rizado de corriente

1Li pese a reducir la capacidad LKC al valor mínimo propuesto. Para llevar a cabo el análisis dinámico del control por histéresis de la corriente de la etapa PFC boost se empleará la técnica de control SMC.

6. Estudio de las Etapas Empleadas

A continuación se describirá cada etapa del cargador en lazo abierto y se llevará a cabo el análisis y modelización matemática de la etapa boost en régimen estacionario. Este paso es necesario para, posteriormente, realizar el estudio y cálculo del control por deslizamiento que otorga comportamiento LFR al convertidor boost. No se ha realizado el estudio de la etapa del convertidor buck previa a la carga de la batería ya que se ha empleado una fuente de potencia activa en su lugar durante las pruebas experimentales.

6.1 Etapa Rectificadora y Convertidor Boost.

La arquitectura circuital en lazo abierto de esta etapa dispone de la siguiente configuración:



L 1 D1

R1

+ -

+

-

( )gv t( )ACv t

1( )Lv t

1( )Li t

( )LINKCv t

-

+M1 LINKC

( )ACi t

Figura 16: Etapa puente rectificador y convertidor boost (remarcado) con filtro capacitivo.

La tensión y corriente que proviene de la red responderán idealmente a las funciones sinusoidales vistas en las expresiones (1.14) y (1.16). Donde MV e MI corresponden al valor pico de las funciones sinusoidales. Mediante el puente de diodos, se realiza una corrección de onda completa de la señal ( )ACv t obteniendo como tensión de entrada ( )gv t y

corriente 1( )Li t del convertidor boost:

1

( ) ·sin( )

( ) ·sin( )g M

L M

v t V t

i t I t

(1.60)

Se observa claramente a través de la expresión (1.60) que los valores de ( )gv t estarán

definidos en el rango 0 ( )g Mv t V omitiendo los valores negativos, ya que el puente de diodos lo imposibilita ( 0 t ).

40

6.1.1 Estados de Conducción del Convertidor Boost

El convertidor boost con el filtro capacitivo elevará la tensión de salida respecto la tensión de entrada mediante los estados de conmutación introducidos por el control. El esquema de dicho circuito es el siguiente:

1Li

1L

( )gv t

+

-

+

-

1RLINKC ( )

LINKCv t

1D

1Mu

Figura 17: Esquema del convertidor Boost.

La conmutación se realizará en MCC, por tanto, los semiconductores del circuito impondrán al sistema 2 estados de conducción. Estos estados se denominan ON y OFF. El período de conmutación del interruptor TSW, será la suma del tiempo de duración de ambos estados. Esta función binaria se conseguirá por medio de la señal de control externa en el caso del transistor MOSFET y por polarización propia del diodo. Se considerará que en el convertidor boost los semiconductores actúan de forma ideal sin elementos parásitos, cumpliendo con una función de activación y desactivación. Dicho esto, para cada estado del convertidor elevador tenemos la siguiente configuración:

ON

=1

L 1 D1

R1CLINK

+ -

+

-

1( )Lv t

( )gv t

+

-

1( )Li t

( )LINKCv t

( )LINKCi t

1( )Ri t

Figura 18: Convertidor boost en estado ON

En este estado el control activa el transistor =1 y la bobina se carga energéticamente. Toda la corriente pasa a través del transistor quedando entonces el diodo polarizado en inversa. Por tanto, no intervienen el condensador y la carga. En este estado, el condensador cede energía a la carga.

41

OFF

=0

L 1 D1

R1CLINK

+ -

+

-

( )gv t

+

-

1( )Lv t

1( )Li t

1( )Ri t

( )LINKCi t

( )LINKCv t

Figura 19: Convertidor boost en estado OFF

En este caso, el control desactiva el transistor =0 quedando éste en corte. Por otro lado, el diodo se polariza en directa produciéndose la descarga energética de la bobina sobre el condensador y el resistor.

En estos estados de conducción se producirá el MCC y la relación de tensiones de entrada y salida en estado estacionario será la siguiente:

1(1 )

LINKC

g

V

V D

(1.61)

Siendo D, el ciclo de trabajo del interruptor.

Las ondas del convertidor en MCC se pueden observar en la siguiente figura:

1Lv

gv

1Li

SWT

LINKg Cv v

=1

=0

t

1Di

SWTt

1Li

SWTt

SWDTSWDT

maxI

minI

maxI

minI

SWDT

a) b)

c)

Figura 20: Formas de onda del convertidor elevador. a), b) Tensión y corriente de la bobina; c) Corriente del diodo[15].

42

6.2 Modelización del Convertidor Boost

6.2.1 Modelo de Cálculo

Es imprescindible obtener analíticamente el comportamiento de los convertidores para predecir cómo sus variables dinámicas de estado (xi(t)) se comportarán en función del tiempo , en aras de saber la dinámica interna y la respuesta que poseen tales convertidores.

Si se considera que el convertidor se encuentra en MCC, la representación de estado permitirá visualizar como variará cada variable de estado (concretamente su derivada) en función del valor de las propias variables de estado y de la entrada del sistema. Después de haber hallado las ecuaciones diferenciales de estado del sistema y verificar que éste se comporta de manera lineal dichas ecuaciones se pueden escribir de forma matricial como sigue, considerando el sistema invariante en el tiempo:

( ) ( ) ( )x t Ax t Bu t (1.62)

Donde:

Derivada del vector de estado. A Matriz de estado.

Vector de estado. B Matriz de entrada.

u(t) Vector de entrada.

Desarrollando la ecuación (1.62) se tiene:

11 1 11 1

1 1

( ) ( ) ( ). . .. . .( ) ( ) ( )

1,2...1,2...

i i in m

n nn n nm

n n m

t t ta a b b

a a b bt t t

i n

i m

x x u

x x u

(1.63)

Los coeficientes de la matriz de estado y de entrada estarán relacionados con los valores de los elementos pasivos del convertidor (inductancias, capacidades y resistores). Generalmente se toma como variables de estado las llamadas variables de flujo y esfuerzo de los elementos almacenadores de energía del circuito. Al tratarse de un sistema eléctrico las variables de estado sobre las que se llevará a cabo el análisis serán la corriente de la bobina (variable de flujo) y la tensión del condensador (variable de esfuerzo). Se puede decir que (1.63) representará la forma canónica de representación de las variables de estado y sus derivadas en un sistema. Cabe destacar que este modelo de cálculo es válido suponiendo que la frecuencia de conmutación del convertidor es mucho mayor que la frecuencia natural de las variables del sistema y se puede prever el comportamiento dinámico a baja frecuencia mientras que el de alta frecuencia se pierde [16].

43

Si se desea predecir la salida del sistema o la función de transferencia H(s) del convertidor se define otra ecuación matricial dónde la salida es una combinación lineal del estado y de la entrada, teniendo como representación completa de estado el siguiente sistema:

( ) ( ) ( )( ) ( ) ( )

x t Ax t Bu t

y t Cx t Du t

(1.64)

Realizando la transformación frecuencial (Laplace) de (1.64) se tiene:

( ) (0 ) ( ) ( ) ;( . 0 (0 ))( ) ( ) ( )

sX s x AX s BU s c i x

Y s CX s DU s

(1.65)

Desarrollando (1.65):

1

1

( ) ( ) ( ) ;

( ) ( )( )( )( ) ( )( )

sI A X s BU s I Matriz identidad

X s BU ssI A

Y sH s C B DsI A

U s

(1.66)

Se obtiene entonces la función de transferencia genérica (1.66) del circuito en función de las variables de estado y se puede afirmar que el término contendrá los llamados autovalores o polos de la función, los cuales, permiten averiguar qué tipo de estabilidad de forma natural tendrá la planta .

6.2.2 Modelización en Régimen Estático

Una vez explicado el modelo de análisis de las variables de estado del convertidor se efectuará el cálculo en régimen estático. En este caso, la salida del convertidor elevador

queda únicamente determinada a partir del valor de la entrada en ese mismo instante t, es decir:

( ) ( ( ))LINKCv t f tvg (1.67)

En esta casuística se pretende hallar el valor de las variables dinámicas del circuito cuando se encuentran en régimen estacionario o permanente en el punto de equilibrio. Dichas variables dependen de la conmutación del “switch” del convertidor. Según lo visto anteriormente, se pueden discernir dos estados del interruptor o transistor:

44

=1

L 1 D1

R1

CLINK

+ -

+

-

1( )Lv t

( )gv t

+

-

1( )Li t

( )LINKCv t

( )LINKCi t

1( )Ri t

=0

L 1 D1

R1

+ -

+

-

( )gv t

+

-

1( )Lv t

1( )Li t

1( )Ri t

( )LINKCi t

a) b)

CLINK

( )LINKCv t

Figura 21: Estados de conducción del boost: a) ON; b) OFF

Pese a que la carga del convertidor boost sería el convertidor buck conectado en cascada (un sumidero de potencia) se ha considerado una carga resistiva para simplificar cálculo.

En primer lugar se procede a la obtención de las ecuaciones dinámicas de ambos estados de conducción. Las transiciones de estado se visualizan mediante el control empleado en el convertidor.

Así pues, a modo analítico, se define una variable de control para indicar que el sistema se encuentra en estado ON u OFF:

ˆ( ) 0 ONu D u t en t T (1.68)

ˆ( ) ON fswu D u t en T t T (1.69)

; ; 1ON OFF

fsw fsw

T TD D D D

T T (1.70)

1u u (1.71)

Tanto la ecuación (1.68) como la (1.69) presentan el término que simboliza una pequeña variación del control en pequeño señal para modelizaciones en régimen dinámico. En el análisis que a continuación se está realizando concierne el régimen estático por lo tanto, este término será despreciable.

Observando la Figura 21 es fácil deducir las ecuaciones dinámicas de cada estado.

Para el estado ON:

1 1

1 11

( )( ) ( )( ) 0 ( ) ( ) L L

L

tdi t di t vgt v t t Lv vg g

dt dt L (1.72)

45

1 1 1

1

1

( ) ( )( ) ( ) ( ) 0 ( ) ( )

( ) ( )

LK LK

LK LK

LK LK

C C

L C R C R LK

C C

LK

dv t v ti t i t i t i t i t C

dt R

dv t v t

dt C R

(1.73)

Para el estado OFF:

1

1

1 11

( ) ( ) ( )( ) ( )( )

( )( ) ( )

LK

LK

LK

CL

CL

L

C

t v t tv vgt v tdi t vg

di tdt Lt v t Lvg

dt

(1.74)

1 1 1

1

1

( ) ( )( ) ( ) ( ) ( )

( ) ( ) ( )

LK LK

LK

LK LK LK

C C

L C R L LK

C C C

LK LK

dv t v ti t i t i t i t C

dt R

dv t i t v t

dt C C R

(1.75)

Se aprecia que todas las ecuaciones dinámicas son de primer orden y presentan linealidad, así pues, podemos agruparlas en sus correspondientes ecuaciones matriciales de estado (véase ecuación (1.63)):

Estado ON:

1

11

1

1

1

11

0 01( ) 0

( )0 0 1( )10

0( ) ( ) 1

0

LKLK

L

L LK

LKC C

Atdii t C Rdt

L tvg

C Rt v tdv

LBdt

(1.76)

Estado OFF:

46

1

1

12

11

1

112

10

( ) 1 11 ( )0 1

( )1 1

0( ) ( ) 1

0

LK LK

L

L LK LK

C C

LK LK

LA

tdi

i t C C RdtL

L tvg

dv t v tC C R

LBdt

(1.77)

Mediante las matrices de estado obtenidas queda patente la dualidad anteriormente mencionada producida por las dos etapas de conmutación. Para facilitar la predicción de las variables de estado conviene sintetizar en una misma expresión ambos estados (ON y OFF). Para esto, se recurre al parámetro de control mostrado en la ecuación (1.71) y se redefine una nueva ecuación matricial denominada ecuación bilineal del sistema:

1 1 2 2( ) ( ( ) ( )) ( ( ) ( )) 1x t A x t B u t u A x t B u t u (1.78)

Ambos estados de conducción comparten los mismos vectores de estado y entrada, así como, obviamente, las mismas derivadas de estado. Únicamente, pueden diferir en sus matrices de estado o entrada. En el primer término de la ecuación se observa las matrices de estado y entrada para el estado ON mientras que en el segundo se ven las correspondientes al estado OFF. Esta “suma” de estados representaría la disyunción lógica que se produce por el hecho de tener dos estados diferentes del interruptor. Se puede observar, que ambos términos quedan regidos por una conjunción lógica de la variable de control anteriormente explicada. De esta manera, cuando el estado del “switch” se encuentre en ON la variable de control tomaría el valor lógico =1 y el estado OFF quedaría anulado. Contrariamente, cuando =0, queda anulado el estado ON. Así se consigue la unificación de ambos estados de conducción a la vez que una exclusión mutua de los mismos según el valor lógico del parámetro de control.

Si se simplifica la expresión (1.78) se obtiene:

1 1 2 2 2 2

2 1 2 2 1 2

( ) ( ) ( ) ( ) ( )

( ) ( ) ( ) ( ) ( )

x t A x t u B u t u A x t A x t u B B u

x t A A A u x t B B B u u t

(1.79)

Una vez hallada la ecuación bilineal simplificada (1.79) se sustituyen los valores de las matrices de estado y entrada que aparecen en ella, los valores de las cuales, han sido deducidos con anterioridad:

47

11 2

11

111 2 1 2 1 2

100 010 1 1

101; ; 0;

1 00

LK

LK LK

LK

LA A

C RC C R

LLB B A A B B

C

Obteniendo:

1

1

1 11

1

( ) 1 1 ( )0 0 1( )

1 1 1 0 0( ) ( )LK LK

L

L

C C

LK LK LK

tdii tdt

L LLu tvg

t v tdvC C R C

dt

(1.80)

Finalmente, operando en (1.80):

1

1

11

1

( ) 1 ( )0 1( )

1 1 0( ) ( )LK LK

L

L

C C

LK LK

di tu

i tdtL

L tvgu

dv t v tC C R

dt

(1.81)

Se obtiene la representación bilineal (1.81) del convertidor boost. Este tipo de representación será de gran utilidad a la hora de aplicar el SMC que se llevará a cabo en el elevador a frecuencia variable, como se podrá averiguar más adelante.

Con anterioridad se ha explicado el deseo de obtener la modelización estática en el punto de equilibrio y estado estacionario, o lo que es lo mismo, cuando las derivadas de las variables de estado sean nulas.

Dicho esto, se renombran las matrices de estado y entrada obtenidas en (1.81) quedando de forma genérica la siguiente expresión denominada matriz de estado estacionario:

48

1

( ) ( ) ( ) ( ( ) 0) ( ) ( ) 0 ( )

( ) ( )

1 ( )

U U U U

U U

x t A x t B u t x t A x t B u t punto de equilibrio

x t A B u t

A u estado estacionarioX Buss uss ss

(1.82)

Así pues, se tiene que:

1

1 11

11

10 0 1

;11 1 0

LK

LK LKLK LK

L

SS

C

u D

L LLu vA B gu uss ssDu

C C RC C R

IX

V

(1.83)

Cabe indicar que las variables de control en (1.83) pueden ser sustituidas directamente por el ciclo de trabajo (D) al estarse analizando la modelización en régimen estacionario (véase ecuaciones (1.68),(1.69),(1.70)).

Con las matrices de (1.83) se procede al cálculo del término

que aparece en (1.82)

1

1 1

0

1

1 12

1 12'1 1 11 1

20 1 0

LK

LK

LK

LK

LKLK

LK

D

C R LtadjAuss D

CtadjAussAuss

Auss L C

A Duss

L CD

DC R LL C D RAuss

DD LC

D

(1.84)

Al obtener la matriz resultante en (1.84) ya se puede finalmente deducir los valores de las variables de estado del convertidor boost en régimen estático y estacionario:

49

1

12

1 11

1

1'

00SS SS

LK

LK

L

SS U U g

C

L CI D R D

LX A B u VV L

D

(1.85)

1 21 1

1' (1 )

11

LK

LK

g

L C

g

C g

VI V

D R D R

VV V

D D

(1.86)

Se puede verificar en (1.86) que el comportamiento de las variables de estado del boost en régimen estacionario refleja una dependencia respecto el ciclo de trabajo, cuyo valor va del rango [0,1]. Hay que tener en cuenta que este tipo de convertidor forma parte de la llamada topología POPI. Dicha topología idealmente conserva la potencia en el convertidor, es decir, la potencia de salida será igual que la de entrada. En (1.86) se ha obtenido que

verificando el funcionamiento normal del convertidor. Las relaciones entre las corrientes de entrada y salida se obtendrán mediante la conservación de potencia que se acaba de explicar. La corriente de entrada será la corriente media que circula por el inductor (

En cambio, en la salida se puede observar (Figura 21) la ramificación de corriente que hay entre el condensador y resistencia de carga. En este caso, el condensador actuará de filtro para absorber la componente frecuencial de la corriente que proviene de la bobina. La resistencia absorberá la componente continua de

. Así pues, se puede decir que la corriente de salida será la intensidad media que circula por la resistencia

.

Se puede deducir la relación entre corrientes de la siguiente manera:

1 1

1 1 1

11

(1 )

LK

LK

O I C R g L

g

C g

R L L

P P V I V I

VV V

D D

I D I D I

(1.87)

Observando (1.87) es certero afirmar que la relación de corrientes del boost es inversamente proporcional a las tensiones. Por tanto,

.

50

6.3 Síntesis del LFR en el Convertidor Boost mediante Modo de Control Deslizante.

6.3.1 Introducción al Modo de Control Deslizante.

En los controles a frecuencia constante, como el PWM, la estructura de control clásica depende del método de estado-espacio promediado, del cual se sustrae un modelo equivalente por promediación de todas las variables del sistema en un período de conmutación. De éste modelo promediado se deriva un modelo en pequeño señal válido para perturbaciones, linealizando alrededor de un punto de equilibrio preciso. Mediante este modelo de pequeño señal se pueden obtener las funciones de transferencia necesarias de los convertidores conmutados para diseñar sistemas de control lineal con las técnicas de control clásicas. Sin embargo, como se ha podido observar en anteriores secciones, aplicar un control a frecuencia constante produciría una distorsión del rizado de corriente del inductor cuando se procede a la reducción de la capacidad Para solucionar este efecto se selecciona un control que trabaja a frecuencia variable, como por ejemplo, el realizado en este proyecto, un control de corriente por histéresis. Para analizar la dinámica de las variables de estado del sistema de este tipo de control histerético e imponer un comportamiento LFR se emplea la técnica del control por deslizamiento o Sliding Mode Control en inglés (SMC).

Esta técnica de control SMC de estructura variable trata de fijar una variable de estado del circuito o varias en una superficie o trayectoria del espacio de estado S(x(t),t), intentando delimitar dicha superficie en un rango definido mediante un ciclo de histéresis. Este ciclo es producido por una función discontinua sobre el parámetro de control que regula el interruptor del convertidor. La conmutación del interruptor sucederá cuando la dinámica de la variable de estado seleccionada sobrepase los límites de la superficie. La citada superficie inducirá un régimen deslizante sobre la variable controlada una vez ésta alcance dicha superficie y operará alrededor del punto de equilibrio de la variable de estado fijada.

2 ( )( ( ))

LKC

x t

v t

1

1

( ( ))L

x

i t Estado-Espacio

Trayectoria de estado

Superficie de deslizamiento

(dinámica ideal)( ( ), ) 0S x t t

Figura 22: Gráfica Estado-Espacio

Una vez que la dinámica de una de las variables de estado alcanza la superficie de deslizamiento se mantiene en un régimen deslizante que propicia la reducción del orden del sistema. La dinámica se rige por una función de tiempo continuo pero mediante el control discontinuo en el transistor (llegando a una frecuencia de conmutación teóricamente infinita) la dinámica de la variable de estado quedaría anulada y sería una constante (el punto de equilibrio en sí mismo). A la práctica, el hecho de conseguir una frecuencia de conmutación infinita es imposible físicamente y por eso se utiliza la superficie operando alrededor del punto de equilibrio mediante la histéresis. De aquí se

51

puede denotar, que a medida que aumenta la frecuencia de conmutación, la superficie de deslizamiento disminuye.

La ventaja principal de emplear la técnica de control SMC es que se consigue una gran robustez del sistema respecto a perturbaciones externas de la planta o errores de modelaje, ya que la dinámica de las variables de estado queda sujeta o delimitada en torno a la superficie de deslizamiento propuesta [17]. También, una buena estabilidad a pesar de altas variaciones de la alimentación o de la carga.

6.3.2 Superficie de Deslizamiento

La intención principal de éste método es eliminar la dinámica de una de las variables de estado, es decir, que la variable de estado seleccionada sea idealmente una constante. En el caso del presente proyecto, la forma más simple de superficie se podría definir como sigue:

( ( ), ) ( ) 0iS x t t x t k (1.88)

Donde xi(t) es una variable de estado del sistema y k una constante de tipo real. En (1.88) se puede analizar fácilmente que si se cumpliese la dinámica ideal (S(x(t),t)=0) la variable de estado xi=k, anulando pues la dinámica de dicha variable. Este valor constante lo alcanzaría la variable de estado en régimen permanente, asegurando que el error de regulación o seguimiento sea nulo. También se podría definir la superficie como una combinación lineal de una variable de estado que alcance el valor de la constante deseada.

( ( ), ) ( ) 0i iS x t t k x t k (1.89)

En algunos sistemas es necesario realizar más de de una consigna de variable de estado y en la superficie de deslizamiento se deben considerar todas las variables de estado del sistema o formas más complejas, en ese caso:

1

( ( ), ) ( ) 0n

i i

i

S x t t k x t k

(1.90)

Una vez introducida la definición de la superficie de deslizamiento, se debe realizar la elección de la variable de estado sobre la que se producirá el control de su trayectoria de espacio-estado acotada en dicha superficie. En este proyecto, la intención es sintetizar las propiedades del LFR en el boost de etapa de entrada mediante el SMC. Si se recuerda la expresión (1.12) en el apartado del resistor libre de pérdidas se produce una proporción entre la intensidad de entrada y la tensión de entrada. Ésta propiedad aporta una gran pista hacia donde se debe enfocar la superficie de deslizamiento:

52

11 1( ) ( )· ( ( )) ( ) ( )· ( ( ))

LKe control g L e Cv t i t r v t v t i t r v t (1.91)

En estado estacionario:

1, ·g rms L eV I R (1.92)

Para imponer un comportamiento LFR en la etapa PFC [18] la superficie de deslizamiento S(x(t),t) elegida tendrá la siguiente forma:

1

( ( ), ) ( ) ( )· ( )L e gS x t t i t g t v t (1.93)

La expresión (1.93) en régimen de modo deslizante dará como resultado S(x(t),t)=0 y, consecuentemente, la corriente del inductor será proporcional a la tensión de entrada rectificada. El valor de la conductancia se calculará a través de la etapa PFC mediante un control PI que regula la tensión de salida

. Esto se verá con más detalle en posteriores secciones. La superficie de deslizamiento se puede definir como función de x(t) de la siguiente manera:

1 ,( ( ), ) ( ) ( )L refS x t t kx t i t (1.94)

Donde

[1 0]k (1.95)

1 , ( ) ( )· ( )L ref e gi t g t v t (1.96)

La superficie de (1.93) que controla la corriente del inductor del convertidor boost y asegura su comportamiento como LFR se conseguirá mediante la estructura circuital esquematizada que se muestra a continuación:

( )S x

u

0

1

( )u t

1

0t1

( ( ), ) ( ) ( )· ( )L e g

S x t t i t g t v t

eg

1

1( )Ri t

( )LKCv t

( )gv t

1( )Li t

Etapa de potencia

LFR

Figura 23: Modelo del boost como LFR mediante Sliding Mode Control

53

Con el fin de inducir el régimen deslizante, la función discontinua del control del transistor ( (t)) marcará el cambio de estructura de dicha superficie como sigue:

0 ( ( ), ) 0

( )1 ( ( ), ) 0

si S x t tu t

si S x t t

(1.97)

Para alcanzar la superficie de deslizamiento es necesario cumplir las condiciones que hacen factible la existencia de dicha superficie. Estas condiciones se pueden obtener a través de la siguiente condición [9][19] :

( ( ), )( ( ), )· 0dS x t tS x t t

dt (1.98)

La derivada temporal de la función S(x(t),t) definida en (1.94) es:

1 ,( ( ))( ( ), ) ( ) L refd i tdS x t tKx t

dt dt (1.99)

Teniendo en cuenta la expresión (1.79), la ecuación (1.99) resulta:

1 ,2 1 2 2 1 2

( ( ))( ( ), ) ( ) ( ) ( ) ( ) L refd i tdS x t tK A A A u x t B B B u u t

dt dt (1.100)

Por consiguiente, es posible de demostrar que las condiciones que hacen factible la existencia de un régimen deslizante que satisfaga la expresión (1.97) en el convertidor boost son las siguientes:

( ) ( ) ( ( ), ) 0LKC gv t v t si S x t t (1.101)

( ) 0 ( ( ), ) 0gv t si S x t t (1.102)

Así pues, la expresión (1.101) se cumple intrínsecamente en el convertidor boost y la expresión (1.102) también se satisface ya que representa la tensión de entrada rectificada.

Como ya se ha comentado, debido a la imposibilidad física de lograr una frecuencia infinita, dicha superficie quedará limitada por los límites de histéresis, logrando así una frecuencia finita. La expresión (1.97) pasa a ser:

0 ( ( ), )

( )1 ( ( ), )

si S x t t Hu t

si S x t t H

(1.103)

De forma más gráfica y simplificada se puede ver la acción de (1.103) como sigue:

54

t

t

t

( )S x

( )u t

1( )Li t

H

H

1 2refLi

1refLi H

1refLi H

0

0

0

1

11

( )gv tm

L 2

1

( ( ) ( ))LKC gv t v t

mL

1refLi

1 2refLi H

1 2refLi H

1SWDT1SWT 2SWDT 2SWT

1SWDT1SWT

1SWDT1SWT

2SWDT2SWT

2SWDT2SWT

a)

b)

c)

Figura 24: a) Gráfica del rizado de corriente de conmutación en la bobina del convertidor boost. b) Gráfica de la superficie de deslizamiento con margen de histéresis. c) Gráfica de la lógica del control conforme los límites de

histéresis.

La Figura 24 correspondería a un breve lapso temporal del rizado de 1Li . Se aprecia que los

cambios de estructura o estado en la superficie de deslizamiento coinciden al sobrepasar los límites de histéresis. A su vez el comportamiento de la dinámica de la variable de estado sobre la que se ejecuta el deslizamiento (corriente de la bobina del convertidor boost) se ajusta perfectamente a dichos cambios de estructura y a los estados de conducción, ON y OFF, analizados en capítulos anteriores. Se puede decir que mediante el SMC se realiza un lazo de corriente sobre la variable de estado

1( )Li t . De forma análoga, la

superficie 1

( ( ), ) ( ) ( )· ( )L e gS x t t i t g t v t sería el error de dicho lazo. Si se considera la dinámica de deslizamiento ideal de esta superficie (S(x(t),t)=0), entonces la referencia de este lazo de corriente en estado estacionario será

1, ,·ref

L e g rmsI G V . El valor de eG en estado

estacionario dependerá de la potencia transferida de entrada a salida del convertidor y la tensión eficaz ,g rmsV . Así pues, por ejemplo, con una tensión eficaz de entrada constante si varía la referencia

1,refLI se estará variando consecuentemente la conductancia emulada y a

su vez la potencia transferida en el convertidor boost. Si también se produce una variación de la tensión de salida ( )

LKCv t se produce simultáneamente una variación en la pendiente

2m del rizado de conmutación de la corriente de la bobina (véase Figura 24 a)) y la frecuencia de conmutación del transistor también variará. De igual manera, si no se produce variación de potencia pero en cambio si de ( )

LKCv t , se mantendría la misma 1,ref

LI

pero variaría la frecuencia de conmutación. Los valores de las pendientes 1m y 2m del rizado de conmutación de

1( )Li t se obtuvieron anteriormente en las expresiones (1.72) y

55

(1.74). En el caso de la Figura 24 a) se aumenta la referencia, aumentando el valor de la tensión de salida y, simultáneamente, el valor de la conductancia emulada. Este hecho produce un aumento de la frecuencia de conmutación del transistor. Del mismo modo, si disminuyera la tensión en la salida se produciría una disminución de la frecuencia de conmutación. Como también se ha dicho, la disminución del margen de histéresis también propicia un aumento de la frecuencia de conmutación o, contrariamente, una disminución si se amplía dicho margen. Por otra parte, la inductancia L1 tampoco es a la práctica un valor constante, sino que varía con las condiciones de carga. Cuanto mayor sea la carga, menor es la inductancia y, en consecuencia, mayor la frecuencia de conmutación.

Queda patente entonces que la frecuencia de conmutación del transistor mediante SMC depende de varios parámetros implícitos del circuito que interactúan mutuamente. Sería interesante obtener una expresión de la frecuencia de conmutación que relacionase todos los parámetros que intervienen en la variación de la misma. Si se amplía un período de la superficie de deslizamiento vista en la Figura 24 b):

SWDT

t

H

H

0

SWT

11

( )gv tm

L 2

1

( ( ) ( ))LKC gv t v t

mL

2H

1(0,0)

2(0,0)

ONTOFFT

Figura 25: Período de conmutación de la superficie de deslizamiento.

Observando la Figura 25 y mediante la ecuación de la recta (y=mx+n) se puede extraer una expresión que relaciona swf con los parámetros mencionados. El término de la ordenada en el origen de la recta se considera nulo teniendo en cuenta que se toma como puntos de referencia (0,0) para ambas pendientes los indicados en la Figura 25. De esta manera se deduce:

2 1 1 2 11

2 1 2 2 11

( )·( ) 2 ·

( ) ( )·( ) 2 ( )·LK

g

ON

g C

OFF

v ty y m x x H T

Ly mx

v t v ty y m x x H T

L

(1.104)

Sabiendo que Tsw=TON+TOFF

56

11 1

2

1 1 1

( )22 2( ) ( ) ( ) ( )( ( ) ( ))

( )( ( ) ( )) ( ) ( )1( )2 2 ( )2

LK

LK LK

LK

LK LK

C

SW ON OFF

g C g g C g

g C g g g

SW sw

sw C C

v t HLHL HLT T T

v t v t v t v t v t v t

v t v t v t v t v tT f

f v t HL HL v t HL

(1.105)

En (1.105) se puede observar finalmente que la frecuencia de conmutación swf impuesta por la superficie de deslizamiento dependerá tanto del valor de la inductancia, la tensión a la entrada y salida del convertidor boost y el margen de histéresis. Por otra parte, queda demostrada la ecuación mostrada en (1.58).

6.3.3 Dinámica de Deslizamiento Ideal

Como ya se ha visto, el control por deslizamiento debe cumplir una serie de condiciones numéricas que garanticen la posibilidad de existencia de la superficie de deslizamiento sobre la que se controlará la variable de estado deseada. En primer lugar, dicha superficie debería cumplir la llamada dinámica de deslizamiento ideal (S(x(t),t)=0). Sin embargo, esta condición lleva implícita el hecho de tener una frecuencia de conmutación infinita, tarea imposible de llevar a cabo en la práctica. Por ello se realiza la aproximación a una frecuencia definida sobre la superficie de deslizamiento y esta última debe cumplir la siguiente ecuación denominada condición de invariancia:

( ( ), ) 0

, ( , , ) 0eq

S x t t

S H x t u

(1.106)

En la expresión (1.106) se visualizan los criterios o requisitos para realizar la superficie de deslizamiento. En primer lugar la dinámica ideal y en segundo lugar se define la llamada condición de invariancia. Si esta última se cumple, se puede decir que la dinámica de la variable de estado seleccionada se mantendrá sobre la superficie de deslizamiento, sin variación alguna de la trayectoria estado-espacio. H es el campo vectorial cuando la dinámica de la variable de estado se encuentra dentro de la superficie, bajo la acción del control equ . El vector gradiente de la superficie de deslizamiento ( S ) se define como:

1

( ( ), ) ( ( ), ), ,n

S x t t S x t tS

x x

(1.107)

Este gradiente se realiza sobre las variables de estado 1( )Li t y ( )

LKCv t del convertidor boost

dando como resultado:

57

1

1

( ( ), ) ( ) ( ) ( )

( ( ), ) ( ( ), ), (1,0)( ) ( )

LK

L e g

L C

S x t t i t g t v t

S x t t S x t tS

i t v t

(1.108)

6.3.4 Control Equivalente

La superficie de conmutación que se emplea necesita gobernarse mediante el llamado control equivalente equ . Este tipo de control se interpreta como una promediación de la función discontinua vista en (1.103) . De esta manera, se le otorga al nuevo control forma de función continua para dirigir al sistema a deslizarse próximo a la dinámica ideal.

Para definir la expresión de equ se debe recordar la forma de la ecuación bilineal simplificada para el convertidor boost vista en (1.79). Los parámetros de esta ecuación se renombrarán para obtener una expresión más reducida quedando:

2 1 2 2 1 2

2

2

1 2

1 2

( ) ( ) ( ) ( )

;;

;;

x A A A u x t B B B u u t

A A

B

A A B

B B

( ) ( )

( ) ( ) ( ) ( )

x A B u x t u u t

x Ax t u t Bx t u t u

(1.109)

Anulando la derivada de la expresión (1.109) para configurar el control equivalente a lo largo del punto de equilibrio de la variable de estado y añadiendo el vector gradiente S , el cual indica la dirección de la dinámica en la superficie de deslizamiento, se obtiene la ecuación de equ :

, ( ) ( ), ( ) ( )eq

S Ax t u tu

S Bx t u t

(1.110)

Para que exista (1.110) y por tanto sea factible la superficie de deslizamiento se debe cumplir que:

, ( ) ( ) 0S Bx t u t (1.111)

La imposición vista en (1.111) recibe el nombre de condición de transversalidad.

Dado que ya se han deducido los valores de los parámetros que aparecen en (1.110) se puede llevar a cabo el cálculo de equ :

58

1

1

1 1 11

1 1

(1,0)

( ) ( )10 ( )( )( ) ( )

1 1 ( ) ( ) ( )0

LK

LK LK

C g

gL

C L C

LK LK LK LK

S

v t v tv t

i tL L LAx t u t L

v t i t v t

C C R C C R

(1.112)

Por consiguiente:

1

1 1

1 1

1

( ) ( )( ) ( )

, ( ) ( ) (1,0)( ) ( )

LK

LK

LK

C g

C g

L C

LK LK

v t v t

v tL L v tS Ax t u t

i t v t L L

C C R

(1.113)

De la misma forma:

1

1

1 1

(1,0)

( )10 ( )( ) ( ) 0

1 ( ) ( )0

LK

LK

C

L

C L

LK LK

S

v t

i tL LBx t u t

v t i t

C C

(1.114)

1

1

1

( )( )

, ( ) ( ) 0 (1,0) 0( )

LK

LK

C

C

L

LK

v t

v tLS Bx t u t

i t L

C

(1.115)

En (1.115) se verifica que se cumple con la condición de transversalidad, por tanto, existe control equivalente y es posible desarrollar la superficie de deslizamiento deseada.

Finalmente el valor del parámetro equ será:

59

1 1

1

( ) ( )( ), ( ) ( )

1( ), ( ) ( ) ( )

LK

LK LK

C g

g

eqC C

v t v t

v tL LS Ax t u tu

v tS Bx t u t v t

L

(1.116)

6.3.5 Punto de Equilibrio (xi*)

Una vez obtenido el valor del control equivalente ya se puede realizar la obtención del punto de equilibrio de las variables de estado, en torno a los cuales, se desarrollará la superficie de conmutación.

Al hallar equ se debe de replantear la ecuación matricial bilineal del convertidor boost vista en (1.81) que tiene la siguiente forma:

1

1

11

1

( ) 1 ( )0 1( )

1 1 0( ) ( )LK LK

L

L

g

C C

LK LK

di tu

i tdtL

L v tu

dv t v tC C R

dt

En esta ecuación bilineal aún se encuentra el control discontinuo u , por tanto, se sustituye dicho control por el equ que asegura la superficie de conmutación visto en (1.116). Si se representa en forma de ecuaciones diferenciales (1.81):

1 1

( )1 1

1( ) ( )( )( ) 0

LK eq

L Lg

C u u

udi t di tv tv t

dt L L dt

(1.117)

1

1 ( )1 1

( ) ( ) ( ) ( ) ( )( )1( )

( )LK LK LK LK

eq

LK

C C C L Cg

L u u

LK LK LK C LK

dv t v t dv t i t v tv tui t

dt C C R dt C v t C R

(1.118)

Se observa que en el nuevo sistema de ecuaciones diferenciales de las variables de estado la dinámica de la corriente del inductor queda anulada, siendo entonces

1Li una constante y consecuentemente, reduciéndose el orden del sistema. Este aspecto ya se ha explicado con anterioridad en las bases de la técnica de control por Sliding y por tanto queda verificado en (1.117). Así pues, mediante la ecuación de S(x(t),t) que cumple la dinámica ideal debido a la existencia de equ , se obtiene el punto de equilibrio de

1( )Li t :

1

1 1

*( )( ( ), ) ( ) ( ) ( ) 0

rms

L

L e g L e g

di tS x t t i t g t v t i G V

dt (1.119)

60

Por otra parte con la obtención de (1.119) se puede obtener el punto de equilibrio de (1.118):

1 1

1

*

2

21

1

( ( ), ) ( ) ( ) ( ) 0

( ) ( ) ( ) ( ) 1( )

( ) ( ) ( )( )( )

rms

LK LK

CLK

LK LK

LK

L e g L e g

C C e g

LK

C L Cg

LK C LK

S x t t i t g t v t i G V

dv t v t g t v t

dt C v t R

dv t i t v tv t

dt C v t C R

(1.120)

2 22

1

21 1

( ) ( ) ( )( ) ( ) ( )· ( ) 1( ) ( )

CLK LK LK

C LKLK

e gC C e g

LK LK C

g t R v t v tdv t v t g t v t

dt C v t R C v t R

(1.121)

Mediante la sustitución de

1

*Li en (1.118) se obtiene (1.120) y desarrollando esta última

ecuación se puede demostrar que se llega a la expresión deducida en (1.121). Finalmente, el punto de equilibrio de

LKCv (t) será:

2 2

1 2 2 * 11 ,

1

( ) ( ) ( )0 ( ) ( ) ( )

( )CLK LK

C LKLK

LK

e gC

e g C g rms

LK C e

g t R v t v tdv Rv t g t R v t v V

dt C v t R R

(1.122)

Los valores numéricos de las variables de estado en el punto de equilibrio o régimen estacionario se pueden determinar a partir de las especificaciones del convertidor. En primer lugar la tensión a la salida del convertidor será

,

* 400LK LK LK rmsC C Cv V V V .

El valor de la conductancia emulada eg (t) en régimen estacionario se puede obtener mediante:

2, 2 2

,

1000· 0.0189230

ININ g rms e e

g rms

P WP V G G S

V V (1.123)

Por otra parte, el valor de 1

*Li que será la referencia de la corriente de la bobina en la

superficie de deslizamiento será:

1 1

*, · 0.0189·230 4.35

rmsL L ref e gi I G V A (1.124)

Como el análisis en régimen estacionario del convertidor se ha realizado considerando una carga resistiva (y como se verá con posterioridad también se ha considerado carga resistiva en el cálculo del lazo de tensión) se determina el valor de 1R mediante la expresión del punto de equilibrio de *

LKCv :

61

2* 2

,*, 1 1

400230· 160

0.0189

LK

LK

C

g rms

C g rms e

e

V

Vv V R G R

G

(1.125)

6.3.6 Naturaleza o Estabilidad en torno al Punto de Equilibrio

El nuevo sistema hallado con el control equivalente muestra la siguiente forma representado en ecuación de estado (1.121):

2 2

1

1

( ) ( ) ( ) ( )( ) ( ( ), ( )) ( ) ( ( ), ( ))

( )LK LK

LK LK

LK

C e g C

C C g

LK C

dv t g t R v t v tx t f x t u t v t f v t v t

dt C v t R

Se ha demostrado que la derivada de estado referente a la corriente del inductor queda anulada (1.117). De esta manera, se halla una función no lineal (cuadrado de la variable de estado y entrada) que únicamente depende de una variable de estado, ( )

LKCv t . Para obtener la estabilidad de este sistema se debe linealizar la expresión de (1.121) en torno al punto de equilibrio *

LKCv . De forma genérica, para realizar dicha tarea, se puede aproximar la

derivada de la componente ( )LKCv t del vector de estado por el primer término del desarrollo

en serie de Taylor de su correspondiente ecuación de estado no lineal [20]:

* * * *

* * * *

1 1, ,

( ) ( ), ( )

( ) ( , ) ( ) ( )

1,2

n ni i

i i i i i i

i ix u x ui i

x t f x t u t

f fx t f x u x x u u

x u

i n

(1.126)

Donde el término * *( , )if x u en este caso será nulo, ya que se sustituye la variable de estado

( )LKCv t por *

LKCv en (1.121). Renombrando, *( )i i ix x x y *( )i i iu u u y anotando la ecuación (1.126) en forma matricial para la componente n-ésima se tiene:

* * * ** *

1 1, ,( ) nxn nx nxm mxx u x u

x t A x B u (1.127)

Donde A* será la matriz jacobiana de estado linealizada en el punto de equilibrio y B* será la matriz jacobiana de entrada linealizada en el punto de equilibrio. Las formas de ambas se expresan como sigue:

62

1 1 1 1

1 1

* *1 1

* *

, ,

n n

n n n n

n n

f f f f

x x u u

A B

f f f f

x x x xx x u u

u u u u

(1.128)

Si se observa la expresión (1.127) ésta guarda una gran similitud con la ecuación matricial de estado vista en (1.62). De aquí se puede sintetizar que para averiguar la estabilidad del sistema en torno al punto de equilibrio únicamente interesa averiguar la matriz A*, puesto que al pasar al dominio frecuencial, en ella se tienen los llamados autovalores o polos del sistema, como se ha visto reflejado con anterioridad (véase ecuación (1.66)). Las raíces de los autovalores indicaran que tipo de estabilidad posee el sistema. Únicamente hay una variable de estado y variable de entrada en una sola función, por tanto, un único término en la matriz A* cuyo valor será:

2 21

211

* 2*1 1

1*

21

* 21 1 11

*

( ) ( ) ( )( ) ( ) ( ) 1

( ) ( ) ·

1 2( )

LK

LK

LK LK

LK rms

rms

rms

e g C

LK C e g

C LK C LKC g e

e g

LK LKLK g e

g t R v t v t

C v t R g t v tfA x xx v t C v t C R

v V G Ru u

G VfA x xx C R C RC V G R

u u

(1.129)

Una vez obtenido A*, la raíz de los autovalores será:

*

1 1

0

2 20

1LK LK

sI A

s sC R C R

I

(1.130)

En (1.130) se obtiene un polo real y negativo (semiplano izquierdo del eje real), por tanto, se puede dictaminar que la estabilidad local del sistema en Sliding con el control equivalente equ en torno al punto de equilibrio *

LKCv es asintóticamente estable.

63

7. Diseño de los Componentes Principales de la Etapa PFC Boost.

En la siguiente sección se tratará el diseño y selección de los principales elementos del convertidor elevador. Estos componentes se han subdividido en componentes pasivos reactivos del convertidor y en interruptores de potencia del convertidor.

7.1 Componentes Pasivos Reactivos del Convertidor Boost.

Como el diseño del condensador ya ha sido tratado con anterioridad, únicamente se observará el diseño del inductor del convertidor boost como componente pasivo reactivo.

7.1.1 Diseño del Inductor

Para realizar el diseño de la bobina 1L , en primer lugar, se calculará el valor de la corriente de pico y valor de corriente eficaz que circulará por dicho inductor. Para esto se aplicara la siguiente expresión [21] en la que no se considera el rizado pico a pico del corriente del inductor:

1

1

1

,,

,,

2· 2·1 6.15230

6.15 4.352 2

outL pk

g rms

L pk

L rms

P kWI A

V V

II A

(1.131)

Los valores de los parámetros outP y ,g rmsV ya han sido designados en la tabla de especificaciones del proyecto.

También se puede calcular el valor del rizado 1 ,L pk pki sabiendo por la tabla de

especificaciones que el rizado relativo 1 ,L pk pki (%)=30% respecto

1 ,L pkI :

1 1 1, , ,(%)· (0.3)·6.15 1.85L pk pk L pk pk L pki i I A (1.132)

Finalmente, se calculará el valor del inductor de la forma que sigue [21]:

1

2, ,

1

2

2·1

(%)· ·

230 2·2301 549.06(0.3)·60 ·1 400

LK

g rms g rms

L pk pk sw out C

V VL

i f P V

HkHz kW

(1.133)

El valor de los parámetros de la ecuación (1.133) se observa en la tabla de especificaciones. Como se puede ver, pese a que el sistema funcionará mediante una frecuencia de conmutación variable la bobina se ha calculado ajustando la frecuencia de conmutación a 60 kHz, en el punto de máxima potencia. Dicha frecuencia se encuentra

64

dentro del margen óptimo de conmutación y con el fin de realizar el montaje de la bobina con un valor concreto, se simplifica otorgando un valor fijo de frecuencia. A la práctica, el valor de la inductancia varía con el valor de la corriente. Para los valores máximos de corriente se obtienen los valores más reducidos de inductancia y para los valores mínimos de corriente los valores máximos de inductancia. En los valores máximos de la corriente del inductor se observa reducción de la frecuencia de conmutación y en los valores mínimos de corriente un aumento de dicha frecuencia, debido al estrechamiento del margen de histéresis. Esto se refleja en la Figura 26:

1,maxL

1,minL

1( )Li t

0 1( )

1 , 4.35L rmsI A

0.3022 0.3023 0.3024 0.3025 0.3026

Time (s)

4

5

6

7

8

9

Vin_x_gdiv_x_gext Vin_x_gdiv_x_gext+Hneg Vin_x_gdiv_x_gext+Hpos ILsensRampli*-1

0.6045 0.6046 0.6047 0.6048 0.6049

Time (s)

8

8.5

9

9.5

10

10.5

11

11.5

Vin_x_gdiv_x_gext Vin_x_gdiv_x_gext+Hneg Vin_x_gdiv_x_gext+Hpos ILsensRampli*-1

( )refH i t

( )refH i t

( ) ( )· ( )ref g ei t v t g t

t

Figura 26: Se muestra 1 período de red de la señal , la variación de L1 según el valor de corriente y la frecuencia

de conmutación según el margen de histéresis.

Para llevar a cabo el diseño de otros parámetros de la bobina como el núcleo magnético o diámetro de hilo se realizó a través de la página web Magnetics (www.mag-inc.com). Esta página web ofrece un programa que realiza los cálculos necesarios para la fabricación del inductor. Finalmente, se realizó la implementación física de dicha bobina en el laboratorio y se obtuvo una medida aproximada del inductor de 620 μH.

7.2 Selección de los Interruptores de Potencia del Convertidor Boost.

7.2.1 Selección del Transistor MOSFET

De acuerdo a [7] el valor medio de la intensidad e intensidad eficaz que circulará a través del transistor MOSFET se puede calcular a partir de las siguientes expresiones:

,,max(max)

,

,,max, (max)

,

22 2 2 2·1 2·230· 1 · 1 2.668 230 8·400

8· 2· 1 8· 2·230· 1 · 1 2.423 230 3 400

LK

LK

g rmso

MOS

g rms C

g rmso

MOS rms

g rms C

VP kWI A

V V V

VP kW VI Arms

V V V V

(1.134)

http://www.mag-inc.com/

65

Sabido la corriente que deberá soportar, el MOSFET a seleccionar deberá tener también una ( )DS onR lo suficiente reducida para evitar una caída de tensión más elevada y directamente mayor número de pérdidas por conducción. Por otra parte, debido al sistema de activación del convertidor que se ha implementado (se verá más adelante) es necesario que el transistor seleccionado resista valores de corriente elevados durante reducidos períodos de tiempo. Evidentemente el transistor también deberá tener tiempos de conmutación reducidos que permitan frecuencias de conmutación elevadas dentro del rango del convertidor. El encapsulado del MOSFET permitirá la introducción de un disipador para reducir la temperatura del mismo.

Con estas premisas, se ha seleccionado el modelo CMF10120D de la compañía CREE. Es un robusto transistor MOSFET de carburo de silicio (SiC). El rango de tensión DSV que dispondrá el transitor oscilará entre tensiones mínimas próximas a los 300 V y máximas de 500 V, con una tensión DC de 400 V ( ( )

LKDS CV v t ). De igual manera, como se ha podido ver en la Figura 24, al aumentar la tensión de salida ( )

LKCv t aumenta simultáneamente la frecuencia de conmutación. Por tanto, en los valores máximos del rizado de tensión de salida se producirá mayor frecuencia de conmutación del transistor que en los valores mínimos del rizado de tensión de salida. En la Figura 27 se puede apreciar el área de operación segura de dicho transistor:

400

24

20

Figura 27: Área de operación segura para VDS=300 V, 400 V y 500 V del modelo CMF10120D.

En la Figura 27 se observa según el periodo de conmutación del transistor MOSFET y la tensión de salida, los valores máximos de corriente DI que puede conducir el transistor y durante cuanto tiempo. Se pudo observar en las simulaciones que el rango de frecuencias de conmutación del transistor MOSFET alcanzaba frecuencias mínimas de aproximadamente 10 kHz (Tsw=100 μs) y máximas de 100 kHz (Tsw=10 μs). Así pues, cuando al rizado de tensión de salida sea mínimo 300 V se aplica el valor de frecuencia de conmutación mínima. En este caso, el transistor podrá conducir hasta 10 A durante 100 μs. De la misma manera se aplica la máxima frecuencia de conmutación al valor de rizado

66

máximo de 500 V, dónde el transistor puede conducir hasta 20 A durante 10 μs. El periodo real del transitor en estado ON para cada caso se puede obtener de la siguiente manera:

230 11 23.33( ) 300 1011( ) 230 11 5.4

500 100LK

ON

g

ON

C sw

ON

T sv t kHz

Tv t f

T skHz

(1.135)

Los valores instantáneos de tensión de entrada ( )gv t para cada caso de tensión ( )LKCv t se

pdeducen mendiante las expresiones (1.34) y (1.60). Consecuentemente, se observa en la ecuación (1.135), que los periodos de estado ON de conducción del transistor para cada caso no rebasan los límites especificados en la Figura 27.

7.2.2 Selección del Diodo de Potencia

Previamente a seleccionar el modelo de diodo se calculará la corriente media máxima y el valor de corriente eficaz máximo que circulará a través de éste. Estos valores se pueden deducir mediante las siguientes expresiones [7]:

1

1

,max

2,max

,,

1000 2.5400

8 23.61

3

LK

LK

out

D

C

out

D rms rms

g rms C

P WI A

V V

PI A

V V

(1.136)

El modelo de diodo IDH10SG60C de la compañía INFINEON ha sido el seleccionado. Se ha optado por la utilización de este diodo Shottky de alta potencia de SiC, ya que éstos a diferencia de los diodos normales rectificadores de silicio de unión P-N proporcionan conmutaciones muy rápidas entre los estados de conducción directa e inversa, debido a que poseen caídas de tensión en directa (Vf) más bajas y tiempos de recuperación en inversa (trr) más rápidos. Por otra parte, que el tiempo de recuperación en inversa sea también rápido proporciona que el diodo pueda trabajar a frecuencias de conmutación más elevadas, hecho propicio en los convertidores conmutados. Los diodos Shottky de SiC poseen menor carga de recuperación en inversa (Qrr) que sus homólogos de silicio (Si) y consecuentemente tienen picos de corriente en inversa más reducidos. De esta manera el transistor MOSFET se ve menos afectado durante el estado de conducción ON por la corriente inversa del diodo y se reducen las pérdidas debidas a la Qrr.

Además, el encapsulado del diodo también permite la introducción de un disipador. Dicho diodo también absorberá los excesos de corriente o picos de corriente que se puedan producir en el circuito.

67

8. Diseño de las PCB’s de la Etapa PFC Boost

A continuación se podrá observar el diseño llevado a cabo de las placas de circuito impreso que implementan la etapa PFC Boost. El diseño de dichas PCB’s se ha efectuado mediante el software OrCAD® de Cadence. En primer lugar se diseñaron los esquemas de los circuitos mediante OrCAD Capture y posteriormente el diseño de las PCB’s con OrCAD Layout.

La realización de esta etapa PFC se ha subdividido en dos fases o etapas claramente diferenciadas, la etapa de potencia y la etapa de control. No se ha realizado el diseño de las PCB’s pertenecientes al puente de diodos rectificador de onda completa y la histéresis modulada, ya que dichas placas han sido aportadas en el laboratorio. Sin embargo, se explicará el circuito encargado de realizar la histéresis modulada. La etapa final formada por el conjunto buck-batería, como ya se ha dicho anteriormente, fue sustituida por una carga electrónica de potencia activa para realizar las pruebas experimentales, por tanto, no se ha realizado el diseño PCB de esta etapa.

8.1 Etapa de Potencia

En esta fase se implementará básicamente el diseño del convertidor boost. Se podrá ver el esquema de circuito realizado y el layout de la placa.

8.1.1 Esquema del Circuito del Convertidor Boost

Figura 28: Schematic diseñado del convertidor boost en OrCAD Capture.

A continuación se explicarán las diferentes partes principales del esquema de la Figura 28.

Ro25.6k

OUT GATE

VCC_DRIVER_15V

+15V_sens

Convertidor Boost

Config: 8A nom.

-15V_sens

A

A

C11220 uF

C12220 uF

BRi1

680k

C15 uF

B

C25 uF

+15V_sens

C35 uF

0

TEST_POINT_MOS_DRAINCON1

1

TEST_POINT_CONTROL1CON1

1

TEST_POINT_GNDCON1

1

VOUT_OUT_FASE

CON2

12

0

MOS DRAIN

VCC_DRIVER_15V

PWM CTR

VOUT

VIN

-15V_sens

MOS DRAIN

U2 MCP1407

VDD11

IN2

NC3

GND14

VDD28

OUT27

OUT16

GND25

C1_drv

1u

R_GS

1k

C2_Drv

100n

R_pulldown12k

GATE

C430 uF

Dgate -15 V

DIODE ZENER

BOOST MOSFETCMF10120D

R_GATE1 3.3

0

VIS1

CON1

1

VIS2

CON1

1

GND_Y_FASE

CON2

12

VIS4

CON1

1

Cd21u

VIS3

CON1

1

C530 uF

VIN_SENS

C630 uF

RJ45

654321

78

Ro1

1M

GND_X_FASE

CON2

12

VOUT_SENS

->

U3LEM LA25

IN11

IN22

IN33

IN44

IN55

OUT16OUT27OUT38OUT49OUT510

M11

+12

-13

VIN_SENSR_GATE2

3.3

TEST_POINT_VIN_SENSCON1

1

TEST_POINT_VOUT_SENSCON1

1

VIN_SENS

VIN_IN_FASE

CON2

12

Cd3100n

PWM CTR

Cd4100n

VOUT_SENSTEST_POINT_VINCON1

1

Ri220k

VIN

Cd61u

L1

620uH

1 2

TEST_POINT_VOUTCON1

1VOUT

CON_CONTROL

CON3

123

VOUT_SENS

BOOST DIODE

IDH10SG60C

i_sens

TEST_POINT_GATECON1

1GATE

C710 uF

TEST_POINT_VCC_DRIVERCON1

1

C810 uF

C910 uF

C10220 uF

i_sens

68

+15V_sens

Config: 8A nom.

-15V_sens

A

A

BRi1

680k

B

VIN

Cd21u

->

U3LEM LA25

IN11

IN22

IN33

IN44

IN55

OUT16OUT27OUT38OUT49OUT510

M11

+12

-13

VIN_IN_FASE

CON2

12

Cd3100n

Cd4100n

Cd61u

L1

620uH

1 2

i_sens

8.1.1.1 Sensor de corriente

Figura 29: Esquema del sensor de corriente LA 25-NP de LEM

Con el fin de poder desarrollar la superficie de histéresis es necesario previamente realizar un sensado de la corriente

1( )Li t que circulará a través de la bobina del convertidor boost.

Para este fin se ha elegido el sensor de efecto Hall LA 25-NP de la compañía LEM ya que es compatible con los requisitos de tensión y corriente que se encuentran en el convertidor y, además, dispone de un amplio ancho de banda de 150 kHz. Dicho sensor posee internamente dos devanados (primario y secundario) a través de los cuales se produce un ratio de conversión ( isensK ) entre la corriente ( )S sensi i t que sale por el secundario y la corriente

1( )P Li i t que entra por el primario. En el datasheet del fabricante se puede

observar la configuración a seleccionar y el valor de isensK según cierto valor de corriente rms nominal que circule a través del primario. En la ecuación (1.131) de la bobina se ha calculado un valor de

1 , 4.35L rmsI A y un valor de corriente de pico 1 , 6.15L pkI A . Dado

este valor de corriente de pico se ha elegido la siguiente configuración dejando suficiente margen de seguridad:

Figura 30: Configuración seleccionada del sensor de corriente LA 25-NP

Principalmente se observan los parámetros PNI (corriente rms nominal del primario), PI (corriente

máxima del primario), SNI (corriente rms nominal del secundario) y NK (ratio de conversión). Así pues, en la Figura 29 se ha llevado a cabo el mismo conexionado de pines que el recomendado por el fabricante según la configuración seleccionada.

Por el pin 11(M) se obtiene el valor de ( )sensi t y según lo visto en la Figura 30 se puede decir:

1 1

0.024 0.003 0.0038 1

( ) · ( ) 0.003· ( )

SNN isens

PN

sens isens L L

i A AK K

i A A

i t K i t i t

(1.137)

1( )Li t

69

Ri1

680k

VIN

GND_X_FASE

CON2

12

VIN_SENS

VIN_IN_FASE

CON2

12

Ri220k

Ro25.6k

VOUT_OUT_FASE

CON2

12

VOUT

GND_Y_FASE

CON2

12

Ro1

1M

VOUT_SENS

Por tanto, el máximo valor de corriente sensada en el convertidor será:

1,max , ·0.003 6.15·0.003 18.45sens L pki I mA (1.138)

Por otra parte, es necesaria la conexión en serie de una resistencia sensR en el pin 11, produciendo así una señal de tensión del sensado de corriente que favorece su uso mediante amplificadores operacionales (AO), como se verá en la etapa de control. Esta conexión de sensR se ha realizado en la etapa de control, evitando así “ruido” que distorsione la señal sensada debido a la alta frecuencia de conmutación producida en la etapa de potencia. Entre masa y alimentaciones se han añadido condensadores de desacoplo de 100 nF y 1 μF. La función de estas capacidades es la de mantener niveles estables de alimentación. Las conmutaciones que se producen en el sistema provocan que internamente los circuitos integrados (CI) requieran altos valores de intensidad en un breve lapso de tiempo pero las inductancias parásitas de pistas y cableado disminuyen estos valores instantáneos de intensidad, produciendo consecuentemente una caída de tensión de la fuente de alimentación VDC externa que alimenta los integrados o el sensor de corriente en este caso. Estos condensadores aportan entonces, el valor de corriente instantáneo necesario al integrado sin producir caídas de tensión de la alimentación que podrían afectar al correcto funcionamiento del CI. Por otra parte, estas capacidades también filtran componentes de alta frecuencia de corriente indeseables. Las capacidades de desacoplo se ubicarán próximas a los pines de alimentación de los CI, entre masa y alimentación, para evitar un valor de inductancia parásita elevada entre la pista que va desde el condensador de desacoplo al CI.

8.1.1.2 Sensado de tensión de entrada y tensión de salida

Figura 31: Divisores de tensión empleados para obtener el sensado de la tensón de entrada y salida.

Para realizar la superficie de histéresis también será necesario sensar la tensión de entrada del convertidor. Este paso se realiza mediante un divisor de tensión que adapte la tensión de entrada rectificada original ( ( ) ( )IN gV t v t ) a un valor admisible para un CI (en este caso irá a un AO LF347N de la etapa de control). Para seleccionar las resistencias que formarán este divisor se opta por unas de valor elevado del orden del kΩ evitando corrientes elevadas que puedan generar pérdidas mayores en el sensado de tensión de , ( )IN sensV t . El valor concreto de ambas resistencias se obtiene fijando un valor comercial a una de ellas y

70

seleccionando el valor máximo ,IN sensV que representará el valor máximo de pico de la señal

original ( )IN gV v t . De esta manera se obtiene:

2

,2 1 1

1,

2010 325.27 631.520

2· 325.27

iIN sens IN

i i i

i

IN M g rms

RV V kR R V V R k

k RV V V V

(1.139)

El valor comercial más próximo de 1iR es 680 kΩ si 2iR =20 kΩ y ,IN sensV =9.29 V. Se ha seleccionado el valor máximo de sensado a 9.29 V para no alcanzar los límites de tensión de saturación del AO LF347N de la etapa de control. Así pues:

,20( ) ( ) 0.02857· ( ) · ( )

20 680IN sens IN IN in IN

kV t V t V t K V t

k k

(1.140)

El divisor de tensión de la salida tendrá la función de sensar la tensión ( ) ( )LKOUT CV t v t

para establecer en la etapa de control un lazo de tensión y un limitador de tensión. Se requiere un valor medio de tensión a la salida 400

LKOUT CV V V . Por tanto, este valor será la referencia para implementar el lazo de tensión, que se verá más adelante.

Dicho valor de tensión de referencia se ha adaptado a un valor de 2.23 V admisible para el AO LF347N de la etapa de control donde se conectará , ( )OUT sensV t :

2,

2 1

,

5.6 400 2.235.6 1000

5.6( ) · ( ) · ( )5.6 1000

OOUT ref OUT

O O

OUT sens OUT out OUT

R kV V V V

R R k k

kV t V t K V t

k k

(1.141)

Como se puede apreciar en (1.141) también se han seleccionado valores de resistencia elevados por el mismo motivo que el explicado en el caso del divisor de tensión de entrada. Además, como se podrá ver más adelante, el comparador dónde se realiza el limitador de tensión de salida está alimentado a ±5 V, por tanto, el valor de ,OUT refV =2.23 V está dentro del rango de operación del mismo.

Cabe destacar que mediante el conector RJ45 (un terminal en la etapa de potencia y otro en la etapa de control) se transmitirán las señales sensadas en la etapa de potencia hacía la etapa de control. En el RJ45 la señal , ( )IN sensV t se conectará a través del pin 4, , ( )OUT sensV t

en el pin 8 e ( )sensi t en el pin 2. Los pines 1 y 5 serán alimentación (±15 V) y los pines 6 y 7 no se conectarán.

71

8.1.1.3 Driver

Figura 32: Driver modelo MCP1407 de MICROCHIP

El driver tendrá la función de adaptar la señal de lógica de control (PWM CTR) que realiza la conmutación del transistor a otra señal de mayor magnitud (OUTGATE) que también establece la conmutación del MOSFET. Esta amplificación de señal se debe a que el MOSFET internamente presenta una alta impedancia de entrada y unas capacidades internas que deben cargarse y descargarse rápidamente estableciendo suficiente corriente en la puerta del MOSFET. Si no se adquiere este nivel de corriente necesario, las capacidades internas tardarían en cargarse para establecer la tensión VGS que pusiera en conducción el MOSFET, produciéndose un retardo y, consecuentemente, reduciendo la velocidad de conmutación. La corriente entregada por la señal (PWM CTR) procedente de la etapa de control no es suficiente para cargar la capacidad de entrada del MOSFET y ponerlo en conducción. Mediante el driver de lado bajo (low side) seleccionado, modelo MCP1407 de MICROCHIP, se consigue una corriente de pico de salida suficientemente elevada (6 A) para realizar la rápida carga y descarga de la capacidad del MOSFET, consiguiendo el valor de tensión VGS necesario para la activación del mismo.

En el pin 2, dónde se recibe la señal de control PWM CTR procedente de la etapa de control, se añade una resistencia de pull-down (12 kΩ) para mantener estables los valores de tensión lógicos procedentes del control.

Finalmente, entre los pines 6, 7 y el MOSFET se añade en paralelo las resistencias R_GATE de 3.3 Ω. Estas resistencias ejercen una limitación de la corriente procedente del driver hacia el transistor. El diodo Zener situado entre la puerta del MOSFET y masa establece un límite de tensión máximo VGS=VZ=15 V suficiente para activar el transistor y que no resulte dañado. La resistencia R_GS= 1 kΩ conectada entre la puerta del MOSFET y masa ejercerá de resistencia de pull-down. Los valores de condensadores de desacoplo, resistencias y diodo Zener introducidos en este montaje del driver son recomendación del fabricante.

OUT GATE

0

PWM CTR

VCC_DRIVER_15V

U2 MCP1407

VDD11

IN2

NC3

GND14

VDD28

OUT27

OUT16

GND25

C1_drv

1u

R_GS

1k

C2_Drv

100n

R_pulldown12k

GATE

Dgate -15 V

DIODE ZENER

R_GATE1 3.3

0

R_GATE23.3

CON_CONTROL

CON3

123

72

8.1.1.4 Condensador de salida ( LKC )

Figura 33: Capacidad intermedia de salida.

Dado que en las pruebas experimentales se probarán distintos valores de capacidad de salida hasta alcanzar el valor del condensador mínimo calculado (40 μF) se ha diseñado el Schematic teniendo en cuenta esta condición. Los valores de LKC seleccionados son del fabricante VISHAY y serán:

LKC [ μF] Nº de Condensadores Empleados Descripción Referencia

440 (220 μF //220 μF)/2 Condensadores electrolíticos de aluminio, 500 V

DC.

MAL219390101E3

220 (220 μF)/1 Condensador electrolítico de aluminio, 500 V

DC

MAL219390101E3

90 (30 μF //30 μF //30 μF)/3 Condensadores de film, 700 V

DC.

MKP1848S63070JY5F

65 (30 μF //30 μF //5 μF)/3 Condensadores de film, 700 V

DC y 900 V DC

MKP1848S63070JY5F MKP1848 550 094K2

40 (30 μF //10 μF)/2 Condensadores de film, 700 V DC y 1 kV DC

MKP1848S63070JY5F MKP1848S61010JY2B

Se ha elegido este margen de valores simplemente por la disposición de los valores comerciales que se observaron en el mercado y para estudiar qué efectos produce la reducción de la capacidad sobre la corrección del factor de potencia. Se han empleado 4 tipos distintos de condensador en total, con un máximo de 3 ramas en paralelo para obtener las capacidades de prueba deseadas. Se insertó el valor de cada condensador comercial disponible (220 μF, 30 μF, 10 μF y 5 μF) a modo de “plantilla” ya que cada tipo de condensador tiene un tamaño y patillaje distinto. Como se podrá ver en la imagen del diseño del circuito impreso, los footprints de cada condensador estarán superpuestos en la cara top en 3 ramas, quedando disponibles las diferentes medidas y pines de cada uno. De esta manera, se facilita la soldadura y desoldadura de las capacidades durante la fase experimental.

Ro25.6k

C11220 uF

C12220 uF

C15 uF

C25 uF

C35 uF

VOUT

C430 uF

GND_Y_FASE

CON2

12

C530 uF

C630 uF

Ro1

1M

VOUT_SENS

BOOST DIODE

IDH10SG60C

C710 uF

C810 uF

C910 uF

C10220 uF

73

8.1.2 PCB de la etapa de potencia (Convertidor Boost)

)a

)b

)c

Figura 34: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB

En la Figura 34 se pueden observar ambas caras (top y bottom) de la PCB diseñada para el convertidor boost. En la Figura 34 c) se tiene la localización de los componentes que forman dicha PCB y se observa la bobina y las tres ramas paralelas donde se situarán los

74

condensadores. Se pueden visualizar los diferentes pads de las diferentes combinaciones de condensadores a utilizar y sus footprints superpuestos. A la izquierda de la Figura 34 c) se localiza la entrada de tensión rectificada del convertidor y a la derecha la tensión de salida. En la zona superior izquierda se localiza el driver y junto a éste, al borde de la placa, el transistor MOSFET y el diodo Schottky. Se han situado en esta localización para facilitar la instalación de un disipador. El driver se conecta cerca del MOSFET con una pista de poca longitud para evitar inductancias parásitas. En la cara bottom se puede visualizar en la parte superior, el plano de cobre perteneciente a Vout y en la parte inferior masa GND. Cabe destacar que estas pistas han sido diseñadas con un ancho considerado puesto que circularán altas corrientes (6,15 A de pico).

8.2 Etapa de Control

A continuación se explicará el diseño realizado de las placas que forman la etapa del control analógico. Serán un total de 3 PCB’s. La primera (Control_1) se encargará principalmente de realizar el cálculo de la superficie de deslizamiento (lazo de corriente por histéresis). En la segunda (Control_2), se realiza el cálculo de la conductancia

( )eg t mediante un controlador PI y constituye el lazo de realimentación de la tensión

de la etapa de potencia. En esta etapa también se realiza una limitación de dicha tensión y se efectúa el arranque del sistema mediante un pulsador. Estas dos PCB’s se podrían haber diseñado en una misma placa de circuito impreso pero en el diseño inicial se pensó en utilizar una eg constante para la superficie de deslizamiento, sin tener en cuenta las posibles variaciones dinámicas de dicho parámetro. Se estabilizaría la tensión de salida a 400 V DC y por esta razón se decidió realizar el cálculo automático de ( )eg t mediante el lazo de tensión.

Por consiguiente, se tuvo que realizar otra placa para el lazo de tensión y ambas placas de control se interconectaron. La última PCB sería la del cálculo de la histéresis modulada. Esta placa también se podría haber integrado en una sola con las otras dos. Sin embargo, en el diseño inicial también se pensó en realizar una histéresis constante simple, cuya amplitud se podía regular con otra fuente de tensión externa. Debido a la mejora comentada que conlleva aplicar una histéresis modulada, se optó por aprovechar una placa que ya estaba diseñada para este fin.

75

8.2.1 Esquema del Circuito de Control_1

Figura 35: Schematic diseñado de las diferentes partes de la etapa de Control (Control_1).

A continuación se explicará cada apartado del esquema de la Figura 35.

H

CON2

12

R23

12k

21

R15

1k

2

1H

U1D

LF347

108

9g·Vin

U2B

LF347

1214

13

VCC -15

U1C

LF347

31

2

VCC +15

g

U10

AD633

W7

X11

X22

Y13

Y24

Z6

+VCC8

-VCC5

1k5R13

21

R7

12k

21

VCC -15

R8

12k

21

R9

12k

21

VCC +15

C28

470nVCC -15

1u

U1A

LF347

57

6

11

4

CONTROL_1

J25CON1

1

RJ45

654321

78

VCC -15

U1B

LF347

1214

13

VCC +15

J5

CON1

1

J6

CON1

1

J8

CON1

1

J7

CON1

1 J9CON1

1

VCC +15

J10CON1

1

J11CON1

1i_sensR

CTR1

Vsx H

Risens

(200 Ohm)

J12CON1

1

J13CON1

1

VIN_SENS

-H

J14CON1

1

J15CON1

1g

i_sensR

VIN_SENSVCC -15

VOUT_SENSJ27

CON2

12

VOUT_SENS

R J17CON1

1

S J18CON1

1

VCC_BASC J19CON1

1

J20CON1

1

0

12k

2

1

J22CON1

1

J23CON1

1

VCC +15

VCC -15

C18470n

1u

VCC -15

1u

R

VCC +15

i_sensR

C31

470n

VCC_BASC

con_g

CON2

12

C4470n

S

1u

C20

470n

1u

VCC +15

R21

12k

21

0

U5

BASCULA JK MC14027

QA1

QA2

CA3

RA4

KA5

JA6

SA7

VSS8

SB9

JB10

KB11

RB12

CB13

QB14

QB15

VDD16

0

R22

12k

21

VIN_SENS

VCC +15

VCC -15

J26

CON3

123

VCC_BASC

CON2

12

VCC -15

R27

12k

2 1

VCC +15

VCC_BASC

C22470n

0

C32470n

0C331u

g·Vin

1k5

R1421

1u

CTR1

J24

CON3

123

(no conectado)

0

Vsx

iL_sens

CTR1

VCC -15

H R24

1

21

C8470n

1u

C24 470n

R26

100

SET = 0.5

Vsx

1u

U3A

LM319

OUT12

+4

-5

G3

V+

11

V-

6

Superficie de DeslizamientoObtención de g·Vin

g

0

Límite inferior de Histéresis

-H

Amplificación de corriente sensada

R19

39k

21

Comparador y Báscula J-K

R102k05

21

-HR18

15k

21

Conectores y Test-points

R111k

21

VCC +15

VCC -15

R12

18k

21

VCC +15

0

iL_sens

U3B

LM319

OUT7

+9

-10

G8

V+

11

V-

6

76

R15

1k

2

1

g·Vin

g

U10

AD633

W7

X11

X22

Y13

Y24

Z6

+VCC8

-VCC5

VCC +15

U1A

LF347

57

6

11

4

VCC -15

C18470n

1u

VCC +15

C20

470n1u

VIN_SENS

C22470n

1uC24 470n

1u

R102k05

21

R111k

21

VCC -15

R12

18k

21

8.2.1.1 Obtención de g·VIN ( )· ( )e gg t v t

1( )i t

2 ( )i t

Figura 36: Esquema del multiplicador analógico AD633 y el AO LF347N empleados en g·VIN.

Para realizar el producto de la conductancia g(t) y la tensión de entrada rectificada se ha recurrido al multiplicador analógico AD633 de ANALOG DEVICES por su versatilidad y bajo coste. Según el fabricante, la expresión que se obtiene en el pin 7 (W) es:

( 1 2)( 1 2)10

X X Y YW Z

V

(1.142)

Se consigue el producto deseado introduciendo en las entradas X1 y Y1 (pin 1 y 3) el valor de la conductancia g(t) (procedente del PI de la etapa de Control_2) y el valor de la tensión de entrada rectificada sensada ( , ( )IN sensV t ). Los pines 2, 4 y 6 se conectarán a masa. De esta manera, la nueva expresión resultante en W será:

,( )· ( )( 1 0)( 1 0) 010 10

IN sensg t V tX YW

V V

(1.143)

Se puede observar que el multiplicador, debido a su función interna, aplica una atenuación de 1/10V en la señal W. Para anular esta atenuación se implementa una ganancia de 10 con un AO del integrado LF347N de TEXAS INSTRUMENTS. Denominando la tensión de salida de este AO como Vo y observando la Figura 36 se deduce:

1 2

11 15 12

11 15 12,

11 15

0( ) ( )

( ) 20 ·10 ( )· ( )2

O

O IN sens

W VWi t i t

R R R

W R R R kV W W g t V t

R R k

(1.144)

Se obtiene en (1.144) el valor del producto deseado. Tanto el multiplicador AD633 como el integrado LF347 estarán alimentados a ±15 V, con sus correspondientes condensadores de desacoplo.

77

U1C

LF347

31

2

VCC -15

U1B

LF347

1214

13

i_sensR

R27

12k

2 1

VCC -15

R26

100

SET = 0.5

R19

39k

21

R18

15k

21

VCC +15VCC +15

iL_sens

8.2.1.2 Amplificación de la Corriente Sensada

1( )i t

2 ( )i t

Figura 37: AO seguidor de tensión y AO inversor empleados para amplificar la corriente sensada.

Para este cometido se han empleado dos AO del integrado LF347N. La corriente sensada procedente de la etapa de potencia pasa a ser una señal de tensión ( ( ))sensRi t mediante la

resistencia de sensado sensR =200 Ω, aplicada en el pin 2 del conector RJ45 de la etapa de control (ver Figura 35). Dicha señal tendrá el siguiente valor:

1 1 1

( ) ( )· · · ( ) ( )·0.003·200 ( )·0.6sensR sens sens isens sens L L Li t i t R K R i t i t i t V (1.145)

Como se puede ver en la expresión (1.145) un valor de 1 A real de corriente de la bobina representaría 0.6 V de sensado, alcanzando como valor máximo

1 , ·0.6 6.15·0.6 3.69L pkI V . Tal y como se han alimentado los operacionales del integrado LF347N, éstos no entraran en saturación hasta alcanzar tensiones en sus entradas cercanas o superiores a los propios valores de alimentación ±15 V. Por esta razón, para realizar un mejor aprovechamiento de este margen de tensión del operacional y tener unos valores de tensión de sensado más elevados se aplica una amplificación de la señal ( )sensRi t ,

preservando que el operacional no entre en saturación cuando 1( )Li t sea máxima. Para

evitar dicha saturación se calcula para ( )sensRi t la ganancia de amplificación necesaria que

establece entre 9.5 V o 10 V de sensado cuando 1( )Li t sea máxima. Así pues:

1 1 1

1 1 1 1

,( ) ( )· ( )· · · ·0.6· 6.15·0.6· 9.5

9.5 2.586.15·0.6

( ) ( )· ( )· · · ( )· ( )·1.55

L sens sensR A L isens sens A L pk A A

A

L sens sensR A L isens sens A L T L

i t i t K i t K R K I K K V

VK

V

i t i t K i t K R K i t K i t V

(1.146)

Se aplica entonces una amplificación de 2.58 de la señal ( )sensRi t .

Para implementar circuitalmente esta amplificación se ha utilizado un AO como seguidor de tensión y un AO inversor. La función del seguidor es adaptadora de impedancias, para

78

R23

12k

21

U1D

LF347

108

9

VCC +15

VCC -15

12k

2

1

R21

12k

21

R22

12k

21g·Vin

iL_sensVsx

no recibir medidas inexactas del sensado. Mediante el amplificador inversor se obtiene la ganancia AK como sigue:

1

1

1

191 2

18 26 19 18 26

0 ( )( ) 0 ( )·( ) ( ) ( )

( )·39( ) 2.583· ( )15 0.1

L senssensR sensRL sens

sensRL sens sensR

i ti t i t Ri t i t i t

R R R R R

i t ki t i t

k k

(1.147)

8.2.1.3 Obtención de la Superficie de Deslizamiento

i1(t)

i2(t)

i3(t)

Figura 38: Esquema del AO sumador inversor utilizado para obtener S(x)

El cálculo de la superficie de deslizamiento se ha implementado mediante otro AO del integrado LF347N. Se ha configurado como un sumador inversor para obtener la forma de la superficie de deslizamiento deseada (

1( ( ), ) ( ) ( ) ( )L g eS x t t i t v t g t ). Para esto se

establecen como entradas las señales 1

( )L sensi t y ,( )· ( )IN sensg t V t obtenidas en los apartados anteriores. Por consiguiente:

1

1

3 1 2

21 22 23

,,

21 22 23

, ,

( ) ( ) ( )

( ) ( )· ( ) 0 ( ) ( ) ( ) ( ) ( )

( · ) ( ) ( ) · ( ) ( ) ( )

L sens IN sens SXSX L sens IN sens

A sensR IN sens A sensR IN sens

i t i t i t

R R R

i t g t V t V tV t i t V t g t

R R R

K i V t g t K i t V t g t

(1.148)

Se halla la forma de la superficie de deslizamiento deseada con las ganancias insertadas por los sensados del circuito. Finalmente, desarrollando la expresión obtenida en (1.148) queda la siguiente forma de la superficie en función de

1( )Li t , ( )g t , ( )gv t y las ganancias de

sensado:

1

1

,( ) · ( ) ( ) ( ) ( ) ( ) ( )

( ) ( ) 1.55 ( ) 0.02857 ( ) ( )SX A sensR IN sens T L IN g

SX L g

V t K i t V t g t K i t K v t g t

V t S x i t v t g t V

(1.149)

79

H

CON2

12

HU2B

LF347

1214

13

R7

12k

21

R8

12k

21

R9

12k

21

C28

470n

1u

VCC +15

VCC -15

1u

C31

470n

-H

8.2.1.4 Límite Inferior de Histéresis

i1(t)

i2(t)

Figura 39: Esquema de AO inversor utilizado para obtener -H

Para crear los límites de histéresis a partir de los cuales se “deslizará” la superficie S(x(t),t), como se había comentado anteriormente, se utilizó un conector a través del cual mediante una fuente de alimentación externa se establecería el límite superior de histéresis H. Posteriormente, la señal de tensión H proveniente de la fuente, pasaría a través de una etapa AO inversora para obtener el límite inferior de histéresis –H. Dicha etapa inversora se realizaría a través de un AO de otro integrado LF347N . Sin embargo, esto implicaba aplicar una superficie de histéresis constante, menos efectiva que la histéresis modulada. Por esta razón, se aplicó la técnica de la histéresis modulada mediante la placa ya diseñada que se aportó en el laboratorio. El esquema de dicha placa se verá más adelante. Así pues, en el conector que anteriormente suministraba H a través de una fuente continua externa se conectaría la salida de la placa donde se calcula la histéresis modulada Hmod.

Por tanto, el cálculo del límite inferior de la Hmod es exactamente el mismo:

1 2mod

8 9 8 9

( ) ( ) 00 ( )12

OO

i t i t VHV H H t

R R k R R

(1.150)

80

VCC -15

1k5R13

21

R

VCC_BASC

C4470n

S

1u

VCC +15

0

U5

BASCULA JK MC14027

QA1

QA2

CA3

RA4

KA5

JA6

SA7

VSS8

SB9

JB10

KB11

RB12

CB13

QB14

QB15

VDD16

0VCC -15

C32470n

0C331u

1k5

R1421Vsx

CTR1

H

C8470n

1u

U3A

LM319

OUT12

+4

-5

G3

V+11

V-6

-H

0

U3B

LM319

OUT7

+9

-10

G8

V+11

V-6

8.2.1.5 Comparador y Báscula J-K

Figura 40: Esquema del comparador LM319 y la Báscula J-K MC14027B para realizar conmutación del MOSFET

En el diseño inicial, este apartado se había empleado para efectuar la conmutación del MOSFET a través de la superficie de deslizamiento y los límites de histéresis. El funcionamiento se basaba en la ecuación (1.103) descrita anteriormente. Es decir, cuando la superficie de deslizamiento ( ( )SXV t =S(x(t),t)) sobrepasa el valor del límite superior de histéresis H, se debe producir la desactivación del transistor y, por el contrario, cuando sobrepasa el límite inferior –H se produce la activación del mismo. Para implementar esta función se ha empleado el comparador LM319 de la compañía NATIONAL SEMICONDUCTOR y la báscula J-K MC14027B de ON SEMICONDUCTOR. Mediante el comparador, la señal de la superficie ( )SXV t es comparada con H y –H. Para la báscula se emplean 2 entradas y 1 salida. Las entradas son el pin 4 que contiene la función RESET y el pin 7 que contiene la función SET. En la salida QA se produce la señal CTR1 y el funcionamiento sería el siguiente:

Si se produce la inecuación ( )SXV t > H entonces se activa el valor lógico “1” en el RESET de la báscula, que simultáneamente equivale a un “0” lógico en la señal CTR1 procedente de la salida QA de la báscula.

De forma dual, si ( )SXV t <-H se activa el valor lógico “1” en el SET de la báscula, que equivale a un “1” lógico en la señal CTR1.

La configuración realizada de la báscula MC14027B obedece la siguiente tabla de la verdad

“SET” “RESET” “QAn” 0 0 QAn-1 0 1 0 1 0 1 1 1 1

Figura 41: Tabla de la verdad de la báscula MC14027B

81

En el caso S=0; R=0, no se produce cambio de estado en QA, quedando en memoria el anterior estado. Por otra parte, si se produce una activación simultánea del SET y RESET (caso que no se preveé que suceda) tendría prioridad el SET. El comparador estará alimentado con ±15 V y la báscula a 15 V y masa. De esta manera tanto en el comparador como en la báscula un “1” lógico serán aproximadamente 15 V físicos y un “0” lógico valores cercanos a los 0 V.

Por protección, se ha procedido a añadir un circuito lógico que desactiva la señal provinente de la báscula en caso de sobrepasar una tensión máxima en la tensión de salida

( )LKCV t del convertidor. Si el convertidor quedase sin carga, supondría un aumento de la

tensión ( )LKCV t desmesurado que pondría en peligro la integridad del convertidor, puesto

que muchos de sus componentes podrían destruirse. Por tanto, la solución que se ha adoptado es que cuando ( )

LKCV t > lim ,limLKC oV V el transistor se desactive y el convertidor

deje de conmutar. Así, la inductancia dejará de acumular energía, el condensador LKC descarga su energía y, consecuentemente, la tensión de salida disminuye mientras la carga electrónica siga conectada al circuito. El valor de la tensión máxima ( limLKCV ) se ha fijado en 520 V.

Como se acaba de decir, el desarrollo de este circuito de seguridad deja el transistor en “off” permanente si se sobrepasa el límite de tensión, lo que implica tener que crear otro circuito que se encargue de la reactivación del MOSFET para que vuelva a conmutar con normalidad. Por simplicidad, se implementó un sistema de arranque por pulsador. Por tanto, la condición de limitación de tensión y la reactivación del MOSFET serán condiciones más restrictivas que las condiciones de conmutación impuestas entre la superficie de deslizamiento y los límites de histéresis descritas en la página anterior.

Así pues, la señal CTR1 de la báscula se transmitirá a la etapa de Control_2 de dónde saldrá la orden de control de conmutación del MOSFET. El desarrollo del circuito limitador y el circuito de arranque se verán con más detenimiento en la sección de la etapa de Control_2.

De la Figura 35, los terminales CTR1 y masa del conector J24 se transmiten a la etapa de Control_2.

82

8.2.2 PCB de la etapa de Control_1.

)a

)b

)c

Figura 42: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB.

83

Se realizan los planos de masa en ambos lados de la placa (top y bottom) con el fin de reducir el efecto de ruido y corrientes parásitas que puedan afectar al correcto funcionamiento del control. Se añaden también condensadores de desacoplo (470 nF y 1 μF) entre las alimentaciones y masa de los CI.

8.2.3 Esquema del Circuito de Control_2

Figura 43: Schematic diseñado de las diferentes partes de la etapa de Control (Control_2).

VCC -5

AND_4B

S_basc

XOR_1A

Vo,lim

VCC +5

100nF

VOUT_SENS

J30

CTR1

12

AND_4B

CTR1

XOR_1A

S_basc

R2910k

2

1 +

-

U9

LM741

3

26

7 54 1 8

R30

4,7k

2

1

AND_4A

gpi_k

U7

AND

1A1

1B2

1A*1B3

2A4

2B5

2A*2B6

GND7

Vcc14

4B13

4A12

4A*4B11

3B10

3A9

3A*3B8

CTRandAND_4A

CTR1_k

U10

XOR74HC86

1A'1

1B'2

1Y'3

2A'4

2B'5

2Y'6

GND7

Vcc14

4B'13

4A'12

4Y'11

3B'10

3A'9

3Y'8

C19

470n

1u

VCC +5

U11

INV 74HC4049

VCC1

1Y2

1A3

2Y4

2A5

3Y6

3A7

GND8

nc16

6Y15

6A14

nc13

5Y12

5A11

4Y10

4A9

C17

470n

1u

VCC +5

U12

Pulsador

11

22

1kR16

21

10nFC27

470n

0

1u

U5

BASCULA JK MC14027

QA1

QA2

CA3

RA4

KA5

JA6

SA7

VSS8

SB9

JB10

KB11

RB12

CB13

QB14

QB15

VDD16

VCC +5

PWM CTR

0

C32470n

0

C331u

CTRand

0

Bloque Controlador PI

VCC +5

10k R14

2

1

VCC +15

VCC -15

Voref

R31

100

SET = 50k

U1C

LF347

31

2

VCC +5

C21470n

R20

10k

21

C22

1u

R21

10k

2

1

Vo,lim

R22

10k

2 1

R23

10k

2 1

R24

2.7k

2 1

1u

Cpi

R25

27k

2

1

J27

gpi_k

12

J28

VOUT_SENS

12

J29

Voref

12

C23

470n 1u

C13470n

Bloque Limitador de Tensión-Reactivación MOS

1u

C15

470n

1u

VOUT_SENS

VCC -15

VOUT_SENSU1A

LF347

57

6

11

4

U1B

LF347

1214

13

VCC -15R26

100

SET = 50k

VCC +15VCC +15

1kR15

2

1

U1D

LF347

108

9

500

R1321

C29 470n

1u

VCC -5

VCC +5

C8470n

1u

U4A

LM319

OUT12

+4

-5

G3

V+

11

V-6

C25

470n 1u

VCC +5

VCC +15

VCC -15

R27

45k

2

1

R28

5k

2

1

VCC +5

VCC -5

J32

CON3

123

VCC +15

VCC -15

J26

CON3

123

J5CON1

1

J6CON1

1

J7CON1

1

J8CON1

1

J10

CON1

1

gpi_k

VOUT_SENS

J12

CON1

1

VorefJ11CON1

1

J25CON1

1

VCC -15 J22CON1

1

VCC +15 J20CON1

1

0

CTR1 J13

CON1

1

J15

CON1

1Vo,limJ16

CON11

VCC +5

CTR1_kJ14CON1

1

VCC -5

J33

CON3

123

J17

CON1

1

0V

PWM CTR

PWM CTR J18

CON1

1VCC_DRIVER_15V

J34

CON3

123 PWM CTR

VCC_DRIVER_15V0V

Conectores y Test points

84

8.2.3.1 Bloque Limitador de Tensión-Reactivación MOSFET

En este bloque de la etapa de Control_2 se llevará a cabo tanto la protección del convertidor en caso de sobretensión en la salida, como la activación del MOSFET para iniciar la operación del convertidor mediante un pulsador que pondrá en funcionamiento el sistema. Como se puede observar en la Figura 43 para realizar este bloque se han empleado los siguientes CI:

Un CD74HCT08E (puerta AND) del fabricante TEXAS INSTRUMENTS. Un AO LM741 de FAIRCHILD SEMICONDUCTOR. Un 74HC86 (puerta XOR) de ON SEMICONDUCTOR Una báscula J-K MC14027B de ON SEMICONDUCTOR, como la vista en el

Control_1. Un comparador LM319 de NATIONAL SEMICONDUCTOR, también visto en el

Control_1. Un 74HC4049 (puerta inversora) de FAIRCHILD SEMICONDUCTOR

Un LF347N, ya visto en el Control_1

Para ver de una forma más intuitiva y esclarecedora el funcionamiento de este bloque, en la Figura 44 se muestra el mismo esquema visto en la Figura 43 pero en forma de diagrama de puertas lógicas. En este diagrama no se incluyen los condensadores de desacoplo de los CI:

Q

QSET

CLR

S

R

Báscula J-K MCP14027B

(Pin 7)

(Pin 4)

(Pin 1) (Pin 2)

(Pin 1)

AND CD74HCT08E

(Pin 3)

5 V

CTR1

29R

30R

CTR1_k

PWM CTR

(Pin 12)

COMPARADOR LM319

5 V

-5 V

500 Ω

(Pin 4)

(Pin 5)

5 V

+

-(Pin 6) +

-

5 V

-5 V

(Pin 2)

(Pin 3)VOUT_SENS

AO LM741

5 VVo,lim

31R

470 nF 1 uF

(Pin 11)(Pin 12)

(Pin 13)

(Pin 3)(Pin 2)

(Pin 1)

5 V AND CD74HCT08E

5 V XOR 74HC86

(Pin 2)(Pin 3)(Pin 4)(Pin 5)

(Pin 6)(Pin 7)

5 V

10 kΩ

1 kΩ

100 nF

PULSADOR

1 kΩ

10 nF

INVERSOR 74HC4049

INVERSOR 74HC4049

INVERSOR 74HC4049

REACTIVACIÓN DEL

MOSFET

LIMITADOR DE

TENSIÓN DE SALIDA

DEL BOOST

CONTROL DE LA

CONMUTACIÓN DEL

MOSFET

CTRand

S_basc

Figura 44: Diagrama de puertas lógicas del bloque Limitador de Tensión-Reactivación MOSFET.

A continuación se describirá el diagrama de la Figura 44 de forma general y posteriormente cada bloque de forma más detallada.

En primer lugar, el circuito de Reactivación del MOSFET, se encarga de dar un pulso de activación que mantiene el SET de la báscula a nivel alto un instante reducido de tiempo.

85

En el bloque Limitador de Tensión de Salida del Boost se compara la tensión sensada de salida del convertidor con la tensión límite establecida. Si la tensión sensada a la salida supera el valor límite, se activa el RESET de la báscula (R=1), o de forma dual, si la tensión sensada es inferior al valor límite, R=0. Las señales de SET y RESET de la báscula se transmiten al pin 2 de la AND del bloque Control de Conmutación del MOSFET. En el pin 1 de la misma AND se transmite la señal de control CTR1 proveniente de la etapa de Control_1, que establecerá valores lógicos de activación (1) y desactivación (0) según oscile la superficie de deslizamiento entre los límites de histéresis (ver página 80). Por tanto, si el pin 2 de la AND del último bloque se encuentra a nivel lógico alto (1) se desarrollará la conmutación del MOSFET a partir de la superficie de deslizamiento y los límites de histéresis vistos en el Control_1. La señal PWM CTR resultante de la AND se transmite al driver situado en la etapa de potencia y, consecuentemente, al MOSFET.

La báscula empleada posee idéntica tabla de la verdad que la del Control_1, al ser el mismo modelo (Figura 41). Si se tiene en cuenta el funcionamiento lógico de la báscula y de la AND de la etapa final, se puede decir de forma general que el circuito de la Figura 44

obedece la siguiente tabla de la verdad:

Entradas Salida Estado SJ-K RJ-K CTRAND CTR1

PWM

CTR

0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 1 4 0 1 0 0 0 5 0 1 0 1 0 6 0 1 1 0 0 7 0 1 1 1 1 8 1 0 0 0 0 9 1 0 0 1 0

10 1 0 1 0 0 11 1 0 1 1 1 12 1 1 0 0 0 13 1 1 0 1 0 14 1 1 1 0 0 15 1 1 1 1 1

Figura 45: Tabla de la verdad del Bloque Limitador de Tensión-Reactivación MOSFET. Marcados en rojo los estados lógicos no viables.

Se puede sustraer de la Figura 45 que, evidentemente, la señal lógica de salida PWM CTR obedece la lógica de la puerta AND, dónde PWM CTR=1 sí y solo sí los valores de entrada

CTRAND y CTR1 se encuentran a nivel alto. La señal CTR1 marcará “1” si la superficie de deslizamiento del Control_1 ha superado el límite inferior de histéresis o dicha superficie posee pendiente positiva. De forma opuesta, marcará “0” si la superficie ha rebasado el límite superior o tiene pendiente negativa (ver Figura 24). Se observan en la tabla de la verdad anterior varios estados marcados en rojo que no son posibles. Los estados 6 y 7 no son factibles ya que si R=1 y S=0 necesariamente CTRAND debe estar a nivel bajo. Estos casos representarían que la tensión sensada en la salida es superior al valor límite y que el circuito protector no actuase. En términos puramente de lógica combinacional y por la

86

conexión realizada en la báscula este suceso no es posible. Por otra parte, algo parecido sucede en los estados 8 y 9. En estos casos, si se activa el pulsador (S=1) y la tensión de salida del convertidor no supera el valor límite (R=0) necesariamente CTRAND =1. Los estados 12 y 13 tampoco son posibles porque según la tabla de la verdad de la báscula en caso de obtener S=1 y R=1 tiene prioridad el SET, por tanto necesariamente CTRAND debe estar a nivel alto. Los estados 0 y 1 de la tabla, representan los valores iniciales del sistema. Estos dos estados definen que el sistema anteriormente estaba activo en conmutación, se activó el RESET porque se superó el límite de tensión de salida y un instante después, el sistema volvió a tener tensión por debajo del valor límite. Consecuentemente, CTRAND =0 y el convertidor queda en estado OFF permanente. En este estado de desactivación del convertidor, la corriente que circula por la bobina es del tipo impulsional, de la misma forma que en los PFC pasivos. La superficie de deslizamiento del Control_1 cae, dejando de seguir la conmutación normal entre los márgenes de histéresis. Aun así, dicha superficie, sigue rebasando con picos irregulares los límites de histéresis, con lo cual, se siguen produciendo valores lógicos de nivel alto “1” y nivel bajo “0” en la señal CTR1.

Debido a este comportamiento, si se activa el pulsador, siendo la tensión de salida inferior al valor límite, la salida CTRAND se activa. De nuevo, una vez el sistema vuelve a estar en modo deslizante, el MOSFET empieza a conmutar reactivando el convertidor a través de la señal PWM CTR. En la Figura 46 se aprecia lo aquí expuesto:

Figura 46: Gráfica de la limitación de tensión de salida y reactivación del convertidor.

Se puede observar que después de que el convertidor mantenga un funcionamiento correcto en estado estacionario, en cierto instante, la tensión Vout>Vo,lim (Vout>520 V) y por tanto, CTRAND=0. Consecuentemente, se pierde la superficie de deslizamiento, ya que el MOSFET deja de conmutar (segunda gráfica de la parte superior). Al cabo de pocos milisegundos, la tensión se reduce por el limitador y se activa el pulsador (quinta gráfica), Vout<Vo,lim, se recupera la conmutación normal de la superficie de deslizamiento entre los límites de histéresis y el MOSFET vuelve a conmutar.

87

En los estados 2 y 3 de la Figura 45 el pulsador se había activado anteriormente y Vout<Vo,lim. En el 4 y 5, Vout>Vo,lim, y se activa el RESET de la báscula. Los estados 10 y 11 indican el momento justo en el que se está activando el pulsador y Vout<Vo,lim. Finalmente se tienen los estados 14 y 15, en los cuales, se produce una activación simultánea de las señales SET y RESET. Esto significa que se está activando el pulsador y a la vez se produce la inecuación Vout>Vo,lim. En este hipotético caso, debido a la prioridad que manifiesta el SET en la báscula, se omitiría la desactivación del convertidor ya que el RESET del limitador no tendría efecto. Consecuentemente, la tensión seguiría aumentando hasta valores peligrosos y podría destruir componentes del convertidor. Por tanto, para evitar esta situación anómala, se debe reducir al máximo posible la duración del pulso de activación del SET de la báscula. De esta manera, se evita que suceda el caso de los estados 14 y 15, ya que si el pulso de activación es muy reducido, es prácticamente imposible que simultáneamente la tensión de salida ascienda instantáneamente a valores por encima del valor límite. Para realizar la reducción del tiempo de activación de este pulso se ha recurrido al circuito de Reactivación del MOSFET de la Figura 44. El funcionamiento de dicho circuito es el siguiente:

(Pin 11)(Pin 12)

(Pin 13)

(Pin 3)(Pin 2)

(Pin 1)

5 V AND CD74HCT08E

5 V XOR 74HC86

(Pin 2)(Pin 3)(Pin 4)(Pin 5)

(Pin 6)(Pin 7)

5 V

10 kΩ

1 kΩ

PULSADOR

1 kΩ

INVERSOR 74HC4049

INVERSOR 74HC4049

INVERSOR 74HC4049

10 nF

S_basc

1

2

3

45

6

100 nF

Figura 47: Diferentes partes del circuito de Reactivación del MOSFET

En primer lugar, si no está activado el pulsador, llega la tensión de alimentación de 5 V (“1” lógico) al pin 7 del inversor y por tanto, se invierte la señal a nivel bajo (“0”). Dicha señal de valor lógico bajo llega a la puerta AND y por tanto, se envía un 0 al SET de la báscula (S_basc=0). Consecuentemente, el MOSFET del convertidor permanece desactivado. Si se activa el pulsador, actúa el divisor de tensión de la entrada y queda una señal de tensión de nivel bajo (0.5 V aprox).

1

0

1

Pulsador

“ON”Pulsador

“OFF”

Pulsador

“OFF”

PT

Figura 48: Etapa 1, activación del pulsador. TP será el período del pulso realizado.

En la siguiente etapa (2), se invierte la señal de la Figura 48. Esta misma señal invertida se envía de nuevo a través de otro inversor y un filtro RC (3). La función de este filtro, es producir un retardo de la señal de la etapa (2). Mediante otro inversor (4), se obtiene la señal de la etapa (2) con el retardo producido por el filtro y también por las 3 puertas lógicas inversoras. El retardo total introducido en la señal (4) dependerá del retardo de las puertas inversoras y los valores escogido de R y C. En el CI 74HC4049 cada puerta inversora añade un retardo de entre 6 ns y 8 ns. El filtro permite acentuar el poco retardo que ofrecen las puertas logicas.

88

El retardo que añade el filtro será del valor de la constante de tiempo del mismo. Al ser un filtro paso-bajo, se puede demostrar que RC . Se ha querido obtener un retardo de 10 μs, incrementando notablemente el introducido por las puertas lógicas. De esta manera, si se fija el valor de R=1 kΩ entonces C=τ/R=10 nF. La magnitud del tiempo de retardo introducido por el filtro permite considerar que el retardo total ( rt ) es prácticamente 10 μs. En la Figura 49 se ilustra esta argumentación:

0

1

1

0

1

0

2

3

4

rt rt

PT

Figura 49: Señal de la etapa 2, etapa 3 (filtro RC e inversor) y etapa 4 (señal con retardo)

En (5) se obtendrá la señal de salida de la puerta XOR. Como entradas, recibe la señal de la etapa (2) y la señal de la etapa (4):

0

1

2

PT1

0

4

1

5

0

0

0

0

1

0

1

1

1

0 1

1

0 0

0

0

rt rt

Figura 50: Entradas (2) y (4) y salida (5) de la puerta XOR

Como se puede observar, a la salida de la puerta XOR el pulso de activación del pulsador ya se ha reducido drásticamente respecto PT . Sin embargo, se obtiene de respuesta 2 pulsos y se debería de obtener únicamente 1 pulso por activación. Para conseguir un solo pulso se recurre a la puerta AND. Como entradas tendrá la señal de la etapa (2) y la señal de la etapa (5):

89

0

1

2

PT1

5

0

0

0

1

1

1

0 1

0 0

0

rt rt6

P rT t

1

0

0 1 0 0 0

Figura 51: Entradas (2) y (5) y salida (6) de la puerta AND

Finalmente, en la Figura 51, se puede ver como a través de la lógica de la puerta AND se obtiene en su salida (6) un único pulso de activación del SET de la báscula de tiempo notablemente reducido respecto al original. Por consiguiente, el período del pulso de la señal S_basc será aproximadamente P rT t .

Para finalizar con este bloque del Control_2 únicamente queda por explicar el diseño realizado de la etapa Limitador de tensión de salida del Boost y la etapa de Control de la

Conmutación del Mosfet de la Figura 44.

(Pin 12)

5 V

-5 V

500 Ω

(Pin 4)

(Pin 5)

+

-(Pin 6) +

-

5 V

-5 V

(Pin 2)

(Pin 3)VOUT_SENS

AO LM741

5 VVo,lim

31R

470 nF 1 uF

Q

QSET

CLR

S

R

Báscula J-K MCP14027B

(Pin 7)

(Pin 4)

(Pin 1) (Pin 2)

(Pin 1)

AND CD74HCT08E

(Pin 3)

5 V

CTR1

29R

30R

CTR1_k

PWM CTR

5 V

COMPARADOR LM319

a) b)

S_basc

Figura 52: a) Etapa Limitador de tensión de salida del Boost; b) Etapa de Control de la Conmutación del MOSFET.

Los diseños de estas etapas son bastante simples. En primer lugar, como ya se ha comentado de la etapa limitador, se compara la tensión sensada de salida de la etapa de potencia con el valor límite establecido. Para realizar dicha tarea previamente se obtiene la señal de tensión de salida , ( )OUT sensV t a través del AO LM741, que funcionará como

seguidor de tensión para adaptar impedancias. Se comparará con el valor ,limoV que se ha

establecido en 520 V. Para obtener ,limoV se ha utilizado un potenciómetro de 50 kΩ ( 31R )

entre alimentación, masa y pin 5 del comparador. El potenciómetro se ha ajustado hasta obtener un valor de ,limoV =2.89 V que representan aproximadamente 520 V en el divisor de tensión de sensado de voltaje de salida:

,lim520 ·5.6 2.89

1000 5.6o

V kV V

k k

(1.151)

El comparador realizará la acción de activación del RESET ya explicada si , ,lim( )OUT sens OUTV t V . Finalmente, de la etapa de Control de la Conmutación del MOSFET

únicamente queda mencionar que se ha empleado un divisor de tensión con 29R y 30R para adaptar el valor de la señal CTR1 (de 15 V a nivel alto) a 5 V aproximadamente a nivel

90

alto. Esta adaptación de señal se debe a que la puerta AND únicamente admite valores de entrada a nivel alto de 5 V si está alimentada a 5 V. El rango de valores de alimentación que admite va de -0.5 V a 7 V.

30

29 30

1· 15 ·4.71_ 4.794.7 10

CTR R V kCTR k V

R R k k

(1.152)

8.2.3.2 Bloque Controlador PI

Figura 53: Esquema del bloque Controlador PI.

Este lazo de tensión ajustará la potencia de entrada en función de la potencia de salida con el fin de regular el valor medio de la tensión de salida según la referencia deseada. El controlador, establecerá la ( )eg t necesaria en la superficie de deslizamiento para obtener la tensión y potencia deseadas a la salida del PFC boost. En otras palabras, el controlador regulará la resistencia emulada del LFR para transferir la potencia deseada a la siguiente etapa buck (carga de potencia), estableciendo un valor medio de tensión a la salida del boost constante (según el valor de tensión de referencia deseado). Mediante los AO de un CI LF347N alimentados a ±15 V se establecerá el esquema circuital de la Figura 53 que satisface la ecuación matemática del controlador PI. La configuración realizada de los AO para implementar el controlador PI y el lazo de control de tensión de salida se abordará a continuación en la siguiente sección. Como se ha podido ver en otras secciones, el valor de conductancia en régimen estacionario que se desea en el convertidor para transferir 1 kW de potencia a la carga es eG =0.0189 S (ver ecuación (1.123)). Sin embargo, debido a las ganancias que se establecen para adaptar señales de potencia al control, el valor de conductancia a la salida del controlador PI ( PIG ) en

régimen estacionario será un valor de tensión equivalente al valor eG deseado. La relación

de ganancias entre PIG y eG será un factor a tener en cuenta a la hora de realizar un diseño adecuado del lazo de control de tensión. Para hallar esta relación hay que fijarse en la superficie de deslizamiento obtenida con las ganancias del circuito (vista en el Control_1, ecuación (1.149)) y relacionar dicha expresión con la ecuación teórica de la superficie de deslizamiento en dinámica ideal:

gpi_k

VCC +15

VCC -15

Voref

U1C

LF347

31

2

R20

10k

21

R21

10k

2

1

R22

10k

2 1

R23

10k

2 1

R24

2.7k

2 1

1u

Cpi

R25

27k

2

1

J27

gpi_k

12

J28

VOUT_SENS

12

J29

Vref

12

C13470n

1u

C15

470n

1u

VOUT_SENS

VCC -15

VOUT_SENSU1A

LF347

57

6

11

4

U1B

LF347

1214

13

VCC -15R26

100

SET = 50k

VCC +15VCC +15

U1D

LF347

108

9

VCC +15

VCC -15

R27

45k

2

1

R28

5k

2

1

91

1

_

1 1

( ) ( )_

( ) ( ) ( ) ( ) 0

( ) ( ) ( )· ( ) 1.55 ( ) 0.02857 ( )· ( ) 0PI k

L g e

g t g t

c T L IN g L g PI k

teórica S x i t v t g t

circuito S x K i t K v t g t i t v t g t

(1.153)

De (1.153) se puede establecer la siguiente relación:

_ _ _0.02857( ) ( )· ( )· ( )

· · 1.55IN IN

e PI k PI k PI k

T isens sens A

K Kg t g t g t g t

K K R K (1.154)

La señal _ ( )PI kg t corresponde a la atenuación de la conductancia original ( )PIg t obtenida en el controlador PI. Esta atenuación se realiza mediante el divisor de tensión formado por las resistencias 27R =45 kΩ y 28R =5 kΩ:

28_

27 28

( )( ) ( )·10PI

PI k PI

R g tg t g t

R R

(1.155)

Se llevó a cabo dicha atenuación para asegurar que la conductancia calculada por el compensador no alcanzase valores superiores erróneos durante los transitorios que pudieran afectar al sistema. De esta manera:

3( ) 0.02857( ) · ( )·1.8432·10 ( )·10 1.55PI

e PI PI G

g tg t g t g t K (1.156)

Así pues, el valor deseado de la conductancia en régimen estacionario eG =0.0189 S

representaría a la salida del PI:

10.254ePI

G

GG V

K (1.157)

Y el valor atenuado en régimen estacionario que se envía a la placa de Control_1 será:

_ 1.025410

PIPI k

GG V (1.158)

Por consiguiente, con la atenuación implementada de 1/10 se consigue que en caso de saturación del AO el valor de la conductancia límite enviado a la placa de Control_1 únicamente sea de 1.2 V.

A continuación se explicarán los cálculos llevados a cabo para implementar el circuito del compensador PI (Figura 53) que establece el lazo cerrado de tensión del convertidor.

8.2.4 Lazo Cerrado del Sistema

Se observa la localización del compensador PI en el sistema mediante el siguiente diagrama de bloques del Control_1 y Control_2:

92

Q

QSET

CLR

S

R+- +

-H

-H

,LKC refV ( )E s ( )kE s

outK ( )PID s

( )PIG s

GK

( )gV s

( )eG s ( )· ( )e gG s V s ( ( ), )S x t t

TK

mod

mod

( ( ), ) ( )( ( ), ) ( )

S x t t H t S

S x t t H t R

( )U s ( )LKCV s

( )BoostG s

1( )LI s

1( )L sensI s

Figura 54: Lazo cerrado del sistema con lazo de corriente (control Sliding) y lazo de tensión (control PI).

El lazo de control de corriente empleado en la superficie de deslizamiento facilita la eliminación de la dinámica de la corriente del inductor (visto en la sección 6.3.5, pág.59) y disminuye en un grado el orden del sistema. Por esta razón, interesa hallar la función de transferencia ( )H s que relaciona la tensión de salida ( )

LKCV s con la conductancia ( )eG s . La planta ( )H s facilitará hallar la ecuación característica del sistema y consecuentemente se podrá obtener el margen de valores de los parámetros del compensador que mantienen el sistema estable en lazo cerrado. Así pues, con la anulación de la dinámica de

1( )Li t , el

diagrama de bloques simplificado del sistema para hallar ( )H s tendrá la siguiente forma:

+-

,LKC refV ( )E s

outK( )kE s

( )PID s

( )PIG s

GK( )eG s ( )

LKCV s

( )H s

Figura 55: Lazo cerrado del sistema simplificado.

8.2.4.1 Planta del compensador PI

Con el uso del controlador Proporcional-Integrador se obtiene suficiente precisión para controlar una carga que no realizará grandes variaciones, al tratarse de una fuente constante de potencia (buck). De igual manera, la carga final de la segunda etapa, al ser una batería, tampoco denota grandes variaciones, con lo cual, se puede intuir que la constante de tiempo del compensador tampoco será necesario que sea muy rápida para corregir el error que se obtenga. Observando el diagrama de bloques anterior (Figura 55), el compensador queda definido en el dominio frecuencial de la siguiente manera:

( )PID s( )kE s ( )PIG s

Figura 56: Planta del compensador PI.

De la Figura 56 se puede sustraer que:

93

( ) ( )· ( )

( )( )( )

PI k PI

PIPI

k

G s E s D s

G sD s

E s

(1.159)

En el dominio temporal la ecuación (1.159) deberá cumplir la siguiente expresión genérica propia del compensador PI:

0

( ) · ( ) · ( )·t

PI p k i kg t k e t k e t dt (1.160)

Siendo ( )ke t el error o diferencia producido entre señal de referencia deseada y la señal sensada en el sistema. Dicho error viene atenuado por la ganancia producida en el divisor de tensión situado a la salida del convertidor boost. En este caso, la expresión de ( )ke t corresponderá con el error de la tensión de salida del boost, siendo:

, ,( ) · ( )· ·( ( )) · ( )LK LK LK LKk C ref out C out out C ref C oute t V K v t K K V v t K e t (1.161)

y serán las variables proporcional e integral del controlador PI y sus valores dependerán de los elementos pasivos que formen circuitalmente dicho controlador. Estas variables definirán la ganancia y constante de tiempo del controlador, como se verá más adelante. Así pues, el circuito analógico implementado para satisfacer la expresión matemática del controlador PI (visto en la Figura 53) será analizado a continuación. En el análisis no se incluirá el divisor de tensión final del esquema de la Figura 53 ya que el efecto de atenuación del divisor se incluye en la constante GK (diagrama Figura 55).

-+ +

-

+Vcc

-Vcc

+Vcc

-Vcc

-

+

+Vcc

-Vcc

-+

+Vcc

-Vcc

( )PIg t( )PIg t

20R21R

22R

23R

24R

PIC26R

25R

( )·LKC outv t K

, ·LKC ref outV K

Figura 57: Esquema circuital analógico del restador (izquierda) y compensador PI (derecha)

En la Figura 57 se visualiza en primera instancia un circuito restador en el cual se obtendrá la expresión (1.161) negada. Esta negación se compensará en la etapa inversora posterior que conformará el valor de la ganancia del PI, así como la constante de tiempo del mismo. El seguidor de tensión inicial, se ha empleado como adaptador de impedancias entre la etapa de sensado y la etapa restadora. En la etapa amplificadora inversora final se logrará obtener la expresión deseada en (1.160) y de nuevo la señal resultante pasará por otro seguidor de tensión. Analizando las dos etapas de la Figura 57 se verificará lo aquí expuesto.

94

Etapa restadora:

-

+ +

-

+Vcc

-Vcc

+Vcc

-Vcc

A) B)

20R

21R

22R

23R

( )·LKC outv t K

, ·LKC ref outV K

( )resv t1( )i t

2 ( )i t

3( )i t

4 ( )i t

Figura 58: Corrientes eléctricas definidas en la etapa restadora.

Las ecuaciones deducidas de la Figura 58 son las siguientes:

211 2

20 21 20 21

, 23 22 233 4 ,

22 23 22 22

) ( )·

( ( )· ) ·( ( )· )0) ( ) ( );

( · ) ( )( ) ( ) ( ) ·( · )

LK

LK LK

LK

LK

C out

C out C out

C ref out resres C ref out

A v v v t K

v t K v R v t KvB i t i t v v v v

R R R R

V K v v v t R R Ri t i t v t v V K

R R R R

v

21

20 21

20 21 22 23

23 22 23,

·( ( )· )22 22

23 22 2321, ,

20 21 22 22

( ) ·( · )

( ( )· ) ·( · ) ( )· · ( )

LK

C outLK

LK LK LK LK

res C ref outR v t K

vR R

C out C ref out C out C ref out k

R R R R

R R Rt v V K

R R

R R RRv t K V K v t K V K e t

R R R R

(1.162)

Como se aprecia en (1.162) y ya se ha explicado, se verifica que la señal obtenida a la salida del restador es el error atenuado negado.

Etapa amplificadora inversora (PI):

-+

+Vcc

-Vcc

+ -

+

-

( )ke t2 ( )i t

1( )i t

( )PICi t

25R

24R

26R

PIC

( )PICv t

( )PIg t

( )Av t

Figura 59: Corrientes eléctricas y tensiones definidas en la etapa amplificadora inversora (PI). (No se incluye el seguidor de tensión final ya que no interfiere en el cálculo de .

Las expresiones deducidas en esta etapa son las siguientes:

95

3

1 2

261 2

24 26 24

124 24 0

0( ) ( ) ( ) ( ) ( ) ( )

( ) ( ) ( )

0 ( )( ) 0( ) ( ) ( ) ( )

( )( ) 0 1( ) ( ) ( ) ( )·

( )

PI PI

PI

PI

PI PI

C A PI PI A C

C

RkA k

tCk

C PI C k

PI

PI A

ccv v v

v t v t g t g t v t v t

i t i t i t

v te t Ri t i t v t e t

R R R

dv te ti t i t C v t e t dt

R dt R C

g t v

26 26

24 24 24 240 0

1 1( ) ( ) ( ) ( )· ( ) ( )·PI

t t

C k k k k

PI PI

R Rt v t e t e t dt e t e t dt

R R C R R C

(1.163)

Como se puede apreciar en (1.163), se verifica finalmente la ecuación matemática del compensador PI vista en (1.160). De esta manera se puede obtener la variable proporcional e integradora :

0

26 26

24 24 24 240

( ) ( ) ( )·

1 1( ) ( ) ( )· ;

t

PI k p i k

t

PI k k p i

PI PI

g t e t k k e t dt

R Rg t e t e t dt k k

R R C R R C

(1.164)

Una vez verificada la ecuación temporal del PI y el valor de sus parámetros en (1.164) se pasa esta expresión al dominio frecuencial:

0

( ) ( ) ( )· ( ) ( ) ( ) ( )( )t

i iPI k p i k PI k p k k p

k kg t e t k k e t dt G s E s k E s E s k

s s

L (1.165)

Nótese que al realizar dicha transformación frecuencial, se consideran condiciones iniciales nulas en la integral del error atenuado. Por consiguiente, de la ecuación resultante en (1.165) se puede extraer el valor de la planta normalizada del compensador mostrada en (1.159):

1( ) ( )( )( )( )

i

p i pPI PIPI p PI

k

ks s

k s k kG sD s k k

E s s s s

(1.166)

La planta del compensador vista en (1.166) contendrá un cero a frecuencia

rad/s en

el semiplano izquierdo y un polo en el origen. Así pues, se puede afirmar que las expresiones de los valores de la ganancia PIk del compensador y su constante de tiempo

PI son:

26

24

26·

PI p

p

PI PI

i

Rk k

R

kR C

k

(1.167)

96

Se deberán calcular los valores límite de los parámetros y que aseguren la estabilidad del sistema en lazo cerrado y para esto, se necesita obtener ( )H s .

8.2.4.2 Cálculo de la planta H(s)

Para hallar ( )H s en primer lugar se observa la representación bilineal (1.81) del convertidor boost calculada en anteriores secciones. Si se extraen las ecuaciones de las variables de estado de dicha representación:

1

1 1

1 1

1

( ) ( ) ( )( 1)

( ) ( ) ( )(1 )

( )1

( )

LK

LK

LK

L C g

c L C

LK LK

g

eq

C

di t v t v tu

dt L L

dv t i t v tu

dt C R C

v tu

v t

(1.168)

Sustituyendo el control equivalente equ obtenido en (1.116) en las ecuaciones de (1.168) y

asumiendo S(x(t),t)=0 se obtenía el punto de equilibrio 1

*Li y *

LKCv como ya se pudo observar en (1.119) y (1.122):

1

*,

*1 , 1

· ·

LK

L e g e g rms

C g e g rms e

i G V G V

v V R G V R G

El punto de equilibrio de la corriente del inductor será la corriente de referencia del lazo de corriente visto en la Figura 54:

1 1 1

1

,

,

( ( ), ) ( ) ( ) ( ) ( ) ( )

( ) 0L e g L L ref

L ref

S x t t i t g t v t i t i t

i t

(1.169)

Para obtener el lazo cerrado del sistema (planta ( )H s ) se considerará 1 , ( )L refi t como una

pequeña perturbación de pequeño señal variable en el tiempo 1 ,

ˆ ( )L refi t asumiendo que

1 1, ,ˆ ( ) ( )L ref L refi t i t . Se sustituirá la

1 , ( )L refi t anterior por la perturbación mencionada:

1 1 1 1, ,

ˆ( ( ), ) ( ) ( ) ( ( ), ) ( ) ( )L L ref L L refS x t t i t i t S x t t i t i t (1.170)

Con la dinámica ideal de la superficie (S(x(t),t)=0) se puede decir:

1 1 ,ˆ( ) ( )( ) ( ) 0L L refdi t di tdS x

S xdt dt dt

(1.171)

En la expresión (1.171) se observa que al existir una dinámica ideal donde la superficie de deslizamiento sea nula, se puede imponer que la derivada de dicha superficie también sea nula. Así pues, de (1.171) se deduce que:

97

1 1 ,ˆ( ) ( )L L refdi t di t

dt dt (1.172)

De (1.169), (1.170) y (1.171) también se puede deducir que:

1

1

,,

ˆ ( ) ( )( )ˆ ( ) ( )· ( ) ( )· ( )·L ref geL ref e g g e

di t dv tdg ti t g t v t v t g t

dt dt dt (1.173)

Realizando una sustitución en la ecuación (1.172) de la dinámica de la corriente del inductor por su expresión en la bilineal (1.168) y de la derivada de la perturbación

1 ,ˆ ( )L refi t

por la ecuación hallada en (1.173) se tiene:

1 ,1

1 1

ˆ ( ) ( ) ( ) ( )( )( ) ( 1) ( )· ( )·LKL ref C g geLg e

di t v t v t dv tdg tdi tu v t g t

dt dt L L dt dt (1.174)

De (1.174) se puede despejar el nuevo control equivalente debido a la perturbación de pequeño señal de la corriente de referencia

1 ,ˆ ( )L refi t :

11( ) ( ) · ( )· ( ) ( ) ˆ(1 ) · · 1( ) ( ) ( )

LK LK LK

g g ge eeq

C C C

v t dv t L v tL g t dg tu u

v t v t dt v t dt (1.175)

Una vez hallado el nuevo control equivalente y según lo considerado en (1.170) y (1.171) se puede afirmar que el valor de la corriente del inductor corresponde con la siguiente expresión:

1 1 ,

ˆ( ) ( ) ( )· ( )L L ref g ei t i t v t g t (1.176)

Si se sustituye (1.176) en la ecuación bilineal de estado de la tensión vista en (1.168) se tiene:

1

1 1

( ) ( ) ( ) ( ) ( )( )· ( )(1 ) (1 )LK LK LK LKC L C C Ce g

LK LK LK LK

dv t i t v t dv t v tg t v tu u

dt C R C dt C R C (1.177)

Seguidamente, en (1.177) se realiza la sustitución del parámetro 1- por el control equivalente obtenido en (1.175):

1

2 2 21 1

1

( ) ( )( )· ( )ˆ(1 )

( )( )· ( ) · ( )· ( ) ( ) · ( )· ( ) ( )· · ( )· ( ) · ( ) · ( )

LK LK

LK

LK LK LK

C Ce g

eq

LK LK

Ce g e g g e g e

LK C LK C LK C LK

dv t v tg t v tu

dt C R C

v tg t v t L g t v t dv t L g t v t dg tf x

C v t C v t dt C v t dt R C

(1.178)

98

La expresión (1.178) resultante corresponderá a la nueva ecuación de estado de la tensión

en función del control equivalente obtenido a causa de la perturbación 1 ,

ˆ ( )L refi t . En dicha ecuación se refleja que la tensión depende ahora también de las dinámicas de y

( )eg t introducidas por la dependencia temporal de la perturbación. Se puede visualizar que dicha ecuación es de tipo no lineal y por tanto, se deberá realizar una linealización de (1.178). Para facilitar esta causa, la expresión (1.178) se puede reescribir interpretando las variables temporales que aparecen y sus dinámicas como perturbaciones de pequeño señal:

ˆ ˆ( ) ( )ˆ ( )ˆ ˆ ˆ· ( ) · · ( ) · ·LK

LK

C gee g C

dv t dv tdg ta g t b c v t d e v

dt dt dt (1.179)

Los parámetros a,b,c,d y e se obtendrán linealizando la expresión (1.178) en el punto de equilibrio de

ya que es la variable de estado de dicha ecuación. Este punto de equilibrio

, corresponderá al obtenido anteriormente en (1.122) . La metodología de linealización de (1.178) será exactamente la misma empleada con anterioridad mediante la matriz jacobiana. De hecho, los valores de los parámetros a,b,c,d y e corresponderán con los coeficientes de dicha matriz. Así pues, se obtienen los siguientes valores:

* *

* *

* *

2

1

21 1

1

1

( )( )ˆ ( ) ( ) ·

( )· ( )· · ·( )ˆ ( ) ( ) ·

2· ( )· ( ) 2( )ˆ ( ) ( ) ·

( )ˆ ( )

C CLKLK LK

C CLKLK LK

C CLKLK LK

g g

v ve LK C LK e

e g e g

e v vLK C LK e

g e e

v vg LK C LK e

g

v t Vf xa

g t C v t C R G

g t v t L G V Lf xb

dg t C v t C R G

dt

v t g t Gf xc

v t C v t C R G

f xd

dv t

d

* *

* *

2 21 1

1

2

21 1

( )· ( )· ·( ) ·

( )· ( )( ) 1 2ˆ ( ) · ( ) ·

C CLKLK LK

C CLK LKLK LK

e g e

v vLK C LK e

e g

v vC LK C LK LK

g t v t L G L

C v t C R G

t

g t v tf xe

v t C v t R C R C

(1.180)

Una vez deducidos los valores de los coeficientes en (1.180) se recurre al paso final para obtener H(s). En primer lugar se aplica la transformada de Laplace en la expresión (1.179):

99

ˆ ˆ( ) ( )ˆ ( )ˆ ˆ ˆ· ( ) · · ( ) · · ( )

ˆ ˆˆ ˆ ˆ ˆ( ) · ( ) · · ( ) · ( ) · · ( ) · ( )

LK

LK

LK LK

C gee g C

C e e g g C

dv t dv tdg ta g t b c v t d e v t

dt dt dt

sV s a G s b s G s cV s d sV s eV s

L (1.181)

Simplificando la ecuación del dominio frecuencial obtenida en (1.181) se tiene:

ˆˆ ˆ( ) ( ) ( )LKC e gV s s e a bs G s c ds V s (1.182)

De (1.182) se puede realizar una superposición de las perturbaciones y . Se obtendrá pues, H(s), anulando la perturbación de la entrada :

ˆ ( ) 0

ˆ ( ) 0

ˆ ( )( ) ˆ ( )

ˆ ( )( ) ˆ ( )

LK

g

LK

e

C

V s

e

C

G s

g

V s a bsH s

s eG s

V s c dsA s

s eV s

(1.183)

También es visible en (1.183) la planta A(s) que relaciona la tensión de salida del convertidor boost con la entrada, obtenida de anular la perturbación . Con las funciones de red halladas en (1.183) se verifica el diagrama de bloques simplificado que se deseaba diseñar anteriormente en la Figura 55.

A continuación, en el diagrama obtenido analíticamente (Figura 60 a)) aparece la irrupción de la perturbación de la entrada . Esta perturbación no afectará en el diseño del lazo cerrado puesto que aplicando la superposición , se obtiene H(s).

+-

+

+-

+

ˆ ( )LKCV s

ˆ ( )gV s ( )A s

ˆ ( )eG s

( )H s

( )PIG s

GK( )PID s

( )E s ( )kE s,LKC refV

outK ,LKC refV( )E s

outK

( )kE s

( )PID s

( )PIG s

GK

ˆ ( )eG s

( )H s

ˆ ( )LKCV s

a) b)

Figura 60: a) Diagrama de bloques del sistema con superposición de la perturbación ). b) Diagrama de bloques simplificado del sistema con .

100

Por simple sustitución de los coeficientes deducidos en (1.180) en las funciones de red encontradas en (1.183) se obtiene H(s) y A(s) en función de los parámetros del sistema:

1

1 1 1 1ˆ ( ) 0

1

1 12

12

1 1 1 1ˆ ( ) 0

1

1

1· ( )ˆ ( ) · ·( ) · ·ˆ 2 2( ) ·( )

2 · 2· (ˆ ( ) ·( ) ·ˆ 2( ) ( )

LK

g

LK

e

g e g

C gLK e LK e e e

V s

LKe e

LK LK

e e

C LK e e e e

G s

g LK e

LK

V G LVs s

V s VC R G C R G G L G La bsH s

s e CG s R Gs sR C R C

G G Ls

V s C R G C R G G L G Lc dsA s

s eV s C R GsR C

1

1

)

2LK

s

sR C

(1.184)

Una vez obtenida la función de transferencia H(s) en la ecuación (1.184) se puede desarrollar su diagrama de Bode para ver su comportamiento frecuencial. Los valores de los parámetros que aparecen en (1.184) son conocidos y se han obtenido con anterioridad siendo ; y que irá variando según el valor utilizado (ver pág.70), siendo para cada caso 440 μF, 220 μF, 90 μF, 65 μF y 40 μF respectivamente.

Sabiendo estos valores, se ha realizado mediante el software MATLAB® el diagrama de Bode de la planta H(s) para cada valor de :

Figura 61: Diagrama de Bode de H(s) para cada valor de condensador intermedio empleado.

Se puede observar que H(s) contiene un cero en el semiplano derecho (sistema de fase no mínima) a frecuencia:

100

101

102

103

104

105

106

107

180

225

270

315

360

Phase (

deg)

Bode Diagram

Frequency (rad/sec)

0

20

40

60

80

100

Magnitude (

dB

)

H1(s) C=440 uF

H2(s) C=220 uF

H3(s) C=90 uF

H4(s) C=65 uF

H5(s) C=40 uF

101

1

2 85322.58 / 13.582

zz z

e

rad s f kHzL G

(1.185)

Y un polo en el semiplano izquierdo

, siendo por consiguiente una planta

estable, dado que se ha considerado una carga resistiva. La frecuencia del cero de fase no mínima permanecerá constante mientras que la del polo irá variando según el valor empleado de . Los valores de serán los siguientes para cada caso:

[ F] (rad/s) (Hz)

440 28.41 4,52 220 56,82 9,04 90 138,89 22,11 65 192,31 30,61 40 312,5 49,74

Como se puede apreciar el ancho de banda de la planta H(s) aumentará a medida que disminuye el valor de ya que la frecuencia del polo va aumentando. Por otra parte, el cero de fase no mínima se encuentra a altas frecuencias en comparación a las frecuencias que alcanzará el polo de H(s) (más de 2 décadas de separación) y tendrá un efecto negligible a bajas frecuencias. A continuación se analizará la estabilidad del sistema en lazo cerrado, al añadir el lazo de regulación de tensión de salida del convertidor.

8.2.4.4 Obtención de los márgenes de estabilidad en lazo cerrado.

Con el diagrama simplificado del sistema se podrá obtener la función de transferencia de lazo cerrado del mismo. El denominador de esta función contendrá la ganancia de lazo T(s). Igualando dicho denominador a cero se obtienen los autovalores o polos del sistema en lazo cerrado y se determina la estabilidad de éste. Los parámetros y del compensador vendrán implícitos en la ganancia de lazo y a partir de ahí se podrán hallar los márgenes de estabilidad deseados. La función de transferencia de lazo cerrado del diagrama simplificado (Figura 55 y Figura 60 b)) se obtiene con las siguientes deducciones (se considera la perturbación ˆ ( )gV s nula):

,

,

ˆ( ) ( );ˆ( ) · ( ) ( ( );

LK LK

LK LK

C ref C

k out out C ref C

E s V V s

E s K E s K V V s

(1.186)

De la misma manera:

102

,

( ) ( )· ( ) · ( )· ( )ˆ ( ) ( )· ;ˆ ( ) · ( )· ( )·

ˆˆ ( ) ( )· ( );ˆ ( ) · ( )· ( )· · ( );ˆ ˆ( ) ( · ( )· ) ( )· · ( );ˆ ( ) 1

LK

LK

LK LK LK

LK

PI k PI out PI

e PI G

e out PI G

C e

C out PI G

C C ref out C out PI G

C ou

G s E s D s K E s D s

G s G s K

G s K E s D s K

V s G s H s

V s K E s D s K H s

V s V K V s K D s K H s

V s K

,

,

· ( )· · ( ) · · ( )· · ( );ˆ ( ) · ( )· · ( ) · ( )· · ( )( )

1 · ( )· · ( ) 1 ( )

LK

LK

LK

t PI G C ref out PI G

C out PI G out PI GCL

C ref out PI G

D s K H s V K D s K H s

V s K D s K H s K D s K H sF s

V K D s K H s T s

(1.187)

Obtenida la función de lazo cerrado en (1.187), se procede igualando el denominador de la misma a cero:

11

1

1

1 ( ) 0;1 · ( )· · ( ) 0;

1( )( )1 · · · · · 02( )

out PI G

i

g e pep out G

LK e

LK

T S

K D s K H s

ks s

V G L kG Lk K K

C R G s sR C

(1.188)

Desarrollando (1.188) se deduce:

121 1 1

1

11

2 1

1 1 1 1

20;

2

e

LK e e g p out G g p out G e g out i G g out i G

e

g p out G e g out i Gg out i G

LK e e g p out G LK e e g p o

R Gs C R G G LV k K K s V k K K G LV K k K V K k K

R

Normalizando

R GV k K K G LV K k K

V K k KRs s

C R G G LV k K K C R G G LV k K

0;ut GK

(1.189)

En (1.189) se obtiene el denominador normalizado de la función de transferencia vista en (1.187). Como se puede apreciar, los parámetros y están implícitos en los coeficientes de la ecuación de segundo orden hallada (1.189). Esta ecuación recibirá el nombre de ecuación característica. Para establecer la estabilidad del sistema en lazo cerrado se necesita averiguar bajo qué condiciones la ecuación característica puede ser un sistema estable. Para identificar este suceso se recurre al criterio de estabilidad de Routh-

Hurwitz. Dicho criterio manifiesta que en el caso que el sistema posea ecuación característica de segundo orden con todos los coeficientes, éste será estable sí y solo sí dichos coeficientes son positivos. Se puede emplear este criterio ya que la ecuación

103

característica obtenida es lineal y de orden 2. Para casos de ecuaciones características de orden superior al segundo, en caso de tener todos los coeficientes con signo positivo resultará una condición necesaria pero no definitiva para determinar si el sistema es estable. Se deberá proceder entonces al análisis de la ecuación característica con la matriz de Routh-Hurwitz. Así pues, aplicando dicho criterio a la ecuación característica normalizada de (1.189) se deduce lo siguiente:

1 11

1 1

11 1

1 1

11 1

1

1 1

2 2

0;

0; 0

2

0;

e e

g p out G e g out i G g p out G

i

e g out GLK e e g p out G

g out i G

i

LK e e g p out G

e

g p out G e g out i G e g

p

LK e e g p out G

R G R GV k K K G LV K k K V k K K

R Rk

G LV K KC R G G LV k K K

V K k Kk

C R G G LV k K K

R GV k K K G LV K k K G LV

Rk

C R G G LV k K K

1

1

2 e

out i G

g out G

R GK k K

R

V K K

(1.190)

Por consiguiente:

1

1

1

11

1

2

0

2

e

g p out G

i

e g out G

e

e g out i G

p

g out G

R GV k K K

Rk

G LV K K

R GG LV K k K

Rk

V K K

(1.191)

En (1.191) se observan los márgenes de valores para los parámetros del compensador que hacen que el sistema sea estable en lazo cerrado. Se denota que hay dependencia entre ambos parámetros, es decir, los márgenes varían simultáneamente al modificar uno u otro parámetro. Si las constantes y se encuentran fuera de estos márgenes deducidos en (1.191) no se puede asegurar que el sistema sea estable. En cuyo caso, se debería realizar la matriz de Routh-Hurwitz de la ecuación característica resultante con el fin de averiguar la naturaleza del sistema. De nuevo, sabiendo que

; se obtiene el valor numérico de las inecuaciones de (1.191):

5

0 785457.17 85322.58

1.172·10 9.206i p

p i

k k

k k

(1.192)

Dependiendo del valor que se seleccione de dichas constantes se podrá realizar el diseño de las resistencias 24R , 26R y el valor de la capacidad PIC del compensador (ver Figura 59). Los valores que se seleccionen de y deben de estar evidentemente entre los márgenes

104

de estabilidad hallados en (1.192). Además, estos valores deben propiciar que el sistema resultante de la Figura 60 b) disponga en lazo abierto de una frecuencia de corte inferior a 10 Hz [4] para evitar que la corriente procedente de la red y la bobina se distorsione al incrementar el rizado de la tensión de salida del convertidor. Dicho rizado, como ya se ha explicado con anterioridad, aumentará al disminuir el valor del condensador intermedio

LKC . Así pues, el procedimiento que se ha llevado a cabo para la selección de los valores de y es el siguiente:

Para cada caso de condensador de salida empleado en las pruebas experimentales se establecería una PI del compensador distinta, ya que el sistema alcanzaría el estado estacionario con mayor o menor rapidez en función del valor de dicha capacidad. Si la capacidad es elevada el sistema será más lento y la PI del compensador no necesita ser suficientemente rápida para alcanzar el valor de tensión de referencia deseado. Y contrariamente, si se reduce el sistema será más rápido y la constante PI deberá ser también más rápida. Siguiendo esta

premisa, se decidieron los siguientes valores de PI para cada valor de :

[μF] [s] 440 10 370 0.027 220 5 370 0.0135 90 2.035 370 0.0055 65 1.48 370 0.00405 40 0.9065 370 0.00245

Únicamente se eligió el primer valor de a modo de ensayo error, simulando el circuito PFC boost implementado con el condensador intermedio de 440 μF y la etapa buck de salida mediante el software PSIM

®. Cabe recordar que y por esta razón, también se escogió simultáneamente el valor de . El valor de se obtenía directamente de la relación mencionada. Estos valores de constantes del compensador se encuentran entre los márgenes de estabilidad de la expresión (1.192) y se pudo verificar viendo la respuesta del sistema en las simulaciones. Para facilitar el cálculo se decidió fijar la variable con el mismo valor para todos los casos. El parámetro y la constante irían variando en la misma proporcionalidad que lo hacia el condensador intermedio para cada prueba experimental, respecto los valores seleccionados del primer caso. Se fijó el valor de la capacidad PIC en 1 μF. De esta manera, se obtienen los

siguientes valores de 24R y 26R para cada caso:

105

[μF] )[k ] [k ]

440 2.7 27 220 2.7 13.5 90 2.7 5.5 65 2.7 4 40 2.7 2.45

Tanto 24R como 26R se han implementado con dos potenciómetros de 50 kΩ.

Finalmente, para dar como válidos los valores de los parámetros y seleccionados queda por verificar que la ganancia de lazo tenga una frecuencia de corte por debajo de los 10 Hz. Si se observa la Figura 60 b) se puede expresa la función de transferencia del sistema en lazo abierto como sigue:

1 1

, 1

1

1( )ˆ ( ) · ·( 1)( ) · ( )· · ( ) · · 2·LK

LK

C ge ePIOL out PI G out G i

C ref LK e

LK

sV s VG L G Ls

F s K D s K H s K K kV C sR G s

R C

(1.193)

Si se analiza la ganancia de lazo de (1.193) para frecuencias inferiores a 10 Hz (baja frecuencia) la frecuencia del cero introducido por H(s) (término 11/ ·eG L ) es mucho más elevada que s y por tanto se puede hacer la siguiente aproximación de (1.193) a baja frecuencia:

, 1

1

ˆ ( ) ( 1) 1( ) · · · 2·LK

LK

C gout G PIOL

C ref LK e

LK

V s VK K k sF s

V C sR G sR C

(1.194)

No ocurre lo mismo con el polo de la planta H(s) (término 12 / LKR C ) y el cero introducido

por el compensador PI (1/ PI (rad/s)) ya que actúan a bajas frecuencias. En la siguiente tabla se observan las frecuencias del cero del compensador para cada caso:

[μF] [s] [ ] [Hz]

440 0.027 37.04 5.9 220 0.0135 74.07 11.79 90 0.0055 181.82 28.94 65 0.00405 246.91 39.27 40 0.00245 408.16 64.96

Así pues, la ecuación (1.194) se puede rescribir de la siguiente manera:

, 1

1

ˆ ( ) ( 1) ( 1)1 1( ) · · · · ·2·LK

LK

C gout G i PI PIOL OL

C ref LK e

LK

V s VK K k s sF s k

V C s s s pR G sR C

(1.195)

106

La frecuencia de corte de (1.195) se obtiene cuando el módulo de la función de transferencia ( )OLF s es equivalente a 0 dB. Por tanto:

2 2

2 2

( ) 1( ) 20log · 0PI

OL OLF j k dBp

(1.196)

Con la equivalencia mostrada en (1.196) se puede deducir que:

2 2

2 2

( ) 1· 1PI c

OL

c c

kp

(1.197)

Y por tanto, aislando c de la ecuación (1.197) se obtiene la expresión de la frecuencia de corte de la ganancia de lazo:

222 2 2 2( ( · ) ) · 4

2OL PI OL PI OL

c

p k p k k

(1.198)

Si se sustituye el valor de los parámetros conocidos de la ecuación (1.198) se podrá obtener el valor de la frecuencia de corte de la ganancia de lazo para cada caso de condensador

LKC y PI del compensador empleados. Los valores resultantes de (1.198) son los siguientes:

[μF] [s] [ ] [Hz]

440 0.027 34.88 5.55 220 0.0135 37.6 5.98 90 0.0055 39.56 6.3 65 0.00405 39.85 6.34 40 0.00245 40.06 6.38

Por consiguiente, se obtienen teóricamente todas las frecuencias de corte de la ganancia de lazo del sistema por debajo de los 10 Hz como se deseaba. Para verificar los cálculos, se ha visualizado mediante la herramienta SISOTOOL del software MATLAB la respuesta en frecuencia (diagrama de Bode) de la ganancia de lazo del sistema en cada caso, así como la frecuencia de corte Cf en lazo abierto.

107

10-1

100

101

102

103

104

105

106

180

225

270

315

360

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

Bode Editor for Closed Loop 1 (CL1)M

agnitu

de (

dB

)

100

101

102

103

104

105

106

180

210

240

270

P.M.: 83.4 deg

Freq: 5.98 Hz

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

G.M.: 68.8 dB

Freq: Inf Hz

Stable loop

Magnitu

de (

dB

)

Open-Loop Bode Editor for Open Loop 1 (OL1)

-Caso μF:

Figura 62: Bode de la ganancia de lazo del sistema con μF.

-Caso μF:


10-1

100

101

102

103

104

105

106

180

225

270

315

360

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

Bode Editor for Closed Loop 1 (CL1)

Magnitu

de (

dB

)

100

101

102

103

104

105

106

180

225

270

P.M.: 82.4 deg

Freq: 5.55 Hz

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

G.M.: 68.8 dB

Freq: Inf Hz

Stable loop


Magnitu

de (

dB

)

108

-Caso μF:


Caso μF:


10-1

100

101

102

103

104

105

106

180

225

270

315

360

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10


Magnitu

de (

dB

)

100

101

102

103

104

105

106

180

210

240

270

P.M.: 86.3 deg

Freq: 6.3 Hz

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

G.M.: 68.9 dB

Freq: Inf Hz

Stable loop


Magnitu

de (

dB

)

10-1

100

101

102

103

104

105

106

180

225

270

315

360

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10


Magnitu

de (

dB

)

100

101

102

103

104

105

106

180

210

240

270

P.M.: 87.3 deg

Freq: 6.34 Hz

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

G.M.: 68.8 dB

Freq: Inf Hz

Stable loop


Magnitu

de (

dB

)

109

Caso μF:


Queda patente que mediante MATLAB se corroboran los resultados teóricos expuestos. El sistema permanece estable tanto en lazo cerrado como en lazo abierto para todos los casos y se dan por válidos los valores seleccionados de los parámetros y en el diseño del compensador PI. El margen de ganancia permanece aproximadamente constante para todos los casos (MG=68.8 dB) y el margen de fase varía ligeramente 82.4º≤MF≤88.3º a medida que la frecuencia de corte Cf aumenta. Cabe destacar que todos los cálculos realizados para obtener la función de transferencia H(s) así como los márgenes de estabilidad en lazo cerrado del sistema se han simplificado considerando una carga resistiva en lugar de considerar una carga de potencia constante.

10-1

100

101

102

103

104

105

106

180

225

270

315

360

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10


Magnitu

de (

dB

)

100

101

102

103

104

105

106

180

210

240

270

P.M.: 88.3 deg

Freq: 6.38 Hz

Frequency (Hz)

Phase (

deg)

-70

-60

-50

-40

-30

-20

-10

0

10

G.M.: 68.9 dB

Freq: Inf Hz

Stable loop


Magnitu

de (

dB

)

110

8.2.5 Layout de la Etapa de Control_2

)a

)b

)c

Figura 67: a) Cara Top de la PCB; b) Cara Bottom de la PCB. b) Localización de los componentes en la PCB.

111

Se puede observar que de nuevo se realizaron los correspondientes planos de masa para cada cara de la placa. Para evitar que el limitador pudiese activarse con medidas inexactas que pudieran darse en el sensado de tensión de salida por posible ruido de alta frecuencia se optó por conectar un filtro paso-bajo RC entre el pin 6 de salida del AOLM741 (seguidor de tensión) y el pin 4 del comparador LM319 en la cara bottom:

(Pin 12)

5 V

-5 V

500 Ω

(Pin 4)

(Pin 5)

+

-(Pin 6) +

-

5 V

-5 V

(Pin 2)

(Pin 3)VOUT_SENS

AO LM741

Vo,lim

COMPARADOR LM319

Reset báscula

10R k

680C pF

Figura 68: Localización del filtro RC para atenuar ruido de alta frecuencia.

La frecuencia de corte del filtro paso-bajo RC de la Figura 68 será:

1 1 1 147058.82 23.4110 ·680 2

cc c

radf kHz

RC k pF s

(1.199)

8.2.6 Esquema del Circuito de la Histéresis Modulada (Hmod(t))

Como ya se ha comentado anteriormente, controlar la superficie de deslizamiento con unos límites de histéresis constantes, implica la pérdida del seguimiento de la superficie de deslizamiento en los pasos por cero de la tensión de entrada rectificada ( )gv t . Este efecto

se produce porque en las zonas próximas al cruce por cero de ( )gv t la frecuencia de conmutación del convertidor alcanza valores muy bajos y entra en MCD, produciéndose la pérdida del régimen de deslizamiento y una distorsión armónica de la corriente de entrada. Esto afecta de forma directa al PF del sistema. Cabe también destacar que el convertidor entra en MCD porque

1( )Li t =0 en los instantes en que ( )gv t cruza el cero. Esto se debe

porque el valor de corriente de referencia es proporcional a la tensión de entrada (

1 , ( ) ( )· ( )L ref g ei t v t g t ) para implementar el comportamiento LFR. Mediante la histéresis

modulada se consigue reducir este problema. Para ello, se configura que la histéresis sea proporcional a la tensión ( )gv t . De esta manera, cuando dicha tensión se reduzca a valores cercanos a cero, simultáneamente, los límites de histéresis también lo harán y se estrechará el margen de histéresis, consiguiendo que la frecuencia de conmutación aumente y el sistema siga trabajando en MCC, sin producirse pérdida de la superficie de deslizamiento. Consecuentemente,

1( )Li t apenas se distorsiona y se mejora el PF del sistema. En la Figura

69 se puede observar gráficamente lo aquí explicado:

112

1 , ( )[ ]L sensi t V

1 , ( ) ( )· ( )[ ]L ref g ei t v t g t V

mod2 ( )[ ]H t V

1 , ( ) ( )· ( )[ ]L ref g ei t v t g t V

2H V

1 , ( )L sensi t V

a)

0.6 0.605 0.61 0.615 0.62Time (s)

0

-2

2

4

6

8

10

12

Vin_x_gdiv_x_gext Vin_x_gdiv_x_gext+Hpos Vin_x_gdiv_x_gext+Hneg ILsensRampli*(-1)

1 , ( )L sensi t V

t s0.6 0.605 0.61 0.615 0.62

Time (s)

0

-2

2

4

6

8

10

12

Vin_x_gdiv_x_gext Vin_x_gdiv_x_gext+Hpos Vin_x_gdiv_x_gext+Hneg ILsensRampli*(-1)

1 , ( )L sensi t V

t s

0 0

0 0

b)

Figura 69: a) Corriente de la bobina sensada con histéresis constante (zoom paso por cero); b) Corriente de la bobina sensada con histéresis modulada (zoom paso por cero).

La placa proporcionada en el laboratorio que implementa la histéresis modulada posee el siguiente esquema circuital:

-

+

+Vcc

-Vcc

-

+

+Vcc

-Vcc

-

+

+Vcc

-Vcc

( )gv t

mod ( )H t

minH

1 560R k

2 22R k

3 10R k

4 39R k 1 100PR k 2 50PR k

8 5.6R k

5 10R k

6 56R k

7 56R k

9 12R k

1 F

1 F

2( )ov t

1( )ov t

1( )i t

2 ( )i t

3( )i t

4 ( )i t

3D

4D3( )ov t

Figura 70: Esquema del circuito para implementar Hmod(t).

En primer lugar se adquiere el valor de tensión de entrada sensado mediante un divisor de tensión y a continuación este valor pasa a través de un AO seguidor de tensión:

1 1

2

1 2

( )·( ) 0.0378· 0.0378·325.27 12.3g

o M o

v t Rv t V v V

R R

(1.200)

113

12.3 V

1( ) 0.0378· ( )o gv t v t

t1( ) 0

1( )ov t

Figura 71: Tensión de entrada rectificada sensada, primera etapa del esquema de Hmod (t)

Se obtiene una tensión sinusoidal rectificada a la salida del seguidor con un valor máximo de 12.3 V. Por otra parte, los amplificadores pertenecen a un CI LF347N, el cual está alimentado a ±15 V y, con esta alimentación, las señales a la salida de dichos amplificadores saturan con valores de señal de entrada próximos a los 13.5 V. Por esta razón, en la siguiente etapa se produce una amplificación de señal mediante un amplificador inversor. Debido a la saturación del AO con la amplificación, se consigue una señal cuasi-trapezoidal negada:

1 1 2 1 1

2 1

1 1

2

1 6 3 3

( ) ( ); ( ) 0 0 ( ) ( )·( ) ( )·2.8

/ / 28 kΩ

( )·0.10584 ·0.10584 34.43 13.5 V

o o o T

o o

T P T

g M SATURACIÓN

i t i t v t v t v t Rv t v t

R R R R R R

v t V V

(1.201)

-34.43 V

2( ) ( )·0.10584o gv t v t

0 t

-13.5 V

1( )

2( )ov t

Figura 72: Tensión de entrada amplificada (señal cuasi trapezoidal), segunda etapa del esquema de Hmod (t)

Principalmente, regulando el potenciómetro 1PR , se regula la pendiente de la señal cuasi- trapezoidal. Es decir, si se aumenta el valor del potenciómetro, aumentaría simultáneamente el valor de la resistencia total en paralelo

1TR y de forma directa, aumentaría el valor de la ganancia del amplificador inversor. Al aumentar dicho valor, la señal se hace más trapezoidal (aumenta la pendiente). Si se disminuye el valor, la señal se hace mas sinusoidal (decrece la pendiente).

114

En la tercera etapa 3( )ov t , se atenúa el valor de la señal

2( )ov t con otro AO inversor. La

señal resultante, vuelve a tener un valor positivo.

3 32 2 2

3 2

2 2

3

4

2 8 6 6

( ) ( ); 0 ( )( ) 0 ( )·( ) ( )·0.0874

/ / 4.893

( ) ( 13.5 )·0.0874 1.18

oo o T

o o

T P T

o

i t i t v tv t v t Rv t v t

R R R k R R R

v t V V

(1.202)

0

t

1.18 V

1( )

3( )ov t

Figura 73: Señal cuasi- trapezoidal atenuada, tercera etapa del esquema de Hmod (t).

En este caso, el potenciómetro 2PR sirve para regular la amplitud que tendrá la señal 3( )ov t .

Si se aumenta el valor del potenciómetro, aumenta simultáneamente el valor de la resistencia total en paralelo

2TR y consecuentemente la amplitud de la señal. Caso contrario

ocurre si se disminuye el valor de 2PR . Finalmente con los diodos D3, D4 y la señal minH se

establece la forma definitiva del límite superior del margen de histéresis mod ( )H t .

mod ( )H t

0

1.18 V

minH

mod,maxH

1( ) t

Figura 74: Señal cuasi- trapezoidal del límite superior de la histéresis modulada

La señal final de la Figura 74 será el valor del límite superior de histéresis ( mod,maxH ).

Mediante los diodos D3 y D4 se consigue que la señal mod ( )H t no llegue al valor cero como

en el caso de 3( )ov t y el valor mínimo de la señal queda fijado en minH . De esta manera se

consigue el estrechamiento de los márgenes de histéresis en los pasos por cero de la tensión ( )gv t . Idealmente, el valor de minH es aportado por una fuente de alimentación DC externa. Sin embargo, dado que el diodo D4 posee una caída de tensión en directa de 0,2 V aproximadamente, el valor de minH será la diferencia entre el valor aportado por la

115

fuente externa y la caída de tensión en directa 4f

V del diodo D4. Así pues,

4min 0.2dc dcH f HH V V V V. Los valores obtenidos de

1TR y 2TR al ajustar los

potenciómetros se escogieron antes de realizar las pruebas experimentales en función de la frecuencia de conmutación observada del convertidor mediante el osciloscopio. Esta frecuencia debía de estar en el intervalo de 50 kHz a 100 kHz. El mismo criterio se llevo a cabo para seleccionar el valor min 0.5 0.2 0.3H V. Dicho valor debía ser menor, evidentemente, que mod,maxH para poder existir el margen de histéresis. Con estos valores seleccionados el convertidor funcionaba con una frecuencia de conmutación entre los márgenes deseados cumpliendo las especificaciones requeridas. La salida del esquema de la Figura 70 se conectaría a la placa de Control_1 a través del conector que calcula el límite inferior de histéresis (visto en apartado 8.2.1.4, pág.79).

9. Simulaciones y Pruebas experimentales

A continuación se procederá a realizar la comparativa entre las simulaciones y las pruebas experimentales realizadas de la etapa PFC boost. Tanto en simulaciones como en pruebas experimentales se visualizará principalmente las señales de la intensidad en alterna de la red , la tensión en alterna de la red , y la tensión de salida

para cada caso de condensador de salida de la etapa PFC. Se escogen principalmente estas señales de muestra para observar si se verifica la hipótesis teórica de que al disminuir la intensidad de entrada del convertidor no se distorsiona con el control histerético de corriente implementado, modelizado a través de la técnica de control SMC. También se observará en el caso de la capacidad máxima de salida empleada de 440 μF y en el caso de la capacidad mínima propuesta de 40 μF el espectro frecuencial de la corriente con el fin de visualizar el comportamiento de la frecuencia de conmutación del MOSFET de la etapa PFC.

Por otra parte se podrá ver como el rizado de la tensión de salida va aumentando a medida que disminuye el valor de pero se mantiene el valor de tensión promedio regulado por el lazo de tensión. Como se ha indicado en la tabla de especificaciones del inicio del proyecto y se ha explicado, el valor de tensión regulado por el lazo de tensión a la salida del convertidor será de 400 V DC con una potencia de 1kW. Bajo estas condiciones nominales se ha sido diseñado el convertidor y estará a plena carga. No obstante, en ambos casos (simulaciones y pruebas experimentales) se reducirá el valor promedio de la tensión regulada de salida (se reduce el offset de la señal

) para visualizar que tensiones mínimas DC puede soportar el convertidor para cada caso actuando a máxima potencia. La selección de las tensiones mínimas se ha realizado previamente a través de las simulaciones y posteriormente comprobado empíricamente. Se considera la tensión DC mínima aquella en la cual el rizado de la tensión de salida del convertidor es cuasi tangente al rizado de la tensión de red sin que esto afecte al convertidor, dejando cierto margen de seguridad. Tanto simulaciones como pruebas experimentales se han realizado en lazo cerrado, bajo condiciones nominales de 1 Kw de potencia (máxima potencia).

Las simulaciones se han llevado a cabo mediante el software PSIM y el circuito diseñado para efectuarlas se puede ver en el Anexo 12.1 del proyecto.

116

Por otra parte, las señales de muestra y se han podido observar en el

laboratorio a través del osciloscopio y, mediante el analizador de potencia, se han obtenido los resultados del PF, THD y rendimiento de la etapa PFC boost para cada caso. A través del analizador se pudo visualizar también si los armónicos de baja frecuencia de la corriente de entrada cumplen con la normativa IEC61000-3-2 de la topología de circuito clase A para el caso de reducido propuesto. Los resultados del cumplimiento de la normativa se pueden ver en el Anexo 12.2 del proyecto.

Los dispositivos empleados para realizar las pruebas experimentales se muestran en la Figura 75:

Equipo Descripción Imagen

PACIFIC SmartSource 360-AMX

Fuente de alimentación AC de alta potencia. Rango de potencia de

500 VA a 30kVA.

Electronic Load EA-EL 9750-75 HP

Carga electrónica de potencia. Resistencia

ajustable de 0 a 200 Ω. Rango de potencia

hasta 7,2 kW.

YOKOGAWA WT3000

Precision Power Analyzer

Analizador de potencia de alta precisión.

Tektronix MDO3014 Osciloscipio digital

TTI EX354T Triple Power Supply (3

unidades)

Fuente de alimentación DC

Figura 75: Equipos empleados en el laboratorio

117

9.1 Experimental Set Up

Figura 76: a) Set up del montaje en laboratorio y diferentes configuraciones de condensador intermedio empleado en la e apa e po enc a: b + F c F + + F e + + F f + F

Convertidor Boost

(CLK= (30+10) μF)

Histéresis modulada

Etapa de Control_2 (Limitador de tensión

+ Control PI de tensión DC de salida)

Etapa de Control_1 (Control de corriente en modo deslizante)

a)

b) c)

e)

f) d)

f)

Puente rectificador de diodos de onda

completa

118

9.2 Pruebas con condensador de 440 μF.

9.2.1 Señales , y

( )ACv t

( )ACi t

( )LKCv t

( )LKCv t

( )ACv t

( )ACi t

)a

)b


(100 V/div). Tensión

de referencia de 400 V.

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




119

Se puede ver tanto en la Figura 77 como en la Figura 78 que se produce proporcionalidad y fase entre la tensión y la corriente de red, coincidiendo la forma de las señales en las simulaciones y en los resultados experimentales. Por tanto, se puede afirmar que la etapa PFC mediante el convertidor boost funciona correctamente como LFR y se preveé un valor elevado de PF. El valor del rizado de la tensión de salida

es reducido debido al alto valor de capacidad empleado en este caso.

Con el fin de obtener el mayor número de muestras posibles, en la tabla de la Figura 79 se observan los valores de diferentes parámetros del sistema que se obtuvieron mediante el analizador de potencia para diferentes valores de tensión media

:

(V)

400.546 390.438 380.346 370.118 360.140 350.270

(V) 21.94 22.62 23.18 23.86 24.43 25.105

(%) 5.48 5.79 6.1 6.45 6.78 7.17 229.314 229.317 229.317 229.319 229.318 229.318 (A) 4.4976 4.4959 4.4935 4.4916 4.4896 4.4871

PF 0.99579 0.99583 0.99588 0.99594 0.996 0.99607 THD(%) 3.234 3.348 3.474 3.565 3.526 3.581 Pin(W) 1027 1026.7 1026.19 1025.81 1025.42 1024.93 Pout(W) 1002.99 1003.34 1003.4 1003.58 1003.51 1003.37 η(%) 97.661 97.725 97.779 97.832 97.863 97.896

Figura 79: Tabla de valores de diferentes parámetros obtenidos mediante el analizador de potencia

9.2.2 Espectro de frecuencias de corriente de entrada.

)a

)b

)c

)d

78775.5 Hz

76734.7 Hz21326.5 Hz

Figura 80: Espectro de frecuencias de (M, 12.5kHz/div) a plena carga (1 kW). Simulaciones: a) Tensión de

referencia de 400 V. b) Tensión de referencia de 350 V. Resultados experimentales: c) Tensión

de referencia de 400 V. d) Tensión


120

En la Figura 80 se visualiza el espectro de frecuencias de la corriente de red. A través de éste se observan los armónicos de alta frecuencia que describen la conmutación desarrollada por el MOSFET del convertidor boost. Se puede ver que el margen de frecuencia de conmutación de la Figura 80 c) está alrededor de los 52.5 kHz y los 85 kHz, con una frecuencia de conmutación media de 68.75 kHz aproximadamente. Al reducir la tensión de salida

(Figura 80 d)) también disminuye la frecuencia de conmutación del MOSFET. En el caso d) los márgenes de conmutación van entre frecuencias mínimas 25 kHz y frecuencias máximas de 80 kHz, reduciéndose la conmutación media a 52.5 kHz. Por tanto, se cumple la hipótesis mostrada en la expresión (1.105). La Figura 80 a) y b) correspondiente a las simulaciones del espectro de frecuencias de la corriente de entrada, muestra ligeras diferencias en el margen de frecuencias de conmutación respecto los resultados experimentales y se da como válido ya que es difícil que el software de simulación reproduzca fielmente este tipo de función.

9.2.3 Perturbaciones de carga a media potencia (600 W-700W-600W)

( )LKCv t

( )ACi t

( )LKCv t

( )ACi t

( )LKCv t

( )ACi t

( )ACi t

( )LKCv t

)a

)b

)c

)d

Figura 81: Respuesta transitoria de la etapa PFC a pertubaciones de carga periódica tipo escalón de 100 W (100 ms/div): a) simulación y b) resultados experimentales. CH1: corriente de red (5 A/div) CH3: tensión de salida


de referencia de 400 V. Zoom del rizado de tensión de la respuesta transitoria a una perturbación de tipo escalón de 600 W a 700 W. c) simulación y d) resultados experimentales. CH1: corriente de red (5 A/div)

CH3: rizado de tensión de salida (10 V/div). Tensión


Con el fin de visualizar el correcto funcionamiento del lazo de tensión que regula la tensión de salida del convertidor boost a 400 V se han realizado las perturbaciones de carga vistas en la Figura 81. Esta prueba se ha realizado a media potencia por cuestiones de seguridad, con una perturbación periódica de 100 W (de 600 W a 700 W) cada 400 ms.

121

La razón de esta varición reducida de 100 W se debe a que, como se ha comentado al inico del proyecto, en este tipo de aplicación (carga de batería) no se producen variaciones de carga acentuadas. Se puede observar en las simulaciones y en los resultados experimentales del transitorio de la Figura 81 que el control PI del lazo de tensión retoma el valor de tensión de salida regulado pese a la perturbación de la carga. En la ampliación del rizado de tensión de salida (Figura 81 c) y d)) se observa que se alcanzan valores de overshoot de 415 V y valores de undershoot de 385 V de tensión de salida aproximadamente.


9.3.1 Señales , y

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




122

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




(V)

400.594 389.611 379.991 370.474 359.998 349.976

(V) 42.41 44.44 44.56 46 47.16 48.29

(%) 10.59 11.41 11.73 12.42 13.1 13.8 229.289 229.292 229.294 229.296 229.295 229.298 (A) 4.4899 4.4868 4.4847 4.4825 4.4809 4.4780

PF 0.99583 0.99589 0.99593 0.99598 0.99605 0.99611 THD(%) 3.230 3.277 3.402 3.511 3.525 3.583 Pin(W) 1025.2 1024.55 1024.12 1023.68 1023.4 1022.79 Pout(W) 1002.95 1002.67 1002.81 1002.8 1002.98 1002.71 η(%) 97.830 97.864 97.919 97.961 98.005 98.037

Figura 84: Tabla de valores de diferentes parámetros obtenidos mediante el analizador de potencia.

123


9.4.1 Señales , y

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




)a

)b

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t




124

(V)

399.878 389.942 379.763 369.679 360.392 349.835

(V) 91.37 93.52 96.01 98.39 100.761 103.48

(%) 22.85 23.98 25.28 26.61 27.96 29.58 229.312 229.311 229.312 229.314 229.315 229.310 (A) 4.5 4.4984 4.4947 4.4933 4.4914 448.52




9.5.1 Señales , y

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




125

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t




(V)

400.018 390.368 380.054 370.798 365.318 359.899

(V) 123.72 126.43 129.6 132.31 134.12 135.82

(%) 30.93 32.39 34.1 35.68 36.71 37.74 229.290 229.291 229.294 229.296 229.297 229.295 (A) 4.4826 4.4793 4.4768 4.4749 4.4746 4.4735



126


9.6.1 Señales , y

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




127

( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




( )LKCv t

( )ACv t

( )ACi t

( )LKCv t

( )ACv t

( )ACi t

)a

)b




128

Como se puede ver, para la prueba experimental llevada a cabo con el condensador reducido propuesto de 40 μF se han realizado 4 muestras para visualizar a partir de que tensión DC de salida mínima es posible regular el convertidor sin afectar a las prestaciones del mismo. Se aprecia un rizado de tensión de salida elevado, de aproximadamente 200 V. Dicho rizado se considera admisible para la etapa posterior al PFC (que sería realmente un convertidor DC-DC buck) ya que no se produce distorsión de corriente que afecte al factor de potencia del sistema. Como se puede ver, el convertidor funciona correctamente con tensiones mínimas de hasta 380 V (Figura 93) siendo el rizado de la tensión de salida casi tangente al rizado de la tensión de red. Sin embargo, en la Figura 94, con una tensión DC de salida de 375 V se aprecia que el rizado de dicha tensión interseca con el rizado de tensión de red, afectando principalmente al rizado de la corriente de entrada que queda distorsionado por la pérdida del régimen deslizante. Dicho efecto se puede observar con mayor nitidez en la Figura 95:

a) b)

c)

Figura 95: Zoom de los instantes donde la señal es próxima a en

estado estacionario (resultados experimentales). Se observa también el rizado de la señal ; a) 200 μs/div,

; b) 200 μs/div, ; c) 400 μs/div,

.

En la Figura 95 a) y b) se visualiza como el rizado de tensión de salida y rizado de tensión de red son prácticamente tangentes. A medida que se produce esta proximidad entre los rizados simultáneamente disminuye la frecuencia de conmutación, como se puede ver en el rizado de la corriente. En la Figura 95 c), como ya se ha explicado, el rizado de tensión de salida y el rizado de tensión de red intersecan y, consecuentemente, se pierde la superficie de deslizamiento efectuada en la corriente de entrada y se distorsiona el rizado de dicha corriente. Por consiguiente, la tensión mínima DC de salida aceptada en este caso será a partir de los 380 V. Las medidas obtenidas mediante el analizador de potencia se pueden ver en la siguiente tabla:

129

(V)

400.858 389.909 384.896 380.834 374.736

(V) 195.98 200.17 202.314 204.01 213.51

(%) 48.89 51.34 52.56 53.57 56.98 229.321 229.321 229.324 229.309 229.307 (A) 4.4944 4.4913 4.4907 4.4891 4.4892

PF 0.99591 0.99599 0.99602 0.99603 0.99561 THD(%) 3.892 3.913 3.959 3.933 3.944 Pin(W) 1026.44 1025.82 1025.72 1025.30 1024.87 Pout(W) 1005.16 1005.1 1005.08 1005 1004.71 η(%) 97.927 97.980 97.988 98.02 98.033


9.6.2 Espectro de frecuencias de corriente de entrada.

92653.1 Hz

89795.9 Hz7959.18 Hz

)a

)b

)c

)d

Figura 97: Espectro de frecuencias de (M, 12.5kHz/div) a plena carga (1 kW). Simulaciones: a) Tensión de

referencia de 400 V. b) Tensión de referencia de 380 V. Resultados experimentales: c) Tensión

de referencia de 400 V. d) Tensión


Para el caso del condensador reducido propuesto se observa que el transistor MOSFET abarca un ancho de frecuencias de conmutación más acentuado que en el caso de = 440 μF. Para una tensión regulada de 400 V se alcanza en los resultados experimetales una frecuencia de conmutación media de aproximadamente 65 kHz, con mínimas de 25 kHz y máximas de 105 kHz. En el caso de la Figura 97 d) se obtiene el margen de frecuencias más elevado, alcanzado la frecuencia mínima más reducida con un valor de 7.5 kHz aproximadamente y un valor de frecuencia máxima de 100 kHz, alcanzando así una frecuencia media de 53.75 kHz. Debido a las frecuencias mínimas alcanzadas (≤12.5 kHz) en los casos donde se ha empleado un condensador de 65 μF, de 90 μF y 40 μF, la conmutación del MOSFET era audible. Así pues, como se puede comprobar, los datos entre las pruebas reales y las simulaciones vistas en la Figura 97 son bastantes similares contando con cierta tolerancia de frecuencias, ya que como se ha comentado, es difícil que el software de simulación calcule con completa exactitud (FFT) las componentes

130

armónicas que indican la frecuencia de conmutación del convertidor. Por otra parte, se observa en el Anexo 12.2 que las componentes armónicas de baja frecuencia de la corriente de línea cumplen perfectamente con la normativa IEC61000-3-2 para el equipamiento de clase A.

9.7 Resumen Comparativo Simulaciones vs Pruebas Experimentales

F 440 220 90 65 40

(V) 400.546 350.270 400.594 349.976 399.878 349.835 400.018 359.899 400.858 380.834

(V) 21.94 25.105 42.41 48.29 91.37 103.48 123.72 135.82 195.98 204.01

(%) 5.48 7.17 10.59 13.8 22.85 29.58 30.93 37.74 48.89 53.57

229.314 229.318 229.289 229.298 229.312 229.310 229.290 229.295 229.321 229.309 (A) 4.4976 4.4871 4.4899 4.4780 4.5 448.52 4.4826 4.4735 4.4944 4.4891

FP 0.99579 0.99607 0.99583 0.99611 0.99570 0.99599 0.99576 0.996 0.99591 0.99603 THD(%) 3.234 3.581 3.230 3.583 3.381 3.679 3.556 3.723 3.892 3.933 Pin (W) 1027 1024.93 1025.2 1022.79 1027.67 1024.38 1023.45 1021.65 1026.44 1025.30 Pout(W) 1002.99 1003.37 1002.95 1002.71 1006.53 1005.34 1002.7 1002.45 1005.16 1005 η(%) 97.661 97.896 97.830 98.037 97.943 98.141 97.973 98.120 97.927 98.02

Figura 98: Valores de los parámetros globales de la etapa PFC obtenidos en las pruebas experimentales para todos los casos de .

En general todas las gráficas obtenidas mediante simulación y mediante el osciloscopio en las pruebas reales son de gran similitud y se da como válido el diseño llevado a cabo. La intensidad eficaz de red sale ligeramente superior a la teórica, la cual se calculaba entorna a los 4.35 A. Estas diferencias se deben sobre todo a las pérdidas introducidas por conmutación, conducción y elementos parásitos que no se han tenido en cuenta a la hora de calcular los valores, así como que la inductancia no se ajuste completamente al 100% a su valor teórico. Como se puede ver en la Figura 98 queda patente la relación inversamente proporcional entre la capacidad de salida de la etapa PFC y el rizado de la tensión de salida, produciéndose el aumento del rizado a medida que se disminuye el valor de dicha capacidad. El rizado de la tensión de salida aumenta aproximadamente en la misma proporcionalidad en que disminuye el condensador. En el caso del rizado de la corriente de entrada se ve reflejado un rizado constante para todos los casos de aproximadamente 2 A, que no queda distorsionado pese a las grandes variaciones del rizado de tensión de salida.

131

9.8 Gráficas de rendimiento, THD y PF de las pruebas experimentales

Figura 99: Gráfica de Rendimiento vs de las pruebas experimentales obtenida para cada caso de condensador. La

potencia de la carga es constante de 1 kW.

Figura 100: Gráfica PF vs de las pruebas experimentales obtenida para cada caso de condensador. La potencia de

la carga es constante de 1 kW.

97,6

97,7

97,8

97,9

98

98,1

98,2

350 360 370 380 390 400

η (%)

VCLK (V)

Rendimiento vs VCLK

CLK_440 uF

CLK_220 uF

CLK_90 uF

CLK_65 uF

CLK_40 uF

0,9956

0,9957

0,9958

0,9959

0,996

0,9961

0,9962

350 360 370 380 390 400

PF

VCLK (V)

PF vs VCLK

CLK_440 uF

CLK_220 uF

CLK_90 uF

CLK_65 uF

CLK_40 uF

132

Figura 101: Gráfica THD vs de las pruebas experimentales obtenida para cada caso de condensador. La potencia de

la carga es constante de 1 kW.

Queda patente tanto en las gráficas de la Figura 99, Figura 100 y Figura 101 que el rendimiento y el PF mejoran a medida que se emplea una capacidad de salida más baja y de forma simultánea, un valor regulado de tensión de salida también bajo. El límite de dicho valor de tensión vendrá marcado por la proximidad entre los rizados de tensión de salida y tensión de red, quedando éstos tangentes. Recomendablemente se debería dejar cierto margen de distancia entre rizados ya que así se evita que la frecuencia de conmutación del convertidor baje en exceso pudiendo afectar al transistor. Por otra parte también es cierto que el THD aumenta al reducir el condensador intermedio y la tensión DC de salida, pero el empeoramiento es muy reducido. Así pues, se puede dictaminar que mediante el control histerético de corriente implementado a través de la técnica de control SMC se puede aplicar la reducción del condensador propuesto y la etapa PFC no solo mantiene las mismas prestaciones que con las capacidades elevadas clásicas de salida, sino que se mejoran aspectos de rendimiento y se consigue que la corriente de red no quede distorsionada.

3,1 3,2 3,3 3,4 3,5 3,6 3,7 3,8 3,9

4

350 360 370 380 390 400

THD (%)

VCLK (V)

THD vs VCLK

CLK_440 uF

CLK_220 uF

CLK_90 uF

CLK_65 uF

CLK_40 uF

133

10. Conclusiones Finales y Líneas de Continuidad Futuras

Durante este proyecto se ha propuesto la reducción de la capacidad de salida destinada al filtrado de componentes alternas y de valor típicamente elevado provista en las etapas PFC activas monofásicas posteriores al rectificado de onda completa de la red alterna monofásica. Una de las aplicaciones que podría beneficiarse de la reducción de dicha capacidad es el cargador monofásico interno de baterías de a bordo (“on board”) de carga lenta situado en vehículos eléctricos e híbridos ya que se podría aumentar la fiabilidad de dicho cargador aplicando condensadores de plástico film en sustición de los condensadores de tipo electrolítico. En este trabajo se ha hecho el estudio considerando que el circuito PFC está basado en un convertidor boost y que la segund etapa del cargador consiste en un convertidor buck que actua como carga de potencia constante con respecto el convertidor PFC (ver Figura 1). La capacidad de salida de la etapa PFC se diseña típicamente bajo dos criterios referidos a un bajo rizado de tensión de salida y un tiempo de hold up que asegura alimentación a la siguiente etapa DC/DC a través de la descarga del condensador en caso de fallos de alimentación de la red, durante un corto período temporal. Para obtener los bajos rizados de tensión de salida de la etapa PFC se diseñan clásicamente condensadores con una elevada densidad de energía de tipo electrolítico. Sin embargo este tipo de condensadores son poco fiables y tienen poca vida útil, sobre todo en entornos de altas prestaciones como lo son el interior de los vehículos eléctricos e híbridos. Por eso, se propone que el condensador reducido sea de tipo plástico-film ya que son más resistentes y soportan tensiones más elevadas con menores capacidades. Por otra parte la reducción de dicha capacidad implica un elevado rizado de tensión de salida de la etapa PFC y esto afecta a la distorsión del rizado de la corriente de entrada de la red si se emplean controles típicos de frecuencia constante como el clásico PWM. Para evitar esta distorsión de corriente se ha empleado un control analógico de corriente por histéresis de la etapa PFC (lazo interno), modelado con la técnica de control SMC de frecuencia variable e histéresis modulada que otorga al convertidor boost un comportamiento LFR con el fin de conseguir un buen PF. Se asigna, mediante la histéresis, un valor constante de rizado a la corriente de la red sin que ésta se vea afectada por la reducción de la capacidad de salida ( ). Se ha obtenido la expresión del condensador reducido propuesta en función de la potencia máxima del sistema, la tensión eficaz de salida y las características de la tensión de línea. La aplicación permite elevados rizados de salida (a causa de la reducción de la capacidad ) ya que se considera que la única restricción de la tensión mínima del rizado de tensión de salida sea que ésta no interseque con el rizado de tensión de línea. La etapa DC/DC final, se ha implementado con una carga electrónica de potencia constante de 1kW y la tensión de salida de la etapa PFC se ha regulado mediante un lazo de tensión (control PI analógico) a 400 V DC. A tenor de los resultados experimentales obtenidos se puede dictaminar que se ha cumplido con los objetivos previamente expuestos del proyecto y observando las gráficas de la Figura 99, Figura 100 y Figura 101 se puede decir que:

El rendimiento y el PF mejoran a medida que se emplea una capacidad de salida más baja y, de forma simultánea, un valor regulado de tensión de salida también bajo. El límite de dicho valor de tensión vendrá marcado por la proximidad entre los rizados de tensión de salida y tensión de red, quedando éstos tangentes. Recomendablemente se debería dejar cierto margen de distancia entre rizados ya que así se evita que la frecuencia de conmutación del convertidor baje en exceso pudiendo afectar al transistor.

134

Por otra parte, también es cierto que el THD aumenta al reducir el condensador intermedio y la tensión DC de salida, pero el empeoramiento es muy reducido.

Como conclusión definitiva, se puede dictaminar que mediante el control a frecuencia variable implementado (SMC) y la reducción del condensador propuesto se ha conseguido reducir la capacidad de salida de la etapa PFC hasta 10 veces respecto respecto un diseño convencional con controles a frecuencia constante de la etapa PFC y considerando un rizado de tensión del 5 % de la tensión eficaz de salida. Además, el convertidor mantiene las mismas prestaciones que con las capacidades elevadas clásicas de salida e incluso mejora en aspectos de rendimiento, consiguiendo que la corriente de red no quede distorsionada. De la misma manera, como se puede ver en el Anexo 12.2, con el condensador reducido propuesto se cumple con la normativa IEC61000-3-2 de armónicos de baja frecuencia de la corriente de línea para equipamiento de clase A.

Por último añadir como mejoras, en el aspecto de modelaje, se debería realizar una modelización del sistema más precisa en el cálculo del lazo de tensión, considerando una carga de potencia en lugar de una carga resistiva. Para futuras pruebas sería recomendable también desarrollar el control histerético de corriente analógico implementado en una sola placa y a poder ser mediante control digital a través de una FPGA, reduciendo drásticamente el ruido que se impone en los diseños analógicos. También sería interesante desarrollar experimentalmente el prototipo de la etapa DC/DC buck sin emplear la aproximación de la carga electrónica de potencia ya que se podrían obtener resultados experimentales todavía más precisos y realistas.

135

11. Referencias [1] Nikiforos Zacharof, Uwe Tietge, Peter Mock, “CO2 emissions from new passenger cars in the EU: Car

manufacturers. Performance in 2014” for International Council on Clean Transportation (ICCT), publicado en julio de 2015.

[2] Peter Mock, “European vehicle market statistics. Pocketbook 2014” for International Council on Clean Transportation (ICCT), publicado en noviembre de 2014.

[3] Instrucción técnica complementaria (ITC-BT-52) del Reglamento Electrotécnico para baja tensión publicada en el BOE el 31 de diciembre de 2014:“Instalaciones con fines especiales. Infraestructura para la recarga de vehículos eléctricos”.

[4] A. Tokumasu, H. Taki, K. Shirakawa, and K. Wada, "AC/DC converter based on instantaneous power balance control for reducing DC-link capacitance," in Power Electronics Conference (IPEC-Hiroshima 2014 - ECCE-

ASIA), 2014 International, 2014, pp. 1379-1385.

[5] A. Marcos-Pastor, E. Vidal-Idiarte, A. Cid-Pastor and L. Martinez-Salamero, "Minimo condensador intermedio para aplicaciones monofásicas con corrección del factor de potencia”, 22nd Seminario Anual de Automática, Electrónica Industrial e Instrumentación (SAAEI), Zaragoza, Jul. 8-10, 2015.

[6] W. H. Wolfle and W. G. Hurley, "Power factor correction and harmonic filtering for AC/DC converters," in IECON 02 [Industrial Electronics Society, IEEE 2002 28th Annual Conference of the], 2002, pp. 3238-3243 vol.4.

[7] R. W. Erickson and D. Maksimović, Fundamentals of power electronics: Kluwern Academic, 2001.

[8] (EMC) IEC Standard IEC 61000- 3-2 (2001-10), << Electromagnetic compatibility>>Ed. 2.1:Part3-2: Limits; Limits for harmonic current emissions (equipment inpt current <=16 A per phase).

[9] Timothy L. Skvareninas, The Power electronics handbook (Industrial Electronics Series): CRC Press, 2002.

[10] Singer, S, "Realization of Loss Free Resistive Elements", IEEE Transactions on Circuits and Systems, Vol. CAS-37, No. 1, pp. 54-60, January 1990.

[11] Cid-Pastor, A.; Martinez-Salamero, L.; Parody, N.; Aroudi, A.E., "Analysis and design of a loss-free resistor based on a boost converter in PWM operation," in Circuits and Systems (ISCAS), Proceedings of 2010 IEEE International Symposium on, vol., no., pp.2742-2745, May 30 2010-June 2 2010.

[12] Úrsula Ribes Mallada, “Síntesis de Resistores Libres de Pérdidas” Directores: Àngel Cid Pastor, Luís Martínez –Salamero. Proyecto publicado en junio de 2007.

[13] A. Marcos-Pastor, E. Vidal-Idiarte, A. Cid-Pastor and L. Martinez-Salamero, "Loos-free resistor-based on power factor correction using a semi-bridgeless boost rectifier in sliding-mode control," IEEE Transactions on Power

Electronics, vol. 30, no. 10, pp. 5842-5853, Oct. 2015.

[14] M. Bodetto, A. El Aroudi, A. Cid-Pastor, and L. Martinez-Salamero, "High performance hysteresis modulation technique for high-order PFC circuits," Electronics Letters, vol. 50, pp. 113-114, 2014.

[15] W.H. Daniel, Electrónica de Potencia: Pearson Educación, 2001.

[16] Apuntes Sistemas Electrónicos de Potencia URV, prof. Dr. Angel Cid-Pastor, 2012.

[17] L. Martinez-Salamero, A- Cid-Pastor, R. Giral, J Calvente, and V.Utkin. “Why is sliding mode control methodology needed for power converters?.” In Power Electronics and Motion Control Conference (EPE/EMC), 2010 14th International, 2010.

[18] A. Cid-Pastor, L. Martinez-Salamero, A. El Aroudi, R. Giral, J. Calvente and R. Leyva, ”Synthesis of loss-free resistors based on sliding-mode control and its applications inpower processing,”Control Engineering Practice, vol. 21, no. 5, May 2013.

mailto:[email protected]

136

[19] Utkin, V., "Variable structure systems with sliding modes," in Automatic Control, IEEE Transactions on , vol.22, no.2, pp.212-222, Apr 1977.

[20] Apuntes Modelización de Sistemas URV, prof. Dr. Ramón Leyva Grasa, 2013.

[21] ON Semiconductor, Power Factor Correction (PFC) Handbook, Rev.5, Apr 2014, (http://www.onsemi.com/)

12. Anexos

12.1 Esquema del Circuito Implementado en PSIM.

Figura 102: Esquema general del sistema implementado en Psim.

http://www.onsemi.com/

137

Figura 103: Esquema de la etapa de Control_1 implementada en Psim.

Figura 104: Esquema de la etapa de Control_2 (compensador PI) e histéresis modulada.

138

Figura 105: Esquema de la etapa de Control_2 (activación del Mosfet).

Figura 106: Esquema de la etapa de Control_2 (Limitador de tensión) y etapa de salida buck (carga de potencia constante).

139

12.2 Normativa de armónicos IEC61000-3-2

Se puede comprobar que se cumple para todos los casos (Figura 107, Figura 108, Figura

109) de muestras realizadas en el condensador propuesto reducido de 40 μF el cumplimiento de la normativa respecto los valores límite de amplitud de los armónicos de baja frecuencia de la corriente de red (40 primeros armónicos):


=400 V a 1 kW de potencia.

140



141



142

12.3 Código Matlab del Diagrama de Bode de la planta H(s)

Corresponde al diagrama de Bode de la Figura 61:

close all; clear all; C1=440e-6; C2=220e-6; C3=90e-6; C4=65e-6; C5=40e-6; Vc=400; Vg=230; L1=620e-6; Pin=1000; R=160; G=Pin/(Vg^2); Kout=5.6/(5.6+1000); Kg=1/((10*0.003*200*(39/15.1))/(20/(680+20))); s=tf('s'); figure; %función de transferencia tensión de salida -conductancia control %H(s)==>(Vc(S)/G(s)) H1_s=(G*L1/C1)*(Vg/((R*G)^0.5))*((1/(G*L1))-s)/(s+(2/(R*C1))); H2_s=(G*L1/C2)*(Vg/((R*G)^0.5))*((1/(G*L1))-s)/(s+(2/(R*C2))); H3_s=(G*L1/C3)*(Vg/((R*G)^0.5))*((1/(G*L1))-s)/(s+(2/(R*C3))); H4_s=(G*L1/C4)*(Vg/((R*G)^0.5))*((1/(G*L1))-s)/(s+(2/(R*C4))); H5_s=(G*L1/C5)*(Vg/((R*G)^0.5))*((1/(G*L1))-s)/(s+(2/(R*C5))); %H1_s=(Vg/(C1*((R*G)^0.5)))*(1/(s+(2/(R*C1)))); %H2_s=(Vg/(C2*((R*G)^0.5)))*(1/(s+(2/(R*C2)))); %H3_s=(Vg/(C3*((R*G)^0.5)))*(1/(s+(2/(R*C3)))); %H4_s=(Vg/(C4*((R*G)^0.5)))*(1/(s+(2/(R*C4)))); %H5_s=(Vg/(C5*((R*G)^0.5)))*(1/(s+(2/(R*C5))));

bode(H1_s); hold on; bode(H2_s); bode(H3_s); bode(H4_s); bode(H5_s); legend('H1(s) C=440 uF','H2(s) C=220 uF','H3(s) C=90 uF','H4(s) C=65

uF','H5(s) C=40 uF'); hold off; SISOTOOL(H1_s);

Edgar Zahino Andrés DISEÑO E IMPLEMENTACIÓN DE...

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