Cap· tulo - Departamento de Arquitectura de...

Capı́tulo 9� � ��

�� 9.1. Semblanza histórica por décadas . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

9.1.1. Los 50. El punto de partida de los núcleos de ferrita . . . . . . . . . . . . . . . . . . . 3

9.1.2. Los 60. La revolución de los circuitos integrados . . . . . . . . . . . . . . . . . . . . . 4

9.1.3. Los 70. La evidencia de que el procesador progresa más rápido . . . . . . . . . . . . . 4

9.1.4. Los 80. Emerge la memoria caché . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

9.1.5. Los 90. La jerarquía de memoria como continuación de tendencia . . . . . . . . . . . . 6

9.1.6. La década actual: Al amparo del interfaz . . . . . . . . . . . . . . . . . . . . . . . . . . 7

9.2. Evolución por generaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

9.2.1. Cuarta generación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

9.2.2. Quinta generación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

9.2.3. Sexta generación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

9.2.4. Séptima generación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Resumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

Cuestionario de evaluación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

uestra cobertura de la evolución de la memoria guarda cierta similitud con el seguimien-to que dimos para el microprocesador. Primero haremos una síntesis por décadas desde su

nacimiento, y posteriormente, detallaremos por generaciones a partir de la llegada del PC.

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G HJI�HKMLON PMQ I)RTSVUXWZY\[ L ]Z^ U\_�`a[cb ] _ ]Z^ S LON YZd�efS ^gLON ]Z^ hi^ `j`jbk["_Para repasar la evolución histórica de los chips de memoria desde su nacimiento, debemos

remontarnos hasta los añ os 5 0 . E ntonces aparecían las primeras memorias electrónicas, confor-madas por hileras de nú cleos o anillos de ferrita con un diá metro de un milímetro cuadrado y lnmporqsqutwvensartados por miles de alambres a modo de una tupida red. E stas memorias ocupaban un enor-me tamañ o y liberaban gran cantidad de calor. E l E N I A C, considerado el primer computador dela historia, se fabricó en 1 9 46 con 4 K bytes de memoria de este tipo, que ocupaba varios metroscuadrados (para entendernos, cada K byte consumía el espacio de un armario ropero).

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�Z�� J� ��)�� i� �g�¡.¢¤£�¥§¦¨ ©J� ¡k�O� £�¥@�i£f¢Z¥kª«�¬� ¥@¨�ª«�9��©Z�O�L a llegada de los circuitos integrados supuso un gran salto cualitativo en la fabricación de

memorias a mediados de los añ os 60 . L a celda bá sica de memoria pasa a ser una minú scula cargaeléctrica cuyo signo determinaba el bit de información, almacenado en un pequeñ o condensador®j¯�°«±w²}°p³j´µ±"¯j¶u²"³de unos 5 0 femptofaradios · y acompañ ado de un transistor que hace las labores de conmutadora la hora de conectarlo a la línea de datos.

E sta nueva celda de memoria posibilitó una gran reducción de la tasa de errores, el tiempo deacceso, el espacio físico ocupado, el consumo de potencia, y sobre todo, el coste fi nal del producto.E n los diez añ os que transcurrieron entre 1 9 65 y 1 9 7 5 , fi abilidad y velocidad aumentaron en unfactor 1 0 , espacio y consumo se redujeron en un factor 1 0 0 , y el coste disminuyó en un factor 1 0 0 0 .L a tecnología de semiconductores impulsó con mucha má s fuerz a la fabricación de microproce-´r¸w´n°¹®n²«³sadores diez añ os má s tarde, pero fueron precisamente estos añ os de adelanto de que disfrutó lamemoria los que le permitieron disponer de cierta ventaja inicial.

�Z��º � ��J� »�� ¥ ©¬� ¨¤£�¥§� ©Z� ¼ ¢ � � ¡¾½�� £ �;� � ©Z� �¿½�� O � �À� � Á Â � �ÃÂÄ½¬¥ ©J�Tras el nacimiento del microprocesador en 1 9 7 1 , la situación cambió muy rá pidamente. L os

microprocesadores doblan su velocidad cada añ o y medio segú n la tendencia vaticinada por G or-¸w²uÅs¯w®uÆ}±s´r±don M oore y que ha perdurado hasta nuestros días. L a memoria, en cambio, va a necesitar de unadécada entera para doblar su velocidad, y así mantendrá su peregrinar en décadas sucesivas (verfi gura 9 .1 .a) .Ç«ÈÊÉ>ËµÌ

*

M ención aparte merece el tamañ o. E stamos en la antesala del nacimiento del PC, época en laÍ ´ÃÎ¹´nÏp¯que la capa softw are apenas se encontraba desarrollada: L os computadores eran incompatiblesentre sí y los programas se desarrollaban a título particular para una arquitectura, cargá ndosedirectamente desde cinta magnética o tarjetas perforadas. L os sistemas operativos eran tremen-damente primitivos, no ex istiendo la necesidad de disponer de grandes cantidades de memoria.

�Z�§Ð � ��J� Ñ��)ÒTÁ ��iO� ¡�� Á ��Á �J�j¥�� £��£\Ó¤ÔComo consecuencia de su evolución tan dispar, los microprocesadores dan alcance a la memo-

ria a principios de los añ os 80 , y a partir de ahí van dejá ndola cada vez má s atrá s, haciéndose éstapaulatinamente má s lenta con respecto al procesador.

D esgraciadamente, una elevada potencia de proceso no sirve de nada si no va acompañ ada deun sistema de memoria que sea capaz de proporcionar los datos e instrucciones a una velocidadsimilar. L os ingenieros de computación lo saben, y tratan de reducir la diferencia en velocidadentre ambos sistemas. Pero se topan con dos grandes obstá culos: U no de índole estructural y otrode índole comercial.

1 . Estructuralmente, los circuitos de memoria principal se basan en la carga y descarga de con-densadores (uno por cada celda de un bit) , mientras que los microprocesadores se basan enla conmutación de los transistores. E l tiempo de respuesta de un circuito R C (resistencia-®uÆn¶«®ÖÕ×Æ Í ¯ ØwÙ¸Ú³>Û Í ¶s´�°×³uÆu³ Í ¯j¶condensador) es muy elevado si se compara con el tiempo de propagación de las señ aleseléctricas por los transistores, y ademá s, el circuito R C resulta mucho má s difícil de opti-miz ar. E sto deja muy poco margen de maniobra para futuras mejoras, mientras que en elmicroprocesador las señ ales pasan por millones de transistores y siempre ex iste al menosuna forma de mejorar el camino crítico que determina la má x ima frecuencia de trabajo. N oes de ex trañ ar, pues, que la latencia de los circuitos de memoria haya evolucionado de formaÜÞÝÖßZà)áâßrãåä.æOç§èié.èiêsëíìÖîÊï

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tan plana en estos ú ltimos veinte añ os, mientras que con la frecuencia del microprocesadorse hayan hecho verdaderas maravillas en ese mismo período.

2 . C o mercialmente, la capa softw are demanda memorias cada vez má s grandes, y la industriase concentra en la fabricación de chips con mayor capacidad. E n la evolución del tamañ o, ��R�>�T�los fabricantes van a tener mejor fortuna, ya que desde este momento y hasta nuestros días,la memoria ha conseguido siempre satisfacer las necesidades del softw are a un ritmo quesorprendentemente sigue también la L ey de M oore (la capacidad del chip de memoria sedobla cada añ o y medio). S in embargo, esta evolución va a afectar negativamente sobre lavelocidad de la memoria por dos motivos bá sicos (ver fi gura 9 .1 .b) :

a) E n el diseñ o de circuitos hay una má x ima que rez a “ cuanto má s grande, má s lento” .Para el caso de una malla de circuitos R C, el retraso en su respuesta crece cuadrá tica-mente con el tamañ o de la malla de circuitos, con lo cual cada añ o y medio la memoriase volvería cuatro veces má s lenta por la simple evolución de su tamañ o.

b) Conforme el tamañ o de los circuitos crece, el voltaje de alimentación ha ido disminu-yéndose para mantener el consumo de corriente y la temperatura en niveles modera-dos. Y desgraciadamente, este menor voltaje también incrementa el tiempo de respues-ta del circuito R C.

S i la capacidad de respuesta de un condensador queda muy lejos de lo que se le ex ige, yademá s se ve negativamente infl uenciado por el incremento en el tamañ o de la memoria, la ú nicasalida al problema de la velocidad consiste en crear una memoria estructuralmente diferente que ��¡ Z¢�£T�Z�k¤g¥��sea capaz de reducir el tiempo de respuesta a la vez que prometa una evolución má s á gil quepueda seguir la pauta marcada por el microprocesador.

L a solución no era fá cil, pues en los ú ltimos veinte añ os habían fracasado decenas de nuevastecnologías, como las memorias de película magnética, de haz electrónico y de haz óptico, frentea las continuas mejoras tecnológicas de la memoria diná mica tradicional. Por entonces ya se sabíaque tanto el coste de fabricación de un producto como su tasa de fallos disminuía al aumentar laex periencia en su fabricación, y esto, conocido empíricamente como curv a d e ap rend i z aje, creaba ¦�§�¢¡¥�� ¨�

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una doble barrera frente a la introducción de nuevas tecnologías de memoria.

E l ú nico ejemplo de relevo tecnológico que había presenciado el mercado era el reemplaz o delÁ�Â�ÃZÂ�Ä�ÅÆ Â�Ç`È|Å¡Ã¡É�Ê|Ë�ÇZÅ nú cleo de ferrita por la memoria de semiconductores, circunstancia que algunos observadoresatribuyeron al hecho de que esta ú ltima había avanz ado a lo largo de una pronunciada curva deaprendiz aje antes de ser utiliz ada en el contex to de las memorias. A prendiendo de esta observa-ción, la ciencia apostó por utiliz ar como recambio los mismos elementos que tan buen resultadohabían dado en el microprocesador: L os transistores. A sí, los condensadores fueron sustituidospor grupos de puertas lógicas en las que realimentando las salidas de unas a la entrada de otras seconseguía retener la información, siendo necesario el empleo de entre 6 y 8 transistores por cadanueva celda bá sica de memoria.

E l nuevo circuito de memoria se denominó memo ria cach é , entrando en escena a principios deÌ�Â�ÌFÅ�ÁkË�Í Ç�Í�Ç�Î�Ïlos añ os 80 como un nuevo integrante de la arquitectura de un PC. Pero esto tampoco represen-taba una invención, puesto que los registros internos del microprocesador fueron siempre celdasde memoria que se implementaron de esta forma, e igualmente se fabricaron así los registros dealmacenamiento de muchas calculadoras en los añ os 7 0 . Incluso remontá ndonos má s atrá s, desdeel mismo origen de la memoria de circuitos integrados en los añ os 60 conocemos de la ex isten-cia de chips de memoria de este tipo, entonces referenciados como R A M está tica (Static RAM -S R A M , que por cierto, estudiaremos en su vertiente actual en el capítulo 1 1 ) .ÐkÑYÒ@Ó|Ô�Ô]Õ

*

L a caché supuso simplemente la oportunidad de disfrutar de una memoria unas diez vecesmá s rá pida que la memoria diná mica basada en condensadores a costa de pagar má s dinero porella y reducir su capacidad. E sto, que añ os atrá s no compensaba porque el procesador era má sÍ�Ä�ÍBÈRÇ�ÂkÖlento que la memoria, ahora cobraba todo su sentido, y con ello, el inconveniente del coste fuepoco a poco diluyéndose a medida que mejoraba la tecnología y se ex tendía su uso.

Por otro lado, el recorte de la capacidad que trajo consigo la caché no era sostenible con laevolución de la industria del softw are, confl icto que se resolvió creando una arquitectura delcomputador en la convivieran ambos tipos de memoria: L a memoria de condensadores dotará al

×gØ Í�Ã�Ë × Í ×sistema de una elevada capacidad de almacenamiento, mientras que la memoria caché actuará deaceleradora ubicá ndose má s cerca del procesador.

ÙVÚÜÛ Ý Þ6ßKà á6âeÚ�Þ6ã ä�å�æ`ã6æ�çéè6ê$ã ëVå ì å6ì ßVægíCã î ß�ì ß î/ß�ïñðFí ïòè�ãóî+íCô�ï ëõå ð�å6ï6ëKå6ï6î+íIã

E n los añ os 9 0 , la memoria caché se convirtió en un elemento indispensable para el rendimien-to del computador. S urgió entonces el concepto de jerarquía de memoria, que iría madurando enesta década a medida que la velocidad del microprocesador se fuese desbocando y el softw arecontinuara demandando memorias de mayor capacidad. A nte esta situación, la arquitectura serecompone:

L a memoria principal responderá a las demandas de tamañ o sin problema, pero se estan-Æ Í�ÌRÍBö"Åcará en velocidad (la negativa repercusión del tamañ o se compensa aquí con las sucesivasmejoras tecnológicas al nivel de integración de circuitos, tal y como indicamos en la fi gura9 .1 .a) .ÐkÑYÒ@ÓZÕ

*

L a caché hará justo lo contrario: S eguirá el camino marcado por la velocidad del procesador,Ä¡Â�ÃWÅ�Ç¡Ë × Í ×pero no el aumento de tamañ o de su compañ era.

Con este panorama, el sistema pronto se descompensa y la caché se ahoga en su intento pormantener el aluvión de datos que llegan de memoria principal hacia el procesador. L a respuestaque ofrece la arquitectura del computador consiste en situar cachés adicionales en el camino haciamemoria principal, sacrifi cando velocidad paulatinamente al tiempo que se aumenta su tamañ ocon objeto de equilibrar estas dos variables y eliminar los cuellos de botella. L a jerarquía de me-moria del computador continú a creciendo en nuestros días, tal y como muestra la tabla 9 .1 . N oÐkÑYÒ@ÓR÷

*

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obstante, se aprecia una tendencia a colocar má s niveles en dirección al procesador (cachés inte-¿CÀ�Á Â Ã§Â.Ägradas de primer y segundo nivel) , y menos en dirección a la memoria principal, hasta tal puntoque en la arquitectura de 2 0 0 3 la caché ex terna ha desaparecido de la placa base.

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E n la actualidad, la memoria principal se sitú a en el nivel central de la jerarquía de memoria,con las diferentes cachés y el banco de registros por delante en dirección al procesador, y el discoduro por detrá s como soporte adicional para la memoria virtual. Incluso ex iste a veces un nivelmá s ex terior donde se ubica el soporte para las copias de seguridad de los datos, rol antiguamenteocupado por la cinta magnética y má s recientemente usurpado por la grabadora de CD -R O M .

D e esta manera, la memoria principal ya no dialoga con el procesador, sino con la caché, yademá s, hace de interfaz hacia el sistema de entrada/ salida (discos, vídeo, sonido, ...) . L a depen- à�á>â.ã À�ä Ädencia que el sistema tiene ahora de una memoria caché se refl eja tanto en el creciente nú mero deniveles integrados dentro del microprocesador como en su mayor tamañ o.

E n síntesis, podemos decir que la memoria caché ha evolucionado arquitecturalmente, afi nan- Ä�å>¿.æ Â Ä�À:Ädo aquel principio físico de los circuitos integrados “ má s grande, má s lento” , y benefi ciá ndoseademá s de las mejoras tecnológicas en la distancia de integración de los transistores. E n cambio,la memoria principal, basada en el condensador como elemento constituyente, se ha quedado almargen de estas mejoras, confi á ndose mucho má s a los logros conseguidos en su vertiente lógica:E n concreto, en sucesivas optimiz aciones de su interfaz de diá logo que han sabido ex plotar laanchura del bus y la línea de caché por un lado, y la localidad de referencia de los programas porel otro. Tras la lectura del capítulo 1 0 tendremos má s clara esta visión.

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Para describir al nivel del diagrama de bloques la evolución que ha seguido el sistema dememoria de un PC nos apoyaremos en las cuatro ú ltimas generaciones de microprocesadores.N uestras referencias será n pues un procesador 80 486 en la cuarta generación, un Pentium en la � Â�� Â � Â�¿ à À á Äquinta, un Pentium II ó II I en la sex ta, y un Pentium 4 ó K 7 en la séptima.

Å � Ç5Æ� Ò ÊAØcÑ1Ê �AÚAÝ�ÚÐØ�ÊÐÍXÛ��HÝE l 80 486 presenta buses de datos y direcciones de 3 2 bits. L a estructura de memoria de un

80 486 resulta interesante como precursora de los Pentium, pues muchos de sus rasgos fueron má starde adaptados a ellos.

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Bus local

Bus de memoriaBus de

Bus de

Bus de

Bus de Bus de

Bus de128 líneas 32 líneas

32 líneas 32 líneas

32 líneas

32 líneas

Intel 80 4 86

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R

O

P

R

O

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O

R

unificada

reg istrosBanco de

SIMM30 SIMM30 SIMM30 SIMM30

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CPU

unificada

Cola deinstruccs

Cach é integ rada L 1

Cach é ex terna L 2

ú nico SIMM7 2Mó duloMó duloMó duloMó dulo

Bus de Bus de

Bus deBus de

Bus de Bus de

Bus de

Bus de64 lineas


32 líneas


32 líneas

64 líneas

Pr inc ip alMem o r ia

Bus dem em o r ia

Bus lo c al

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Alter nativ a:64 b its c o n un

Intel PentiumCPU

SIMM7 2

32 b its

SIMM7 2

32 b its

integ r adainteg r ada

Co la deinstr uc c s

Banc o der eg ist r o s

ex ter naL 2

ex ter naL 2

en a

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ú nic o DIMMMó dulo Mó dulo

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;=<?>A@CBED FHG�I JEKMLONQPRNTSQU�V 7XW UYV�U�VYZ\[]P 7_^`:ba NTUcNed a U�V�Zgf�S 7 []Z\f 7 Lih a fbZjNkV�Pml2[]Z\nb[#Zol2U�N 7\W Z\[]U�Npn 7 [ 7rqtsvuW UcN W UkN a NwfbPRx\U�LRU�NyV{z\NMPRf�SQU�[QfbZjNw| 7 N}S 7 LiLRU�h 7 [ 7 V�U~V�Z+[QP 7 n�[]Pif�l~Pin 7 L�J 6�7j9�� fjSQU�L��+��+�+�b� 6�:�9w� fjSQU�L q U~f�SQP a V��

Cuando apareció el 80 486, la memoria D R A M má s avanz ada que había en el mercado se pre-sentaba en el formato S I M M de 3 0 contactos (ver foto 1 0 .3 .a y fi gura 1 0 .4) , el cual suministraba��Q��~�

*��Q��c�*

ú nicamente 8 bits de datos. D ado que la placa base tenía una anchura de bus de 3 2 , eran necesarios�%�2�� 4 módulos S I M M entrelaz ados en anchura para componer un banco de memoria. Posteriormente,apareció la memoria S I M M 7 2 (ver foto 1 0 .5 ) , que posibilitó la implementación de bancos de un��Q��c��

*

solo módulo con anchura igual a la del bus.�� \�Con respecto a la caché, se disponía de una L 2 ex terna implementada en la propia placa base

mediante chips de anchura 3 2 bits, y dentro ya del microprocesador, la caché L 1 con un par departicularidades:

¶ E ra una caché unifi cada (alojaba tanto datos como instrucciones), en parte debido a que el80 486 carecía de un cará cter fuertemente segmentado.

· L a transferencia interna de instrucciones desde aquí a la cola de instrucciones se realiz abapor un bus interno de 1 2 8 bits que coincidía con la anchura de la línea de caché, permitiendoun fá cil llenado de la cola. Por la parte de los datos, la transferencia con el banco de registrosy la A L U se realiz aba mediante buses internos de 3 2 bits.

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µ¶µ· ¸¹º¼»¶½· ¾¿À ¹· ÁL a fi gura 9 .2 .a muestra todo el sistema de memoria del microprocesador, tanto en su parte

interna como en la organiz ación ex terna de la placa base.

Â ÃÅÄ8ÃÆ ÇÉÈËÊÍÌ�Î ÏMÐwÊ�ÐwÑ]ÎwÒAÈmÓpÊCon el Pentium llegó el bus de datos de 64 bits, con lo que la memoria principal se montó con

bancos de dos módulos S I M M 7 2 de 3 2 bits. Cuando salió la memoria D R A M en formato D I M M Ô\Õ2Ö�Öde 1 68 contactos, muchas placas base incluyeron z ócalos D I M M que permitían elegir al usuario ×%ØÙ×�ÚcÚ�ÛcÜ.Ýentre un banco con los dos módulos S I M M 7 2 entrelaz ados en anchura o un ú nico módulo D I M Mdonde el entrelaz ado en anchura se realiz aba internamente al nivel de chip.

L as primeras placas base que incluyeron soporte para ambos formatos traían dos bancos: Þ�ß%à á�ß�â2ã�äcå�ß�àE l banco 0 , que se podía montar con los z ócalos S I M M 0 y S I M M 1 o el z ócalo D I M M 0 .

E l banco 1 , utiliz ado opcionalmente para añ adir má s memoria llenando los z ócalos S I M M 2y S I M M 3 , o el z ócalo D I M M 1 .

M á s adelante, este solape de módulos en el mismo banco desaparecería, pudiendo convivirmódulos S I M M y D I M M en una misma placa base.

E n lo referente a la caché, la novedad organiz acional que introdujo el Pentium fue el entrela-z ado en anchura de los chips de caché de 3 2 bits para conseguir la anchura de 64, algo mimético ×�Ý�åÙâ%×%Øcäcæ�äcÞ�ßa lo ocurrido con los módulos S I M M 7 2 en la memoria principal, y que también terminaría desa-pareciendo poco después.

Ya en el interior del microprocesador, nos encontramos con la caché de primer nivel L 1 sepa-rada para datos e instrucciones, y buses separados para la transferencia de información hacia el çoè à�×�égäÙâêäÙÞ%äinterior. A llí nos espera el banco de registros y la cola de prebú squeda de instrucciones, desdedonde la transmisión de datos hacia la CPU también se realiz a por vías separadas de 3 2 bits.

L a pregunta que surge en este punto es para qué necesita el Pentium una anchura de memoriade 64 bits si en realidad se trata de un procesador de 3 2 bits. R esponderemos a ella distinguiendoel caso de que se pida una instrucción o un dato a memoria, resolviendo de paso una cuestión yaplanteada en el marco de la sex ta y séptima generación, donde tanto la anchura de la memoriacomo la del procesador permanecen en estos mismos valores:

S i se pide una instrucción, ésta tiene un formato variable en el caso del Pentium (ver fi gura ÛëÝjà�å�â�ì+ÚêÚ�ÛcÜ.Ý4.1 ) . Con instrucciones de 3 2 bits, la memoria responde proporcionando dos a la vez , una

* í�îðïTñËòôóËõ öprocedente de cada módulo, que viajan juntas por el bus hacia la caché. R ecordar que el Pen-tium es un procesador superescalar de factor dos, por lo que conviene buscar instruccionesde una forma agresiva para evitar que el procesador se quede sin trabajo. Para formatos deinstrucción má s grandes, el transporte de las instrucciones por el bus será de una por viaje(e incluso puede ser necesario realiz ar má s de un viaje en casos ex tremos), pero en cualquiercaso la información se manipula en mú ltiplos de 8 bytes, ya que ese es el tamañ o del buspor el que viajan, y la línea de caché que los recibe es aú n mayor (3 2 bytes). D esde ahí, lainformación se distribuye a los dos bú fers de prebú squeda de instrucciones que antecedena los cauces de ejecución de instrucciones (ver fi gura 4.2 ) .

* í�îðïTñËòôóËõ öS i lo que se pide es un dato, cuyo tamañ o oscila entre uno y doce bytes, la información Þ%äÙå%ßse transferirá desde la memoria a la caché de datos también por mú ltiplos de ocho bytes.A hora bien, puede que luego la información que se utilice realmente no sea los ocho bytes alcompleto, sino sólo unos pocos (por ejemplo, cuatro bytes para llenar uno de los registros delbanco de 3 2 bits de propósito general) . E n ese caso, los demá s bytes que han sobrado de laoperación de transporte se quedan en caché, en espera de que el procesador los solicite. E sto

÷Ùø ù�ú�û�ü!ý#þ%ÿ��+ÿ/þ��

traseroBus32 bytes 32 bytes

32 bits16 bytes

64 bits

64 bits

Bus local

Bus de memoria

5 12 K bytes

M

I

C

R

O

P

R

O

C

E

S

A

D

O

R

datos16 K bytes

in struccs.16 K bytes

Pen tium II Desch utes o

Pen tium III K atmai

Ch ip

C

H

I

P

C

P

U

Con troladorde memoria

(jueg o de ch ip s)

Memoria p rin cip al con

mó dulos DIMM (64 bits)

Cach é L 1Cach é L 1

Cach é L 2 in tern a

cach é

64 bits

64 bits

16 bytes 32 bits

32 bytes32 bytes

Bus local

Con tr olad ord e m em or ia

(jueg o d e ch ip s)

M em or ia p r in cip al con

C

H

I

P

P

R

O

C

E

S

A

D

O

R25 6 K bytes

d atos16 K bytes

in str uccs.16 K bytes

Pen tium 4 W illam ette

(0 .18 m icr as)

K 7 T h un d er bir d ó

Cach é L 1 Cach é L 1

Cach é L 2 in teg r ad a

m ó d ulos DIM M (64 bits)

Bus d e m em or ia

��

�� "! # $&% ')(+*-,/.0,21/354 �76 38493�4;:=<>. �?6 3@*BA�C 35DE3�*�4 � <GF@: 6 3H* � ,23�IJ1 �E��K ,/L@MN1G.&4 � �O��QP 3�DR35< � F�.0S=D6 3T49.UF�<>:=MR<G:NF�35, �=6 :V<G35,5W

no es baladí, sino algo muy probable dado el principio de localidad espacial que tambiénex híben las referencias a datos por parte del procesador.

E l esquema completo de los distintos niveles de memoria y de la dualidad datos/ instruccionespuede apreciarse en la fi gura 9 .2 .b. Todos los niveles de memoria caché son internos, ya sea alXZY/[�\^]

*_`a_b^bdcfegh_hi microprocesador o a la placa base, y no van a poder ser elegidos por el usuario. L a memoriaprincipal, en cambio, sí nos va a dar la oportunidad de elegir el tipo y tamañ o para nuestra confi -guración. L a sección 1 0 .1 5 .2 nos indica las principales directrices para acertar en esta elección.XZY/[�\hj>]

*

k�lnm o prqts uhv wxqzy{q}|Gvz~��0�ryLos módulos SIMM de memoria principal terminaron por extinguirse al final de la quinta

generación de microprocesadores. La sexta generación arrancó así con un procesador y unos mó-

��5��2� �5�

�� dulos de memoria que se encontrab an en una anch ura comú n de 6 4 b its, y el sistema de memoria �a� �J��h�

principal no camb ió un á pice durante todo el marco temporal de esa generación.

R especto a la memoria cach é , su niv el L2 desapareció de la placa b ase por la ab olición de lacach é externa: E l procesador de la sexta generación disparó su v elocidad ab riendo una importanteb rech a con todo lo que quedab a instalado en la placa b ase, v ié ndose multiplicadores incluso porencima de 10 para cub rir el desfase en frecuencia entre uno y otro elemento. P or eso la cach é L2 �5�h�¡ =¢ ��£Z�¤5¥5£ �saltó definitiv amente a la órb ita del procesador, colocá ndose en un ch ip aparte pero dentro de lamisma placa de circuito impreso que comprendía el microprocesador entendido como productocomercial (v er figura 9 .3 .a) .

* ¦h§/¨�©=ª¡«¬ r®°¯±³²z´{µ·¶¹¸ º »}¼z½¾¼z¿¡ºÁÀ�¶UÂÃ½

A niv el organiz acional, la memoria principal de la sé ptima generación no introduce grandescamb ios. Se sigue trab ajando con módulos de 6 4 b its de anch ura que alimentan a un procesador desu misma anch ura, aumentá ndose el anch o de b anda gracias a la frecuencia, donde se introduceun multiplicador de 2 x con la llegada de la memoria D D R AM y los módulos de 18 4 contactos (v er Ä^ÄdÅÆfÇfigura 10.7 ) .

* ¦h§/¨�©aÈ�ÈAparece como nov edad la memoria R D R AM (v er sección 10.13 .6 ) , en la que el b us se estrech a Å^ÄaÅÆfÇ

* ¦h§/¨�©�ÉÊÈpara conseguir un tiempo de ciclo muy b ajo y lograr mayores anch os de b anda en el contexto delas elev adas frecuencias que ya comienz an a v erse en el b us local, el cual deja de ostentar la v itolade cuello de b otella del P C .

E n relación a la cach é , las mejoras en la tecnología de integración, y má s concretamente la lle-gada de las distancias de integración de 0.18 micras en los transistores, precipita la transformaciónde la L2 interna en integrada, aú n a camb io de ciertas concesiones en su tamañ o y en el precio ËVÌ ��£�¤aÍ^¥ �5Î^�final del conjunto.

La creciente superescalaridad de estos procesadores y el aumento de su frecuencia les h acendepender má s de los niv eles de cach é que del niv el de memoria principal, v ié ndose ciertas op-timiz aciones como el dob le puerto de acceso en las cach é s del K 7 o la idea de la cach é de traz acomo forma de optimiz ar el uso de la cach é L1 de instrucciones en el caso del P entium 4 . La figura9 .3 .b muestra el sistema general de memoria para un microprocesador de esta generación.

* ¦h§/¨�©=ª¡«

Ï ÐÒÑÔÓÖÕ Ð�×

La memoria electrónica aparece en los añ os 5 0 en forma de anillos de ferrita, experimentandoun fuerte auge con la llegada del ch ip en los 6 0. A principios de los 7 0 aparece el microprocesador, £ �h� �>ØN�5¤�£�hÙcuya v elocidad alcanz a a la de la memoria a finales de esa dé cada.

E n los 8 0, el auge de la capa softw are demanda memorias má s grandes, que en este períododuplican su capacidad cada diecioch o meses, mientras que a la v elocidad le llev a la dé cada enteraduplicarse. Todo esto motiv a la aparición de una jerarquía de memoria con mú ltiples niv eles de Úf¤f¥ � ¥fÛ5ÜJÝ �cach é , seguidos de la memoria principal y el disco.

A comienz os de los 9 0, el primer niv el de cach é se integra en el procesador, y a finales de esadé cada lo h ace el segundo niv el. D urante todo este tiempo, las mejoras se centran en el interfaz ��£h�d¤f¥dÞ �fßentre é sta y memoria principal, así como en explotar la concurrencia entre las v ías de comunica-ción que interconectan todos estos niv eles.

La tab la 9 .2 sintetiz a la ev olución que h emos narrado a nuestro paso por las ú ltimas cuatro* ¦h§/¨�©=ªáà

generaciones de microprocesadores.

âaã ä�åhæ�çéèGêë�ì�í�î�ïðì�ëñê�ò�ó�ô�õö�÷=øf÷�ù ú�÷=ûéüýaþ ÿ ø ü�øý �� ü��÷�� þ ü� � þ ø^ýfþ�üJû� � � �Ný�÷��/ü�� ÷�� þ ü ý�üý �� ã� üaù �� ÿ�� û��Qý�� ø��! Gþ" � Gþ"#$��%�=÷&� ÷�� þ ü' � þ ødý^þ�düJû ( þ)�� * ø� � ÷�ù ("ü�� ü�+��ýaþ ÿ ø , � ÷��-� þ øüJø. ÷ /�û0 á÷ � øü. >þ1#ü ("ü�� ü�+$� û ü32�ü�� 46587��. á÷9�;:<�= <?>A@CBED D F�G HI>J@�BED D K�L <�D M�N�O;P�Q RTS RUS R�SV = LW>A@CBED D KXL HI>ZYB[D D H.\�] H�\�D^MCN�O;P�Q _`>CO;P9a;bdc L L V \\�= He>AY�BED D H�\�] Lf> @ BED D K�L \X<'D^MCN�O;P�Q Bgb�O6Phaibjc H V H.LKk= He>AY�BED D H�]�< H>AlmB[D D H.]�< L V \&D^MCN�O;P�Q Bgb�O;P9nXaoc�pjc H L V \

qsrutwv�r xzy|{ } lmP�Q6~��P9b P��S��|~�O;�|��S p�P9��Q��Q!O6P9�'c^p�P��&P��S�a;��c^p�P�~-b �� O6S��c�bjp�S �hS��S^a6Ph��PhaiPhbd�9��cJ��c�Q�h~dc�O;a6S��-�|O6��c�Qmn�P�b-P9aocX�9�|S�b-P�Q�p�P��aiSX��a;S��P�Qic�p-S�a;P�Q��

- � ��I�u�`��? W¡j�¢� £'� �¤¥ '¦;�� f§¨��©J� -

En las cuestiones que presentan varias respuestas válidas, deberá quedarse con la que considere más exacta y/ocompleta. Las soluciones a todas las cuestiones se encuentran al final de este volumen.

ª «O rdena cronoló g icamente el nacimiento de los

sig uientes conceptos

aLa memoria electró nica (M E), la memoria cach é

( M C ) , el microprocesador (M I ) y el P C .

bM E, M I , M C y P C .

cM I , M E, M C y P C .

dM E, M I , P C y M C .

¬ «En la dé cada de los 9 0 , la memoria principal h a

g anado velocidad g racias sobre todo a las mejorasen

aLa velocidad del transistor.

bEl interfaz de diálog o.

cLa reducció n del nú mero de ch ips que componen

un mó dulo de memoria.

dLas tres anteriores. «

La jerarquía de memoria se establece sobre unprincipio básico. ¿ C uál?

aM ás cara, más rápida.

bM ás rápida, más cerca del procesador.

cM ás g rande, más lejos del procesador.

dM ás g rande, más lenta.

® «S i la memoria principal de la placa base es la ca-

ch é del procesador, entonces la cach é externa de laplaca base es X en el procesador. ¿ Q uié n es X si laanalog ía se establece en té rminos de velocidad deacceso a entes de almacenamiento?

aEl directorio cach é .

bLos bancos de reg istros.

cLa(s) A LU .

dEl conjunto de instrucciones multimedia.

¯ «¿ P or qué los mó dulos de memoria S IM M 7 2 ( 3 2

bits de datos) pueden montarse aisladamente sobreuna placa 8 0 4 8 6 mientras que en una placa P entiumdeben ir por pares?

aP orque la memoria no se encuentra entrelaz ada en

el 8 0 4 8 6 .

bP orque la anch ura del bus de datos externo del

8 0 4 8 6 es la mitad que la del P entium (3 2 frente a 6 4 ) .

cP orque las placas del 8 0 4 8 6 funcionaban a la mitad

de frecuencia que las del P entium (3 3 M H z frente a6 6 M H z ) .

dP orque la cach é L1 del 8 0 4 8 6 está unificada, mien-

tras que la del P entium está separada en datos e ins-trucciones.

Capı́tulo 10° ± ²�³µ´ ²Z³·¶ ¸ ³ ´ ¹

ºm»�¼ ½¿¾dÀEÁ10.1. Etimología . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

10.2. La operación de refresco . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

10.3. El controlador de memoria principal . . . . . . . . . . . . . . . . . . . . . . . . . . 17

10.4. Parámetros de funcionalidad y rendimiento . . . . . . . . . . . . . . . . . . . . . 18

10.5. Fiabilidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

1 0 .5 .1 . P aridad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 1

10.5.1.1. Utilización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

10.5.1.2. Paridad aparente . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1 0 .5 .2 . EC C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 4

10.5.2.1. Utilización . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

10.5.2.2. ECC sobre módulos con paridad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

10.5.2.3. Registered ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

10.6. Conexión a la placa base . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

1 0 .6 .1 . P ú as: S I P P . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 5

1 0 .6 .2 . P atillas: D I P . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 6

1 0 .6 .3 . C ontactos: S I M M /D IM M /R IM M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 6

10.7. Formato . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

1 0 .7 .1 . S I M M de 3 0 contactos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 8

1 0 .7 .2 . S I M M de 7 2 contactos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 0

1 0 .7 .3 . D I M M de 1 6 8 contactos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 1

1 0 .7 .4 . D I M M de 1 8 4 contactos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 2

1 0 .7 .5 . R I M M de 1 6 8 contactos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3 3




10.8. Voltaje . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

10.9. Autoconfiguración . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

10.10.Descomposición . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1 0 .1 0 .1 .El sistema se compone de bancos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 1

1 0 .1 0 .2 .Los bancos se componen de mó dulos . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 2

1 0 .1 0 .3 .Los mó dulos se componen de ch ips . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 4

1 0 .1 0 .4 .Los ch ips se componen de celdas . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 5

Â�Ã ÄjÅkÆ9Ç"ÈiÉ�Ê0Ë�ÌÎÍ�ÏwÐ�Ñ�Ò8Ë�ÓÕÔ1ÅfÆ.Ó�Ô×Ö9ØÎÔ×Æ9ÅkÊ10.11.Entrelaz ado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

1 0 .1 1 .1 .D imensió n . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4 9

10.11.1.1.A nch ura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

10.11.1.2.L ongitud . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

10.12.Concurrencia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

10.13.Arq uitectura e interfaz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

1 0 .1 3 .1 .F ast P ag e M ode R A M ( F P M R A M ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 5

1 0 .1 3 .2 .Extended D ata O utput R A M (ED O D R A M ) . . . . . . . . . . . . . . . . . . . . . . . . 5 7

1 0 .1 3 .3 .B urst Extended D ata O utput R A M ( B ED O R A M ) . . . . . . . . . . . . . . . . . . . . . 5 8

1 0 .1 3 .4 .S ynch ronous D ynamic R A M ( S D R A M ) . . . . . . . . . . . . . . . . . . . . . . . . . . 5 8

10.13.4.1.Programación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

10.13.4.2.Tiempos de acceso . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 0

10.13.4.3.S egmentación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 1

10.13.4.4.Rendimiento frente a memorias asíncronas . . . . . . . . . . . . . . . . . . . . . . . . . . 6 3

10.13.4.5.Entrelazado en longitud . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 4

10.13.4.6 .Versiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 6

10.13.4.7 .A ná lisis de rendimiento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 7

1 0 .1 3 .5 .D ouble D ata R ate S ynch ronous D ynamic R A M ( D D R A M ) . . . . . . . . . . . . . . . . 6 8

10.13.5.1.Rendimiento frente a S D RA M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 9

10.13.5.2.Programación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 0

10.13.5.3.A rq uitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 1

10.13.5.4.Versiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 2

10.13.5.5.A ná lisis de rendimiento . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 2

1 0 .1 3 .6 .R ambus D ynamic R A M ( R D R A M ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 3

10.13.6 .1.El bus de memoria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 4

10.13.6 .2.M ódulo y zócalo RIM M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 5

10.13.6 .3.F abricación y coste . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7 7

10.13.6 .4.A rq uitectura . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 0

10.13.6 .5.S imilitudes con los diseñ os precedentes . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 1

10.13.6 .6 .Versiones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 3

1 0 .1 3 .7 .C omparativa: D D R A M frente a R D R A M . . . . . . . . . . . . . . . . . . . . . . . . . . 8 4

10.13.7 .1.A nalítica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 4

10.13.7 .2.Tecnológica . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 6

10.13.7 .3.Comercial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 6

10.13.7 .4.Conclusión . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 7

10.14.Etiq uetado y especificaciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

1 0 .1 4 .1 .P ara los ch ips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8 9

1 0 .1 4 .2 .P ara los mó dulos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1

10.14.2.1.L a denominación PC-X X X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1

10.14.2.2.L a denominación PC-X X X X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 1

10.14.2.3.L a denominación X -Y -Z timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 2

10.15.Diez consejos para elegir la memoria principal del PC . . . . . . . . . . . . . . . 92

1 0 .1 5 .1 .R asg os externos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3

10.15.1.1.L os contactos del módulo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3

10.15.1.2.L os ch ips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 3

10.15.1.3.L os zócalos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 6

10.15.1.4.D etección y corrección de errores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 7

1 0 .1 5 .2 .P arámetros internos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 8

10.15.2.1.Interfaz y formato . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 8

10.15.2.2.Velocidad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 9

10.15.2.3.Tamañ o . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 9

1 0 .1 5 .3 .Especificaciones comerciales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 0 1

ÙÎÚ�ÛÜÙ�ÛAÝ�Þ�ß×àâá�ãäá.å$æ�ç Ùoè

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10.15.3.1.Etiq uetado . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

10.15.3.2.M arca . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

10.15.3.3.F ech a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

R esumen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

La ané cdota: ¿ Q uié n se h a llev ado mi byte? . . . . . . . . . . . . . . . . . . . . . . . . . 104

Cuestionario de ev aluación . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

a memoria principal es el á rea de almacenamiento donde se alojan todos los programas que seejecutan en nuestro P C , tanto las aplicaciones de usuario como los manejadores de dispositiv o

(driv ers) y las estructuras de datos y procesos del sistema operativ o.

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N o son pocos los usuarios que utiliz an el té rmino RAM para referirse a la memoria principal, ��quiz á por el h ech o de que el resto de niv eles de la jerarquía de memoria tiene su propio nomb re,o porque usan con cierta ligerez a un v ocab lo que desconocen.

R AM es la ab rev iatura inglesa de Random Access Memory (Memoria de Acceso Aleatorio) ,té rmino que h ace referencia a una memoria en la que la palab ra a leer/ escrib ir puede seleccionar- ��se lib remente indicando su dirección. E n la prá ctica, el té rmino R AM tamb ié n englob a el cará cterv olá til de la memoria (pierde su contenido en ausencia de alimentación), frente a la memoria R O M ��(Read Only Memory - Memoria de sólo lectura ) , cuya información tiene cará cter permanente.

La aleatoriedad en el acceso a memoria es algo presente en casi todas las formas de memoriadel P C , a excepción de las memorias magné ticas como la cinta (acceso secuencial) o el disco (ac-ceso por b loques de palab ras consecutiv as). Su v olatilidad, ademá s de a é stas, tamb ié n excluye a ��! �� " ��ciertos ch ips de memoria permanente como la R O M-B IO S en sus v ariantes de tipo no F lash . P eroexceptuando estos pocos casos, much os de ellos ob soletos ya, las restantes memorias del P C sontodas R AM, desde la memoria principal h asta la cach é o el b anco de registros.

E n la memoria principal del computador, cada celda o b it de información se implementa me- #��$�&%(')�*#��diante un minú sculo condensador de unos pocos femptofaradios, siendo el signo positiv o o ne-gativ o de la carga que almacena lo que determina el v alor lógico 0 o 1 de su celda. E sta carga seencuentra en permanente mov imiento, tal y como se muestra en la figura 10.1, en contraste con

* +�,�-/.�0!1los transistores con que se implementan las puertas lógicas que constituyen la memoria cach é , y '!��'&2�3que exh ib en un comportamiento está tico. E sta es la justificación de que la memoria principal seconoz ca tamb ié n como R AM diná mica (D ynamic RAM - D R AM) y la memoria cach é como R AM "4�&%657%8��9:��"está tica (S tatic RAM - SR AM). Sus aspectos diferenciadores se resumen en la tab la 10.1.

* +�,�-/.�0*;E l coste y espacio físico por celda de las memorias D R AM es b astante inferior al de sus h omó-

logas SR AM, y aunque el tiempo de acceso no sea tan rá pido, para cantidades de v arios Megab y-tes es la ú nica alternativ a raz onab le. D e h ech o, en el mercado actual de la memoria, la D R AM '��<9�#��=��es el producto estrella, siendo sus v entas responsab les del 7 5 % del b eneficio ob tenido por estaindustria. A continuación nos espera un largo camino en su conocimiento.

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Aunque el v alor lógico o b it de información de una celda de memoria principal permanez casiempre a 1, su condensador v a perdiendo carga internamente a lo largo del tiempo segú n una �4��=%�W��')�457%

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curv a exponencial negativ a. E sto es consecuencia de dos fenómenos físicos:

¶ E l propio condensador tiene una corriente de fuga significativ a, lo que conduce a la pé rdidaí�î�ï�ð

de la carga almacenada en unos pocos milisegundos.

· C uando la celda resulta seleccionada para una operación de lectura, la carga que almacenañ�ò*ó�ô ð4õ�ö�÷ ñ ÷�ø&ùse comparte con la elev ada capacitancia de la línea de datos, que es entre 10 y 2 0 v ecessuperior, atenuá ndose por este mismo factor el v oltaje que representa la información.

P ara ev itar la pé rdida de la información almacenada en la celda, su carga deb e regenerarseperiódicamente (v er figura 10.1), y tamb ié n despué s de cada acceso a memoria. D e esto se encargaú�û�ü/ý$þ!ÿ

*

el circuito de refresco, que actúa al nivel de fila sobre la malla bidimensional de celdas en que�� se encuentran organizados los chips, utilizándose un contador interno desde el controlador dememoria para recorrer las filas de manera circular.

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D entro de la sé ptima generació n, lo normal es que el refresco siga una operativa estándarestablecida por el J E D E C ( Junction E lectronic D evices E ngineering C ouncil) , con un perío-do de refresco de 64 ms. sobre un total de 2 K , 4 K u 8K filas, lanzándose una operació n derefresco desde el controlador a una fila diferente cada 3 2 , 1 6 u 8 ? sg., respectivamente.

E n los mó dulos de memoria para PC , la temporizació n de refresco (reloj) se emite desde elcontrolador de memoria, aunque no así el direccionamiento, que se realiza internamente desdelos propios chips del mó dulo en un modo denominado C AS B E FOR E R AS en el contexto de lasmemorias asíncronas (B E D O y sus predecesoras) y AU TO R E FR E S H en el de las memorias síncro-

@�A�B�C D E�F�D�EHGJInas (S D R AM en adelante). D entro de é stas últimas, y coincidiendo con la aparició n de los modosde bajo consumo en el PC , entra en escena el modo S E L F R E FR E S H , en el que tambié n el reloj se

G�E K�F D E�F D E�GJIdesactiva en la placa base, siendo el mó dulo autosuficiente para retener los contenidos gracias alempleo de un reloj interno a sus chips. S i nuestros mó dulos disponen de esta facultad, puedenretener la informació n incluso con el PC apagado en posició n LNM.ONP.QSR�T�U , lo que a veces es apro-vechado en el PC para restablecer de forma casi instantánea el aspecto en que abandonamos su

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ØnÙ ÚSÛHÙ Ü�ÝßÞÒà á�â Ç�ãfä©å�Å�åZ¾æÅ�Çtã¸ÇwçèãbÇ�¾bé�åÂ¶fä Ñ ³©é�åZ¾ Ñ ·Hãb·ÕÁêÇJÁêåHãb³©· ¹ ºt»ìë Ê ºÓÌÔÍ§Î íîºmºmÌïÍ¤Î Å�ÇtÎð³uéwã¸åN´ß¿4ñ9·Äq·�¶¸ÇJ´6é�³©·&Ç�¾æ¶f³©Ç�Á Ñ å�Å4ÇtãfÇ�¾ Ñ ±>ÇJ¾ò¶¸·ìÇJ´ ¹ ºt» í�¶b³ÒÇ�Á Ñ å�Å�Ç×é�³©é�ÄÒåêÇ�´ Ê º²ÌïÍ²Î ó�ºmºmÌïÍ¤Î ¿

tiempo

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última sesió n en uso. E n el contexto de los computadores portátiles, estos modos de autorefrescoson empleados de forma extensiva para reducir el consumo de energía.

E l tiempo de refresco del chip de memoria, durante el cual no puede ser utilizado para opera- �� "! ��#%$"�ciones de lectura/ escritura, ha ido en aumento como consecuencia del creciente número de celdaspor chip (ver tabla 1 0 .2 ) , aunque la velocidad de la memoria actúa como atenuante respecto al es-torbo que supone la operació n de refresco en su operativa. E n general, el tiempo en que las celdasson acaparadas para ser refrescadas es inferior al 5 % del total en que quedan disponibles para unacceso, por lo que la incidencia del refresco en el rendimiento del chip no es relevante.

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Así como el procesador se divide en unidad de control y unidad de proceso, la memoria re-quiere un controlador que gobierne las operaciones a realizar sobre sus áreas de datos. E ste con- SUT �%$�V�$U�"W�Xtrolador se sitúa en el puente norte del juego de chips (ver figura 1 0 .1 4 ) , y se encarga de dialogar

* Y�Z\[ ]%^�^con los mó dulos de memoria a travé s del bus de memoria, que aglutina líneas de direccionamien- T"S #to, datos y control que discurren por la placa base.

E n la gama alta de las memorias fabricadas para PC , sobre todo servidores, podemos encontrarmó dulos de memoria denominados R e g i s te re d, que ya implementan el controlador de memoria _ �"`�U#a�U� �%�en un chip propio anexo a los chips de datos en sí, en una variante que nos recuerda a lo que le

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sucede al chip S PD de autoconfiguració n (ver secció n 1 0 .9 ) .* ��\� ��

L os mó dulos de memoria ��4��"� resultan muy poco frecuentes en las arquitecturas domé s-ticas, y desde aquí no los recomendamos. Primero, porque son incompatibles con los normales,con lo que constituyen una buena ocasió n para cerrarse unas cuantas puertas en la interopera-bilidad futura de nuestro sistema, y segundo, porque se paga por ellos un sobreprecio sin ganarcontraprestació n a cambio, ya que el controlador de memoria ya está incluido de serie en el juegode chips de nuestra placa base. S u única ventaja reside en reducir los diálogos entre el puentenorte del juego de chips y los zó calos de memoria. Puesto que los mó dulos �)�h��4��|�� apuntan alo más alto del escalafó n en las memorias para PC , la gran mayoría de ellos utiliza para los chipsde datos la variante E C C (ver secció n 1 0 .5.2 .3 ) .��\� �� *

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E l parámetro que describe la funcionalidad de la memoria es su tam añ o en M egabytes, mag-Á�Â�Ã°Â�ÄªÅnitud que representa 1 0 2 4 x 1 0 2 4 bytes. U na evolució n del tamañ o y los valores actuales másrecomendables pueden consultarse en la secció n 1 0 .1 5.2 .3 .��\� �� *

R especto al rendimiento, los parámetros que mejor lo cuantifican son fundamentalmente dos:

¶ L a late ncia, o tiempo de acceso a memoria, que caracteriza el retardo asociado a la consultaÆ Â%ÁÈÇhÉ°ÊUË�Â

de sus contenidos, y se halla condicionada por la tecnología utilizada en la fabricació n de lamemoria (ver tabla 9 .1 ) . N ormalmente, se mide por el ti e m p o de re s p u e s ta del chip, el que��\� �°Ì *

transcurre desde que é ste recibe la direcció n de una celda hasta que devuelve el dato que seencuentra en ella.

E n diseñ os síncronos y segmentados, como la S D R AM y D D R AM , resulta más realistamedir la late ncia utilizando el ti e m p o de ciclo de la memoria, que es el que transcurreÁ�Ë�Ç�Ã�ÍªÅ ÎÈÇ ÊÈËUÊ Æ Åentre la aceptació n de dos direcciones consecutivas. Visto desde un prisma más global, eltiempo de ciclo marca el ritmo de salida de datos del cauce segmentado de la memoria enconsonancia con el bus al que é sta se encuentra conectada.

· E l anch o de b anda, que ya involucra a la velocidad de transporte de datos por el bus deÂaÉªÊ�ÏªÅ Î�Ç ÐÂaÉ�Î�ÂÎUÇ Æ ÐUÑ°Òmemoria a travé s de su anchura y frecuencia de trabajo. E l ancho de banda de un buses el producto de estos dos factores, expresándose así su magnitud en Ó Ô Õ Ö ×ÙØÛÚ�Ü�Ý ÞÓ ×ßØ�Ú�ÜÈÝ�àÝ�Ü�áÛâ ãåä?æ9ç .E l ancho de banda del bus interviene por partida doble en el ancho de banda efectivo dela memoria ya que determina el número de ciclos de reloj necesarios tanto para enviar laÂ�É°Ê�ÏªÅ ÎÈÇ ÐÂaÉ�ÎÈÂÎUÇ Æ ÂèÃªÇ�ÃÛÅ�éêËhÂdirecció n a la memoria como para recibir sus datos. E stos dos sumandos, junto con el co-rrespondiente a la latencia de la memoria engrosan el tiempo de servicio de la memoria, queÁËaÇ�Ã�ÍªÅ ÎÈÇÒ�Ç�éÈëËUÊÈË�Åcontabiliza todo el tiempo que realmente transcurre entre que el dispositivo cursa una pe-tició n a memoria y le llega el dato solicitado. D ividiendo el volumen de datos servidos poreste tiempo, tendremos el ancho de banda efectivo de la memoria en número de palabrastransferidas por ciclo de reloj.

ì�íOîBïñðóò-ô�õBöø÷Uù~ðÀúUûýü�î�öþð�ïñü�öþÿPï��¼ðßö9ü�ú�ïBü)ü��Uð�� ïLð�� ðÙùUðßîB÷Uö��õ�h÷Uü ��hïLü)ü�î�÷Uú ö��ù�ù�ô�ú��Uü��aïñü�î��ßí ù��Èü�õ��û ÷"ï��ù��ðóü�î��\ðÙù ð�Uü��öþðßù�� ò ð�� ïñû�õ ü�î! #"%$�ü�ú9îB÷Uî�ö'&"ù ï(��)Uù�û�î*�Uü,+!��ù�û�-.�/�Rü10�ð2-(�3)ü�õ ûøü�ù4�3��ïBü ü�ö)Uù�ü�ð/ü�î(��ðßù~ð��5��ú�ðßõ6� ð7� ò�ð��ïBû�õ ü¼î8�%ü 9�:<;��)�û�õ�ù�û�÷%ü= �>@?BA�CED F 1"%9�GIHJ #"%9�GK��aïñü�î F %LM"�G�N�LMO3P�Q=�3��ïBü�î��Uí ùR)UõBü�îBü�ú�ïBü��\ð�)�S ïL÷Uù�û ö9ü1��ù~ð ÷UúT)U÷5U�ð��Èû'�Èü öþð�0�ú5� ïB÷5�Uü�îV�5��ú�ðßõ6� ðÙî)Uõ û�W�ü�ú5��ü�úhïBü�îX�Èü ù~ðY��ð�)�ð��ð��Z�"ü/ðßù�öþð��ü�úÈðßö��ü�ú�ïBûK��ûÙú ûßïBõBðÙî ïLðßúhïLðßî[�Uü��1��öþðßù�ü�î*ù��0�ð��UðÙî îBû%�Uõ ü ïñû\�Uû ðwù ðwò-õBü��÷Uü�ú5��~ð]�^�9ü�úü�îBïBü��\ðÙù��%û�Èü��÷Èù ï(�_W û^��ð�)Uù��¼ðßõ ò�ð�� ïLû�õ ü�î �Uü`��û�õBõ ü��1��ô�úa�"ü öþðßú"ü�õBð î��îBïBü�öþÿPï��¼ðøîB÷5)�û�úUü/ïLõ ðÙîb)�ðÙîñðÙõ ù~ðøò-õ û�úaïBü�õLð�Uü�ù�ðßö9û�õåðßùû��]��û9ðÙùc��ÿßù��¼÷%ù�û9öþðPïLü�ö ÿ�ï��û^�]d�ðÙö9ü�úaïñðÙö9û�îe�Uü��ü�)f��û�ú�ðßõ/ð�h÷5S�ð ù�û�îóö ÿÙîe)"÷Uõ��î ï ðßî1�f)�ü�õ ûþü�ú ü�îBïLð û��¼ðßî(��ô�úg��ð/)�û��^��%û9öþÿßîü�ùh)ÈõBð�0�öþðPï��îLö9û`��ú50�ü�ú^��ü�õ��ùR�Uü�ùÛðß÷�ïLû�õ8h÷Èü îB÷uõ6��0�û�õ8��ü�úhï�S_ij��û5�^d�ðøðßú5k��Uûßï ðK�Uü�ù ��ð�)^S ïB÷Uù�û/l )Uõ ûÙò ÷Èú]�^��ðø÷Uúm)�û��û ö ÿÙî�ü¼ú ù~ð)4k¼õ<�5��ðK�Èü�ü��"ð�� ï(� ïB÷5�Za÷Uü/ü�îBïñð/)UõBÿ�� ï(��ð/��û�úÈù�ù�ü�W�ð]�

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C alculemos el ancho de banda efectivo en una operació n típica de llenado de una línea decaché desde memoria principal. S upongamos que la caché tiene líneas de 8 bytes de datos,y se comunica con memoria principal a travé s de un bus de memoria de 8 bits y 4 0 0 M H z;supongamos tambié n que la anchura de memoria principal es tambié n de 8 bits, mientrasque su tiempo de respuesta es de 1 0 ns.L a penalizació n por fallo de caché en este caso sería:

ä U n ciclo de 4 0 0 M H z (esto es, 2 .5 ns.) para el envío a la memoria de la direcció n (bus dedirecciones) y el comando de lectura (bus de control) .

ä 80 ns. a razó n de 1 0 ns. para leer cada uno de los 8 bytes de memoria.

ä 8 ciclos más de 4 0 0 M H z (esto es, 8 x 2 .5 ns. È 2 0 ns.) para el envío de los 8 bytes a lacaché (bus de datos).

Y el có mputo de los diferentes parámetros quedaría como sigue:

ä Tiempo de ciclo de la memoria: 2 .5 ns.

ä Tiempo de respuesta para la línea de caché : 80 + 2 0 È 1 0 0 ns.

ä Tiempo de servicio para la línea de caché : 2 .5 + 80 + 2 0 = 1 0 2 .5 ns.

ä Ancho de banda efectivo: 8 bytes É 1 0 2 .5 ns. È 7 4 .4 3 M bytes/ sg.

Tradicionalmente, la latencia ha sido un parámetro más ligado a la caché por afectar directa-mente a su tiempo de acceso en caso de fallo. E n cambio, el ancho de banda se relaciona más conel sistema de entrada/ salida, donde los dispositivos transfieren la informació n por sectores. Pero Ê%Ë5Ì�Ê�Í5Ê�ÎjÏ%ÐhÑfÊÑjÊ�ÒjÓ5Í�Ñ�ÔfÒjÊentre ellos cabe destacar a la propia memoria caché , en la que los diseñ adores pueden aprovecharun elevado ancho de banda para aumentar el tamañ o de la línea de caché .

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Ù Ù Ù ÚÜÛXÝ <¡ßÞºà Ý ¢c£»¤�¢º§!á`´ ¬º¿Ç¶V¾�´ ±,² ²ºâ[®»¿ÇÆ�éã%²ºäæå «°,äçÆ]´[Å�©eÂÄ²c¾8Åß° äè±,² «h´ ÂÄ²³ÂÄ°,Å8¿é´

Para asimilar mejor los conceptos de latencia y ancho de banda podemos fijarnos en laforma en que trabajan las cintas de recogida de equipajes de los aeropuertos. L a cinta esel bus de memoria, y la velocidad a que é sta se desliza es su frecuencia. E l tiempo quetranscurre entre que llegamos a la cinta y aparece la primera maleta es la latencia; a partirde ahí, las maletas se suceden a un ritmo constante, que se corresponde con el tiempo deciclo, y que los operarios sincronizan con la velocidad de la cinta de la misma forma quese encuentran ligados el tiempo de ciclo y la frecuencia del bus. N uestro tiempo total deespera es el tiempo de respuesta, y sería el que transcurre entre que llegamos a la cinta ynos hacemos con el equipaje.

êhë ì*ífî�ïñð2òjóõô÷ö%ø�ùßúªû�üIôjýÇþMíèî�ý¦þ�ÿ��%þ�î�ífó

S i suponemos que nuestro equipaje sale el primero y se compone de cuatro maletas, elequipaje sería la línea de caché , y cada maleta, una palabra de memoria. E l tiempo derespuesta para la línea de caché depende primero de la latencia de la memoria (opera-rios), despué s de su tiempo de ciclo (ritmo de colocació n de maletas), y finalmente, dela frecuencia del bus (velocidad de la cinta que trae los datos hacia nosotros). E l tiempode servicio es el lapso que transcurre entre que salimos del avió n sin equipaje y salimosdel aeropuerto cargados de maletas. Aunque didáctica, esta visió n del sistema carece derealismo por suponer que estamos solos en el aeropuerto. Todos sabemos que nuestroretraso depende en gran medida del grado de congestió n que sufra la terminal de pasaje-ros. C uantificar este efecto es algo tremendamente complejo: L o mismo que le ocurre a lamemoria de nuestro PC .�� !��"$#%��!�&"$�'# �(��)*��)+#,"-�.��&"-� �� /�

Tardanza de los operarios L atencia de la memoriaR itmo de salida de equipajes por la cinta Tiempo de ciclo de la memoriaVelocidad de la cinta Frecuencia del bus de memoriaN uestro equipaje L a línea de cachéC ada maleta U na palabra de memoriaTiempo total en retirar el equipaje Tiempo de respuesta línea de cachéL apso entre salir del avió n y del aeropuerto Tiempo de servicioC ongestió n de la terminal de pasajeros C ompartició n de la memoria y el bus

L a arquitectura de un PC actual complica notablemente el modelo de memoria expuesto:02143&5�6�7�8029&0:7�1<;�=&>@?

E xternamente, hay que cuantificar la contenció n producida por el uso compartido de losrecursos de memoria desde los diferentes dispositivos interesados en utilizarla de formasimultánea, hecho que se agrava con la moda multimedia. Ahora no es só lo el procesador0�1A;�B�=C;/0D72EA;quien utiliza la memoria, sino tambié n la tarjeta gráfica AG P con su mapa de texturas y elsubsistema de entrada/ salida con sus múltiples formas de coprocesamiento adicional.

Internamente, se trata de aprovechar este caudal de peticiones para simultanear el servi-cio de las mismas empleando alguna de las formas de paralelismo que ya vimos para el5�9�FD9D6:=�6�7D>�3,1procesador, como la segmentació n.

L os ocho canales de D M A (acceso directo a memoria) con que cuenta un PC alivian un poco laespera al nivel externo, y las sucesivas mejoras en el interfaz de memoria han aprovechado cadavez más la concurrencia al nivel interno; sendos efectos que cuesta sobremanera contabilizar enun modelo sencillo del rendimiento de la memoria como el que aquí proponemos. Por ello, el>!7G3&5�6!7�H�7I8

029�0D7:1<;�=�> núcleo de nuestra vara de medir la memoria quedará conformado por la latencia y el ancho debanda, enriqueciendo nuestro análisis con comentarios relativos a la contenció n y el paralelismosiempre que alguno de ellos contribuya de forma relevante.

JLK�MNMPORQTS U2V:WYXZ\[^]�_`[�ab[dc�]�c

E n un chip de memoria se pueden producir fallos de dos tipos:=:FDF�12F�=I>(?

P e rm ane nte s . M otivados por alguna anomalía física como un exceso té rmico, un golpe o5�=�FA3�9�;�=�;&B!=&>una impureza en su fabricació n. Atañ en a la memoria como a cualquier otro chip.

egf�hji�hlk�mYn�o�mqpYmYr�nCr s&e

tutv wxy zwx{| xzy }

Trans itorios . Provocados puntualmente por interferencias externas. S on más característicos ~!��<� �!��~&��:��de la memoria y por ello los trataremos aquí de forma específica.

L a mayor parte de los errores transitorios en una memoria D R AM actual están provocadospor los rayos có smicos, emisores de radiaciones de elevada energía cuya carga puede modificar ��la del condensador de una D R AM lo suficiente como para confundir su valor ló gico.

��,� ��^� �� C� �� ¡ N¢� ¡�P�¤£P¢¥ ¦��§�¢��©¨Nª��2«*¬-¨¦¢��L «®�L«®¢� ¡¬¯� °©±³²©´

E n el laboratorio IB M Watson R esearch C enter se midió para una muestra de chips D R AMde marcas cló nicas una tasa de error de 59 50 fallos cada mil millones de horas de funcio-namiento al nivel del mar. L a misma prueba dentro de una cueva subterránea ubicada bajo1 5 metros de roca no produjo ningún error.E sto quiere decir que en un sistema actual dotado de 3 2 chips de memoria D R AM se pro-duce un error transitorio cada seis meses debido a la incidencia de rayos có smicos.

Otros fenó menos que pueden provocar errores transitorios, aunque ya a menor escala son:Inestabilidades o ruido en la línea elé ctrica, electricidad estática, configuració n incorrecta (ya sea �2~��&� µ2��¶��2�I�en el interfaz empleado o en la velocidad), interferencias de radiofrecuencia y defectos de tempo-rizació n. L os dos primeros pueden provocar tambié n errores permanentes.

Además, cada regió n tendrá su tasa global concreta: Por ejemplo, en zonas de clima estable �g¶!·�¸:¹�~��CºI�C»��:»como M álaga donde las tormentas son infrecuentes, la tasa de errores quedaría por debajo de unopor añ o, eso sí, con permiso de la paupé rrima calidad del suministro elé ctrico que padecemos.

E n última instancia, todo depende de para qué utilicemos el PC . E n el mío se escribe este libro,y para no echarle la culpa a la memoria sobre las numerosas erratas que tiene, prefiero pagar el1 0 % de sobreprecio que supone suscribir una buena cobertura como E C C . A los precios de 2 0 0 3 , µ��~!¹supone pagar 6 ¼ por cada 2 56 M bytes.

Q uizá despué s de leer el riesgo 1 0 .1 usted tambié n decida suscribir algún seguro, así que le* ½&¾�¿@À2ÁgÁ

vamos a mostrar las cuatro coberturas más comunes. D e menor a mayor fiabilidad y sobrecoste, µ2�A·�¹:�D~�¶&��I�las hemos denominado paridad aparente, paridad real, E C C sobre paridad y E C C real. Presenta-remos primero los esquemas reales para posteriormente derivar de é stos sus sucedáneos.

Â Ã*Ä'ÅÆ®ÇÉÈ2Ê¯ËÌÇÉËPara aumentar la fiabilidad del sistema de memoria, muchas implementaciones comerciales

añ aden bits de informació n redundante que permiten detectar los errores producidos durante elproceso de lectura o escritura de la memoria. E stos bits se denominan b its de p aridad. ·/�C~�� »D¹ Í��<»��:»

E l bit de paridad acompañ a a cada byte de datos, completando la palabra con un cero o ununo, de manera que la informació n tenga siempre un número par de unos (en el caso de paridadpar). D e igual forma, si elegimos la convenció n opuesta de paridad impar, todas las palabras Í��

��ÎIÍ��:�resultarán en un número impar de unos ayudadas por el contenido del bit de paridad.

C uando se encuentra una palabra que no cumple con la convenció n utilizada, se detecta un »�¹�~�¹Iµ�µ!��Ï<�error y se genera una interrupció n no enmascarable (N M I ) que llama a una rutina alojada en laB IOS para mostrar en pantalla un mensaje. E n el caso del fabricante AM I, este mensaje es “ ONB OAR D PAR ITY E R R OR AD D R ( H E X ) Ð X X X X X ” , y tras é l se insta al usuario a que desactive la

Ñ�Ñ Ò%Ó&Ô�Õ�ÖØ×�ÙÛÚ³ÜgÝ�Þ(ß*à2áâÚ�ãåäjÓ�Ô�ã¯äçæ�ègäçÔ�Ó&Ù

interrupció n N M I , reinicie el sistema o prosiga con la ejecució n. R ecomendamos la última opció n,pero só lo para salvar nuestras tareas antes de reiniciar, y siempre en un área de memoria nue-va (preferiblemente un disk ette), nunca sobreescribiendo los ficheros existentes. D e lo contrario,incurriremos en el riesgo 1 0 .1 .

* é&ê�ë@ì�ígíîï

ðñ

ò ó¤ôöõö÷�ø�ù\ú2ûLüýú�þ�ÿ��

S i el sistema ha detectado un error de paridad y tras informarnos le ordenamos proseguirla ejecució n como si nada hubiera sucedido, la mayoría de las veces todo va a ir bien. Peroconviene saber que esto es una temeridad si uno se encuentra realizando tareas donde laexactitud de los datos es un aspecto crítico, e incluso que existe una ínfima probabilidadde que el error se propague sobre otras áreas de datos del dispositivo que sufrió el error.M uchos dispositivos utilizan la memoria principal para guardar informació n importantepara el funcionamiento de sus drivers, y otros guardan en ella metadatos, esto es, des-criptores que registran có mo están organizados sus datos (las FAT de disco son un buenejemplo). D e ocurrir el error en estas zonas, el dispositivo puede quedar en un estadoinconsistente. Por eso, si salvamos la informació n pendiente sobre un disk ette, obtendre-mos una copia sin haber comprometido la integridad del disco duro.

L a paridad só lo detecta un número impar de errores, pues un número par de errores camufl a��! �"#�%$&�('el dato como correcto (aunque en la práctica esta posibilidad apenas supone el 2 % de los errores).

Si se opta por adquirir una memoria con paridad, ésta vendrá equipada con chips adicionalesque romperán el número potencia de dos que siempre respetan los chips de datos. Por lo tanto,

)+*%,.-+*0/213*4./si el número de chips de datos de que dispone el módulo no es potencia de dos, entonces se tratade un módulo con paridad.

La paridad incrementa el número de celdas teórico en un 12.5 % (un bit por cada ocho dedatos), aunque los datos reales del mercado arrojan un sobreprecio del 9 % - ver tabla 10 .23 .

165%,&-!78(9;:=<+>@?0?

*

La paridad también infl uye en la compatibilidad e interoperabilidad con otras partes del sis-1A5CBEDGF6-G*@H#*AI!*&)%F6)tema: Mientras que la memoria con paridad puede montarse sobre cualquier sistema al marg ende que su controlador g estione la paridad o no, la memoria sin paridad no funciona sobre con-troladores con paridad. Si éste es su caso, deberá desactivar la comprobación de paridad en elcontrolador de memoria, alg o que normalmente puede realiz arse desde el fi rmw are de la BIOS(consultar la opción MEMORY PARITY/ECC CHECK del menú BIOS FEATURES SETUP - sección24 .3 .3 - y su complementaria para las líneas del bus de memoria DRAM DATA INTEGRITY MODEJLKNMPORQTSRUWV

*

en el menú CHIPSET FEATURES SETUP - ver sección 24 .3 .4 ).JLKNMPORQTSRUWV*

X�Y�Z=Y[Z \^]T_a`b_dc!egf+_dhji

A fi nales de la cuarta g eneración, las confi g uraciones predeterminadas para PC no incluíankml n 7�/E76o!F(13*4./

paridad, aunque era posible solicitar un sistema con paridad pag ando un sobreprecio.

La quinta g eneración supuso un duro g olpe para los sistemas con paridad: El primer jueg ode chips para Pentium, el 4 3 0 FX , carecía de paridad; de todos sus hermanos mayores, sólo la in-cluyó el 4 3 0 H X , el menos popular de todos ellos. Se produjo entonces una masiva mig ración de

p!l n 7�/E76o!F(13*4./los fabricantes hacia la memoria sin paridad, buscando precios más competitivos para el entor-

q0rmsutGswvGxzy!{6x}|zxz~!y&~ ��

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64 líneas de datos 64 líneas de datos

8 líneas de p ar idad/E C C8 líneas de p ar idad/E C C

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no doméstico, y dejando a las arquitecturas más fi ables para los servidores y los equipos de laadministración y las g randes corporaciones.

Afortunadamente, la sex ta g eneración cambió ese sentimiento del mercado. Ocurre a veces Ñ(Ò Ó!Ô�ÕEÔ6Ö!×(Ø3Ù&ÚTÕque la toma de decisiones con mucha antelación sirve para enderez ar rumbos equivocados aposteriori: El Pentium Pro comenz ó a diseñ arse a principios de los 90 cuando la paridad aúng oz aba de aceptación, dotándose al procesador con un bus local que en su parte de datos contaba Ô�Õ Û3ÜmÝ Þ3ß!Ø×%Þjunto a las 6 4 líneas à�áPâ2ãÆä°å#æ (Data) con 8 líneas adicionales àgçéèêáPë¿ä²å2æ (Data ECC Protection) que ì6í%îtransportaban los bits de paridad hacia el procesador, donde se podía comprobar la integ ridad enel envío de los datos por el bus. Alg unos fabricantes de memoria no quisieron desaprovechar estebaluarte, y retomaron los esquemas de paridad. Posteriormente, casi todos los jueg os de chips deesta g eneración también incluyeron el soporte para paridad y ECC.

En el lado del procesador hubo poco apoyo, ya que los sucesores è¦ïGð¦ñ�ò6óEô õéõ y õ#õgõ tuvieronesta opción desactivada por defecto, a pesar de que con ella la paridad puede aprovecharse paravalidar también las transferencias de datos por los buses. La fi g ura 10 .2 refl eja esta situación,donde el tramo que comprende el bus de memoria realiz a la comprobación en el controlador dememoria validando la integ ridad de los datos en los chips de los módulos y su transporte, y el ö%Ö%×0÷éß!Ýsig uiente tramo hacia el procesador se valida desde el controlador del bus local.

øÎù[ú�ùüû ýÎþGÿ��jþ�� þ��¦þmÿ��

Con la lleg ada de la séptima g eneración (Pentium 4 ), Intel abolió este esquema, y las líneas à#çgèfueron suprimidas del patillaje. Creemos que una de las claves para justifi car esta decisión reside � Ò Ó!Ô�ÕEÔ6Ö!×(Ø3Ù&ÚTÕen la fuerte incompatibilidad que acarrea: Piénsese que un procesador con líneas àgç2è oblig a a lamemoria a suministrar sus valores, y éstos proceden de unos chips de paridad que no siempreestán presentes. Para esquivar esta incompatibilidad, los controladores de memoria de aquellaépoca pusieron en práctica una paridad artifi cial, consistente en g enerar por su cuenta el bit de ×AÖ3ö(Ù��GÙ%Ø3Ù�×!Þparidad que el procesador esperaba recibir. Como consecuencia, se perdía tiempo en g enerar yposteriormente comprobar la validez de un test que era absolutamente estéril.

Esta actitud de los fabricantes se justifi ca económicamente porque las celdas de paridad en lamemoria son mucho más caras que las funciones de g eneración de estos bits en su controlador.Para disting uir si su memoria es de paridad aparente, debe localiz ar en sus módulos un pequeñ o �GÙ3Ý�öGÙ�Õ2Ø3ÙAÚTÕchip que no se parece a los de memoria, y que suele disponer en su lomo del log otipo �� , elprincipal fabricante de este g enerador de paridad artifi cial.

�� "! #%$'&)(+*-,/.10324&%5768�9�:5;6=< >+6=� ��$

?�@BADCFEHGJILK-E M9N�KDCPORQTSVUWMXMZY�[ M\N�KDCPORQTSVU;MXM^] � MLN�K�C_ORQa`bUcMdMfe:g-hi�e3h �j E�kml"npo�I%oqlrN�s tbsuo�vPC_kWI Uwsuo�kcE�G1E�sqx�Q tysFoHvPCzk;I UwsFoHk{E-G|EHs:x�Q tysuo�vPCzk;I U}s%o%k;E�G1E�s3x~Q��{��c��P� �^�p�w�� P�L��w� � �� -�L�p�w�� d�D�� {�D�-� �^�p�w�� u��4� �-�^��w� � �:�� -�)�p�w�� u�� d� �� -��w�� 4� �-�^��w� � �� -�)�p�w�� u��

¡�¢¤£/¥-¢ ¦�§¤¨w© ªV« ��¬®�¯��®�±°3� �p�w��°^² � �1³µ´��¯�² � �¶��°^³µ° ³ � ��c�·° �¹¸º¯D�D¬»�{´-� �°�²¼°3��½_¯�° ³T�·¯��B�c²w�{¾3�P� � ��®�²;�^¿-° ��wÀ�¬ �P¬»�{´-�X�p°Á�B¯D�Â�D�%� � � ��Ã²Ä�w��¬»� °�³µ° �z� � ��°3²¤¬ � �~��°¶°q�Å�B°3´-��{¬ �DÆ � � ¿%��² � ��°Ç³µ° �È¬ �P� � �

ÉJÊÌË Í ÎÇÏfÏ

ECC (Error Correction Code) es una ex tensión del mecanismo de paridad cimentado sobrela base matemática del códig o H amming . Todas las palabras de la memoria deben pertenecer aÐ:Ñ3Ò-Ó Ô%Õ Ö�×+ØuØÓ+ÙHÔeste códig o, compuesto por un campo de datos D y otro de información redundante R obtenido apartir de aquéllos por simples transformaciones lóg icas.

El códig o quedará defi nido para que en caso de producirse un error en el Ú -ésimo bit de datos,el campo R alcance precisamente el valor Ú , con lo que cambiando el valor de ese bit habremosÐ:Õ ÛuÛ%Ü�ÐuÐ:Ó:ÑÝÙ

correg ido el error sin que el usuario lo haya advertido.

Þàßâáàß;ã ä�å»æ=ç}æ�è%é�ê�æ�ë�ì

El códig o ECC más utiliz ado en las memorias se denomina S EC-D ED (S ing le Error Correctioní î%ïPðÈñuîuñ

- D ou b le Error D etection) porque permite correg ir un error y detectar dos en la misma palabra.En este último caso, se informa al usuario de la eventualidad como ya vimos en paridad.

El error doble podría correg irse ampliando el códig o con más bits de redundancia, pero suprobabilidad de ocurrencia es de tan sólo el 2 % del total de errores de la memoria (el 98 % restantecorresponde a errores simples). Puesto que correg ir dos errores cuesta más que en el caso simple,Ð3Õ%ò�ó%Üla relación benefi cio/coste se sitúa claramente en nuestra contra.

La memoria ECC se utiliz a sobre todo en el seg mento de los servidores y estaciones de trabajoô_ò3Õdonde la fi abilidad es un aspecto primordial.

Para saber si su PC dispone de ECC, al nivel del controlador de memoria deberá fi jarse en lasÒ�Óuò ó�Ó+ÙPÐuÓ:ÑÝÙespecifi caciones del puente norte del jueg o de chips, y al nivel de módulo, en su anchura de datos(ver tabla 10 .3 ). Por nuestra propia ex periencia, diremos que casi todos los PC domésticos suelentener controladores ECC, mientras que para los módulos de memoria ocurre justo al contrario:Lo normal es que no lo lleven. Y no nos sorprende que sea así, pues el aumento de complejidaden el chip controlador es irrisorio, mientras que para el módulo sí es apreciable (del 21.8 % enmemorias de 3 2 bits y del 12.5 % en memorias de 6 4 bits seg ún datos adjuntos en la tabla 10 .3 ).

Þàßâáàß}á õàöÅö ÷»ø�ùzú�û ü±ëVý/þDç�ø�÷¶ê�ø�ì ÿ�é-ú�æ�ý�é�ý

Al ig ual que la paridad, ECC también dispone de un sucedáneo introduciendo cierto artifi cioò+ôzÐ Ü:Ò�� Ù-ÜFÕdesde el controlador de memoria. Son sistemas que ofrecen la verifi cación ECC en el controla-dor de memoria, pero cuyos módulos de memoria y líneas de bus sólo disponen como bits deredundancia de los bits adicionales defi nidos en los esquemas de paridad.

Este esquema híbrido nos sirve para recalcar que el tipo de verifi cación de errores que se uti-lice queda determinado por el controlador de memoria mucho antes que por sus módulos. Si el

� × Ð � ×��%Ü

�� "!#�%$��'&(� )"*

+,+- ./01./23 /10 4

controlador tiene implementado un amplio repertorio de esquemas de testeo, puede autoconfi -g urarse en función del módulo de memoria que detecte al otro lado (o esperar su prog ramacióndesde la BIOS), y emplear las celdas de información redundante para seg uir el esquema seleccio-nado. Para eso es él quien decide tanto el formato de las palabras de memoria cuando las escribecomo las comprobaciones a la hora de leerlas.

Lo único que realmente ex ig irá el controlador al módulo es el espacio de almacenamientonecesario para la información redundante. Pero los esquemas de paridad y los de ECC converg enen este sentido, puesto que el primero crece de forma lineal, mientras que el seg undo lo hacede forma log arítmica. Esta tendencia puede apreciarse en la tabla 10 .3 , donde para ocho bits de 576�8:9�;7<�=>;�8?5�@"A

* BDCFEHG"IKJdatos hay tres de ECC por uno de paridad, mientras que para 6 4 bits ambos están empatados enocho bits. El empate propicia que a partir de los módulos DIMM se puedan comprar móduloscon paridad para montarlos sobre placas base con ECC y aprovechar ECC lícitamente. Sobre losSIMM, la estrateg ia que sig uieron los controladores ECC para habilitar esto mismo fue realiz ar laverifi cación a nivel de banco, esto es, conjuntamente para cada dos SIMM sobre una anchura totalde LNMPO LNMRQ SDT bits y contando con TUO TVQ W bits adicionales.

XZY\[]Y_^ `ba�cHdfe�ghajikal monpn

Con esta denominación comercial se desig nan aquellos módulos de memoria que conjug an elesquema ECC con la variante Reg istered que implementa el controlador de memoria internamen-te en sus módulos (ver sección 10 .3 ). Con los circuitos de detección y corrección de errores ECC

* BDCFEHG�q�rincorporados al propio módulo, los datos salen ya validados hacia el bus de memoria. El controla-dor de este bus, presente al otro lado en el puente norte del jueg o de chips, puede a su vez incluirsoporte adicional para ECC, pero en ese caso su chequeo únicamente validará el transporte por elbus de memoria.

Los módulos de memoria R eg is tered ECC están orientados a los sistemas más comprometi- st76dos con la fi abilidad de la información que manejan, y suponen el peldañ o de g ama más altaen este sentido, no siendo aconsejable su uso entre los usuario de PC medio por su improbable 5"6K8DuDv�@�5xw:6�tinteroperabilidad con placas base más convencionales.

y�z|{]{�}�~�� 7�7�� V��

La f o r m a en que los chips de memoria se ensamblan a la placa base del PC e interactúan con @ �:¡6"<7w�A�8?5�@xAél es otro de los criterios que podemos utiliz ar para su clasifi cación, siendo determinante paramejorar alg unos de sus aspectos más importantes en el futuro:

1. Tamañ o. La posible ampliación del número de Mbytes disponibles.

2. Velocidad. La sustitución por otros chips más rápidos.

3 . Montaje. La complejidad en la liberación de los chips viejos e inserción de los nuevos.

La interacción física entre la memoria y la placa base ha pasado desde sus inicios por tresv a r i a n t e s que describiremos sig uiendo un orden cronológ ico. 9�A"<¢@"A�8Dw�;Dt

£ ¤¦¥�§¨ª©¬«®o¯U°�±�¨�¨Empaquetado de pines alineados (del ing lés, S ing le In-line P in P a ck a g e). La memoria se pre- ²�;Dt�5�<D@�¡?5�@7³�8

senta en una placa de circuito impreso o PCB (del ing lés, P rinted Circu it B oa rd ), que alberg a

´µ ¶¸·D¹�º�»½¼�¾ ¿�À�Á�Â|Ã�Ä"ÅÆ¿�ÇÉÈ�·Ê¹7ÇËÈÍÌ�Î�ÈÍ¹�·D¾

Ï�ÐÑ ÏÓÒHÑÔpÕ×ÖZÕ ØDÙ×ÚÛØ Ü�ÝßÞDà�á�â'ãDä"åKæ�çéè�äëê?ìîíUïðè�ê?ñ�çëèäëí�ä:í�çjòôóõÞªä�ì÷öÓçjòßíUÞ�æ�ç ø]ùûú�ú åxçüìªâ'ê�âýåxÞ�òËÞ�å'æ�ä:òÉþÿâ æ óõå�Þ�â�ã�Þ7æ ó\ñ ñ�Þ>âÞ?ñ�Þ¢ò � Þ�èÞ�âëÝ�Þ�òßòÓó��Þ:à��ä�ì åKç¸ì"æ�òÉÞ�â�æ ä�åKç¸ì êì í�ï è�êñ ç èä íUäDí�çjòÛó Þ å�ç ì å'ç�ì"æ Þ�åKæ�ç�âëÝ�Þ��Þ��ßç?à Ý��Dà � ä'æ Þ?ñ ñ ä�è�ä¢ñã�Þ7æ½ó_ñ ñ�Þ��ßä�

un número variable de chips dependiendo del tamañ o. Emplea unas púas alarg adas para su co-nex ión a un único z ócalo long itudinal residente en placa base. La foto 10 .1 muestra su aspecto

* ��comparado con los contactos de los módulos SIMM/DIMM actuales.

Esta variante es la más barata en su fabricación, pero ocupa un mayor espacio en la placa base,��

se aseg ura sobre el z ócalo de manera poco fi rme, difi culta la ventilación de los chips de memoria yofrece un menor g rado de resistencia a la corrosión. Por todo ello, resulta poco menos que un ha-llaz g o encontrar memoria SIPP en los computadores actuales. El último vestig io que conocemosde ella lo localiz amos en la memoria de 8 bits y 3 0 contactos para procesador 80 3 86 y 80 4 86 , sien-do posible convertirlo a módulo SIMM3 0 soldando los pines a sus respectivos contactos, o máseleg antemente, adquiriendo el conversor a z ócalo SIMM3 0 que comercializ aron alg unas fi rmas.

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Sig las también procedentes del ing lés, D u a l In-line P a ck a g e, o em p a q u eta do de dob le fi la .��:9;=<?>�9�<�@A�

Se trata de un chip de memoria rectang ular con dos fi las de patillas dispuestas en paralelo sobresus dos aristas más larg as, y aunque es el formato utiliz ado por los PC más antig uos (80 88), suv i g e n c i a lleg a más cercana a nuestros días que el SIPP:

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En memoria principal, se estuvo utiliz ando hasta los tiempos del procesador 80 3 86 , cuyocontrolador de memoria admitía un rang o de hasta 1 Meg abyte, disponiendo la placa basede 3 6 huecos (cuatro fi las de nueve), de tal forma que cada fi la proporcionaba al sistema 256k ilobytes de datos y 256 k ilobits de paridad.

En memoria de vídeo, se utiliz ó hasta la sex ta g eneración con EDO-RAM e incluso SDRAM,��>=E�<F9D��9G<�@A�

g racias a su compacta presentación para cantidades próx imas al Mbyte y a la posibilidad dehabilitar z ócalos individuales para los chips de ampliación posterior. En la séptima g enera-ción, la anchura de estos chips crece hasta los 3 2 bits y se hace necesario mig rar al encapsu-lado Q FP primero y al BG A después, donde el patillaje se encuentra ya soldado a la placa decircuito impreso de la tarjeta g ráfi ca. La foto 10 .2 muestra las diferencias de estas variantes��D��H *

con el formato SIMM/DIMM, que pasamos a ver seg uidamente.

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Módulos de memoria individual/dual/Rambus alineada (del ing lés, S ing le/ D u a l/ R a m b u s��G9;�<?>�9F<:@?�

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Inline M em ory M odu le). Se trata de láminas de circuito impreso que contienen chips de memoriasoldados en número variable, ya sea por una sola cara o por las dos, y que se insertan en unosz ócalos dispuestos para tal efecto en la placa base.

Los contactos por los que la memoria se comunica con la placa base se disponen sobre una sola õ�öÕ÷CøùCú:ö�û�ùeø�úarista de la lámina, pero en ambas caras. En los SIMM, los dos contactos simétricos establecidosuno a cada lado de la arista tienen idéntica funcionalidad, mientras que en los módulos DIMMy RIMM ex iste un aislante intermedio que permite diferenciar eléctricamente uno y otro. Es poresto que el módulo DIMM puede disponer de 16 8 contactos, más del doble de los 7 2 que alberg ael SIMM más g rande (ver sección 10 .7 ), a pesar de que su long itud es tan sólo un 3 0 % mayor(unos 13 .5 cm. en los DIMM frente a 10 .5 cm. en los SIMM).

Desde principios de los añ os 90 , todos los PC utiliz an la conex ión por contactos para imple- ü�ýbþ öGÿ ü ÿFö��ùmentar la memoria principal, incluyendo los Mac de Apple: Con SIMM durante la cuarta y quintag eneración (ver foto 10 .3 .a), con DIMM a lo larg o de la sex ta y séptima g eneración, y conviviendo

* ��ya con los RIMM en ésta última (ver foto 10 .3 .b). Por todo ello, a partir de ahora dejaremos aun lado los formatos ex istentes bajo las variantes de púas (SIPP) y patillas (DIP), centrándonosex clusivamente en las conex iones por contactos.

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Cualquier tipo de memoria, ya sea SIPP, DIP, DIMM o RIMM se fabrica en distintos formatosque determinan la anchura de la palabra de memoria (número de bits de datos almacenadosen cada una de sus direcciones). La importancia de esta anchura radica en el hecho de que la ü ùCÿ)(+*�, üplaca base normalmente sólo acepta una anchura concreta, condicionando las posibilidades deex pansión y reutiliz ación de la memoria principal en un futuro. La foto 10 .4 muestra alg unos

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formatos de anchura, longitud y aplicación muy diversa.

Otras variables que condicionan el formato de un módulo de memoria son el voltaje, el interfazutilizado, o la presencia de búferes a la salida de las celdas. La fi gura 10 .3 recopila la infl uencia deÙ�Ú�Û�ÜÝ�Þ

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todas ellas para situarnos de manera general.

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E n este formato, los contactos se disponen por una sola cara de la placa de circuito impreso delò�ó@ô�õ:ö�ò�õ:ó:÷módulo, donde ocho de ellos son de datos (mas uno opcional en caso de implementar la paridad).

S e construyen de dos formas diferentes: Los S I M M má s antiguos, dotados de ocho o nuevechips de un bit de anchura dependiendo de la paridad (ver fi gura 10 .4) , y los má s recientes, cons-ò@ø/ù@úl÷

Ù�Ú�Û�ÜÝ�Þ* truidos a base de dos chips de cuatro bits de anchura para los datos y un chip de un bit opcional

de paridad. Los S I M M de tres chips como el de la foto 10 .3 .a son má s fi ables, consumen menos ytienen un coste inferior, por lo que resultan má s convenientes.

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MuescaMuescacentral

Muesca

Módulo

lateralesquinada

Detalle sobre la ubicación de las muescas:

1 6 8 contactos

1 8 4 contactos

2 3 2 contactos

3 2 6 contactos

3 1 .7 5 mm.

3 1 .7 5 mm.

3 1 .7 5 mm.

3 5 mm.

A ltura A ltura

en la p laca de circuito imp resomá x ima má x imaR I M M

M ódulos

1 6 8 contactos

1 8 4 contactos

3 0 contactos

7 2 contactos

1 6 .6 mm.

2 5 .6 mm.

3 2 .0 mm.

4 3 .3 mm.

v aría seg ú n el v oltaje del m ódulo.

L a anch ura es com ú n a todos

los m ódulos D IMM y R IMM: 1 3 3 .5 m m .

L a p osición de la m uesca lateral

v aría seg ú n el m ódulo sea

del tip o b uffered o no.

VARIANTES DE FORMATO PARA LOS MODULOS DE MEMORIA PRINCIPAL

S I M M /DI M M

M ódulos

L a distancia entre las dos m uescas

Dos: C entral y lateral

Dos: C entral y esq uinada

U na: E sq uinada

U na: C entral

Dos: A mbas centrales

U na: L ateral

N ú mero y p osición de las muescas

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Máx: 16.59 m

mM

in: 16.43 mm

10.16 mm

2.03 mmGrosor de los contactos: 1.78 mm.Distancia entre contactos: 2.54 mm

Máx: 5.08 mm

PIN 1 2 3 ... PIN 30

Min: 88.77 mm; Máx: 89.03 mm 3.38 mm

Mín: 1.19mmMáx: 1.40mm

6.35

mm

V IS T A D E A L Z A D O :PE R F IL :

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Los S I M M de 3 0 contactos dispusieron en sus versiones comerciales de un tamañ o de 2 5 6 �� K bytes, 1 M byte y 4 M bytes. F ueron el esquema de memoria principal que siguieron mayorita-riamente los procesadores con bus de datos de 8 y 16 bits, y se utilizaron incluso en sistemas conbus de datos de 3 2 bits, como el 80 3 86 y el 80 486 .

La foto 10 .3 ilustra un ejemplo de uso en un equipo basado en el procesador 486 de C yrix , uno* �� ! " � # !� de los últimos en utilizarlo. C on la llegada de la quinta generación de procesadores, el formato

S I M M de 3 0 contactos quedó abolido y su uso quedó relegado a la ampliación de la memoria dealgunas tarjetas de sonido.

A puntaremos para concluir que en los computadores de IB M , como el IB M P S / 2 o el X T -2 86 , la función de cada contacto era diferente que en el modelo S I M M está ndar, lo que hacíaincompatibles sus chips de memoria con el resto de computadores. $%'& (��)��)$*�� !

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Mín: 1.19

Min: 25.15 m

mM

áx: 25.65 mm

Máx: 1.37 2.03 mm

6.35 mm

Min: 107.70 mm; Máx: 108.20 mmMáx: 8.98 mm

Grosor de los contactos: 1.02 mm.Distancia entre contactos: 1.27 mm95.25 mm

1 72

3.38 mm

P E R F I L : V I S T A D E A L Z A D O :

10.16 mm

6.35

mm

L�ògó®ôPõÍö Q�ROT÷U ø�ù½ú�ûgü�ýÆþ¥ÿ��5ü�� ü��5ÿ��Æü��ÿ)ý5ÿ�� þ��Yú÷ü�� ! ��#"�$%��'&)(+*��¾ü)ý,��ÿ��Yÿ��ÿ)ý5ÿ�-�.$/��ÿ�ý.$0�xÿ��21�3�ÿ��Yÿ4�#"�$/��ü��ý5$/6��78��ü��9��9:��$;�¬ü46<$/�=��ÿ�ý(ÿ�ûgü�ýÆþ¥ÿSý�ú{ÿ,��ÿ�úHÿ�6Yý(ÿ>��þ�¬þÅü�ý?$Hÿ@��úYþ��Yú üA1B®ÿ9�.$VþCD��ý5EVÿ��.�ý�ü�þ9�F,G�H�ú2+��ý(ÿ��!�.4I��4�J4"�ÿK6�$Vú/$/�5ÿ9+�¼úHÿ9+�5I��$/��ÿL$;�}ûM�ý.$Vü�ý�$;N+I��$;¬ý#�Yÿ<1

OQPSR T UWV)X X Y[Z O\R ]_^�`ba�cd]ea�^gfP resentan un aspecto má s alargado y una anchura de 3 2 bits para datos y 4 bits opcionales de

paridad, uno por cada byte de datos. Los 7 2 contactos se disponen en una sola arista de la placah�i�jlkGm8n�o�klnqpsr

de circuito impreso, pero en sus dos caras, siendo funcionalmente equivalentes dos a dos (esto es,las del anverso se encuentran replicadas en el reverso).

E n la foto 10 .5 mostramos diferentes variantes comerciales de fabricación de módulos S I M M 7 2 ,y en la fi gura 10 .5 , sus dimensiones má s relevantes.

t�u�vxw�vHy+z�{S|[}�~�z ��t

��

F: Orificios de inserción al zócalo. G: Contactos del módulo. H: Muescas que rompen la simetría e identifican el tipo "buffered".

A: Placa de circuito impreso (PCB). B: Chips de celdas de memoria. C: Enganches laterales a las pinzas del zócalo en placa base.

D: Chip Serial Presence Detect (SPD). E: Líneas de enrutado entre pines y contactos (al dorso de la PCB en múltiples pistas).

Mín: 1.17 mmMáx: 1.37 mm

Máx: 8.89 mm

Grosor: 1.00 mm.Distancia entre contactos: 1.27 mm42.18 mmPin 1 (85 al dorso) Pin 84 (168 al dorso)

115.57 mm66.68 mm

Min: 133.00 mm; Máx: 133.80 mm

Pin 40

B

A

H

D

G

E

F

C

17.78 mm

Min: 31.50 m

mM

áx: 32.00 mm

V I ST A DE PER FI L: V I ST A DE ALZ ADO:

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A l contrario que en los S I M M 3 0 , los contactos de los S I M M 7 2 tienen asignada una única fun-ción que ha sido respetada por todas las marcas que conocemos hasta la fecha, evitá ndose losproblemas de compatibilidad entre fabricantes. ßqà?áKâ8ãÈä8å#æ�åÈç�åGèéãÈè

La tendencia en S I M M 7 2 desde sus inicios siguió siendo reducir el número de chips y aumen- ß#ê�å�â!ëtar su anchura, ya que a las ventajas ya esgrimidas en S I M M 3 0 debemos añ adir que se facilita lasincronización interna del módulo.

E l formato S I M M de 7 2 contactos comenzó a utilizarse dentro de la memoria principal a partirdel procesador 80 486 de Intel, y su uso se propagó hasta las placas del procesador P entium, e ì ëqàincluso las primeras para P entium II.

í îÎïñðò ó)ô ô õÅö ÷Áø\ù ú_û�übý�þdúeý�û\ÿE ntran en escena con la llegada de los procesadores P entium: A l doblarse la anchura del bus

de datos de 3 2 a 6 4 bits, la memoria toma idé ntico camino para llenar por completo el anchodel bus, y suministra a la placa base un total de 16 8 contactos, 84 en cada cara, todos ellos condiferente funcionalidad (ver fi gura 10 .6 ) . è8å��ä��

� ì ��ßlåqà��ã�ç�åDèlãÈèLa memoria D I M M puede verse así como un par de S I M M de 7 2 contactos implementados

conjuntamente, evitá ndose la sincronización por pares de palabras de datos que requieren los ��çlàéßlåGè�ãqèmódulos S I M M para llenar los 6 4 bits del bus de datos del procesador. P or ello, los módulosD I M M suelen ser má s rá pidos que los S I M M , aunque internamente algunas versiones tenganigual latencia y fabricación que sus homólogos.

La forma en la que los módulos S I M M y D I M M se conectan a la placa base es tambié n dife- ß+à�� 8å�� ã�ç� ��ß+ã�çlàrente, pues la distinción elé ctrica que D I M M establece entre los contactos situados en cada cara leobliga a utilizar un tipo de zócalo en el que las conex iones a las líneas de la placa base se dispon-gan a ambos lados, insertá ndose el módulo en la parte central. Los detalles sobre el montaje deambos módulos pueden consultarse en la sección 2 2 .6 .

* ��La elección de implementar un banco de memoria mediante dos módulos S I M M o un sólo æ8ã��ßqà�ë

módulo D I M M dependerá de los zócalos de memoria que traiga nuestra placa base y del tipo

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de memoria que estemos interesados en adquirir. Por ejemplo, la memoria SDRAM (ver sec c ió n10 .13 .4 ) presenta una operativa de func ionamiento donde es indispensab le el formato DIMM,

* Ä%Å�ÆPÇ�ÈÉjusto lo c ontrario que le oc urre a la memoria F PM (ver sec c ió n 10 .13 .1), que resulta demasiado

* Ä%Å�ÆPÇ�È�Èantig ua para poderla enc ontrar en DIMM.

Al ser má s rec ientes, lo normal es enc ontrar los mó dulos DIMM de 16 8 c ontac tos implemen-tados c on un nú mero reduc ido de c h ips que osc ila entre dos y oc h o.Ê�Ë�Ì�Í´Î

ÏÑÐ>Ò Ó Ô Õ�Ö Ö ×¥Ø ÙhÚ¶Ò ÛÝÜßÞáà%â°Û¢à%Üäã

E l formato DIMM de 184 c ontac tos es el que da c ob ertura a la memoria DDR-SDRAM, estoes, la SDRAM que proporc iona dos salidas de datos por c ada c ic lo de reloj (ver sec c ió n 10 .13 .5 ).Ä[Å�ÆPÇ%å¡É *

L os c h ips del mó dulo se dividen de esta manera en dos z onas de ac c eso ex c luyente, una paralos datos que son ac c edidos en el fl anc o de sub ida de la señ al de reloj, y otra para los que sonac c edidos en el de b ajada.

C on esto, las novedades en la asig nac ió n de func iones a c ontac tos son las sig uientes:æ Ì�ç2Î4èêé æ�ë�ì%í Î

¶ L a parte de direc c iones, datos y paridad c onserva el mismo nú mero de c ontac tos que en elformato DIMM16 8, aunque no se respeta su ub ic ac ió n, lo que de entrada rompe c ualquieropc ió n de c ompatib ilidad entre amb os.

· L a parte de c ontrol se amplía c on 8 nuevas líneas de enmasc aramiento para los 8 b ytes deÊ íî%ì ç íðïdatos ac c edidos en el fl anc o de b ajada.

¸ L as tres señ ales de reloj que g ob iernan la salida de datos se duplic an para alb erg ar otras tresçðñ ï�í�òque proporc ionan la misma señ al invertida, c on ob jeto de que el mó dulo pueda c onstruirsec on c h ips DRAM idé ntic os que respondan func ionalmente en el mismo fl anc o, indepen-dientemente de la sub mitad de c ic lo en la que les toque ac tuar.

¹ E l suministro de c orriente y tierra tamb ié n oc upa má s líneas, c on ob jeto de dispersar lasÊ í ç�ç�Ì ñ î�ì ñpé rdidas ó´ô�õ y mitig ar el c alentamiento a frec uenc ias má s elevadas.

L os 16 c ontac tos adic ionales se sitú an en la parte c entral de la arista del mó dulo, oc h o en c adac ara, y dentro de é stas, c uatro por c ada lado, prolong ando la h ilera de 16 8 anterior desde fuerah ac ia dentro (ver fi g ura 10 .7 ). Para ello se aprovec h a el espac io ya ex istente, ya que las dimen-Ä[Å�ÆPÇ�ö�ö *

siones de la plac a de c irc uito impreso son las mismas que en DIMM16 8. N o ob stante, c amb ia elmec anismo para la sujec ió n a la plac a b ase, al c ontarse ah ora c on dos muesc as en c ada una de lasaristas laterales, desplaz adas má s h ac ia la parte inferior del z ó c alo.Ì î Ê í�÷ Í ë�ì Ì�ø ï ñ

Ê íî ù2ú�û�û~ü�ý�þ

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17.78 mm

Distancia entre contactos: 1.27 mm

Máx: 43.31 m

mM

in: 43.05 mm


Grosor de los contactos: 1.02 mm.Pin 1 (93 al dorso) Pin 92 (184 al dorso)

49.53 mm63.50 mm115.57 mm

6.35 mm

Máx: 4.00 mm Min: 133.20 mm; Máx: 133.50 mm

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O tra salvedad que impide pinc h ar un mó dulo DDR-DIMM184 sob re un z ó c alo antig uo SDR-DIMM16 8 es que se presc inde de una de las dos muesc as que h ab ía en la arista de los c ontac tosen SDRAM, perdurando só lo la de la parte c entral. E sta inc ompatib ilidad es ló g ic a, ya que silos c ontroladores de memoria son diferentes y la func ió n de c ada c ontac to tamb ié n, es preferib leevitar equívoc os.

£ ¤¦¥)§¨c©[ª ª «�¬ +®°¯ ±�²n³+´2µ¶±{´2²=·L os formatos RIMM aparec en c on la lleg ada de la memoria RDRAM de ¸/¹mºk»�¼¾½ (ver sec c ió n

10 .13 .6 ), c uya veloc idad desc ansa sob re una frec uenc ia elevada de 80 0 MH z en detrimento de la* ¿lÀFÁ$ÂmÃÅÄ

anc h ura para el b us de datos, que inic ialmente fue de tan só lo 16 b its.

E ste rec orte en el c anal de datos sug iere la posib ilidad de aminorar el nú mero de c ontac tos de Æ�ÇqÈwÉ¾ÊlÇ�Ë¾Ì9Í¾ÇÎ�Ï Æ�ÐÍÑXÏlÉ�ÒlÍXÉlÑ�Èla memoria, pero en realidad lo que termina produc ié ndose es el efec to inverso. Veamos por qué :

1. Para trab ajar a frec uenc ias muy elevadas, h ac e falta dotar de muc h a estab ilidad a la señ alelé c tric a transmitida, lo que ob lig a a c oloc ar líneas individuales de c onex ió n a tierra para É�ÇÐQÊ¾ÊqÒaislar c ada uno de los c ontac tos del mó dulo.

2 . Para unifi c ar el c omportamiento elé c tric o de las líneas, es nec esario c onec tar en serie tanto

ÓWÔ Õ�Öl×wØÚÙVÛ�ÜÞÝkß�à�á{â�ãäzÝ�å6æ�Ö|×Qå�æèçwé�æè×wÖlÜ

los mó dulos c omo los c h ips dentro de é l, lo que duplic a el patillaje. Por ejemplo, el b us dedatos entra por 16 patillas y sale por otras 16 en c ualquiera de estos elementos, c amino delsig uiente eslab ó n de la c adena que c onforman todos ellos (ver fi g uras 10 .3 2 y 10 .3 3 ).

* êlëFì$í�î�î* êlëFì$í�îFï

Así, el nú mero de c ontac tos dedic ados a c ada una de las tareas del mó dulo de memoria (di-rec c iones, datos, c ontrol, alimentac ió n) se redistrib uye en RIMM respec to a SIMM y DIMM, tal yc omo h emos refl ejado en la tab la 10 .5 . Se dispara el nú mero de c ontac tos dedic ados al direc c iona-ê2ëFì$íQð�î *

miento y, sob re todo, las c onex iones a tierra, que representan c asi la mitad del total, alterná ndoseñ�ò�ó�ôQõ2öQò�ó�ôl÷ øù öô�úqú¾ø (una sí y otra no) c on las señ ales ac tivas.

Respec to a las dimensiones de este z ó c alo RIMM, es idé ntic o en aspec to al DIMM: N eg ro,û öFü9ôwó9÷¾öò�ó�ôl÷

alarg ado de unos 13 .5 c m (5 .2 5 pulg adas ex ac tamente), y c on 16 8 c ontac tos dispuestos en sus doslaterales. Ah ora b ien, la distanc ia entre c ontac tos se ac orta desde 1.2 7 h asta 1 mm (desde 1 h asta0 .8 mm en el anc h o metá lic o del c ontac to, y desde 0 .2 7 h asta 0 .2 mm en su separac ió n), quedandola parte c entral del z ó c alo despejada en previsió n de ser pob lada en formatos posteriores.

Si la func ionalidad es radic almente diferente en DIMM y RIMM y su c ompatib ilidad impo-sib le, c ab e preg untarse por qué se respeta el formato en la plac a de c irc uito impreso (PC B ). Re-ö�ó�ñ�ògülý�ø ù ö�þ�ÿ�ôñQòXó �� c ordemos que �� só lo diseñ a y espec ifi c a sus memorias, que lueg o fab ric an �� , !� "�$#�%�� y &'�)(+*,�-� entre otros. C uando un diseñ ador quiere ab rirse paso entre tec nolog ía c onsolidada(SDRAM) c on un produc to nuevo (RDRAM), lo mejor para persuadir a los fab ric antes de c ara aque implementen sus produc tos es dec irles que c asi toda la infraestruc tura de que ya disponenpara la vieja tec nolog ía puede ser reutiliz ada para desarrollar la nueva. De todas formas, la po-øfüdòú ù ö�.�ølñ¾ö�/�ósib ilidad de pinc h ar un mó dulo SDRAM en otro RDRAM o vic eversa se desvanec e porque lasmuesc as c entrales y laterales defi nidas en la PC B presentan diferente ub ic ac ió n en c ada c aso, einc luso para diferentes voltajes dentro de una misma familia, seg ú n detallamos en la sec c ió n 10 .8.ê2ëFì$íQð10 *

2$354 6 798�: : ;=< >@?BA CEDGFIHKJBCLHMDON

E l paso de la SDRAM a DDRAM h ab ía provoc ado la mig rac ió n del formato DIMM16 8 alDIMM184 en el añ o 2 0 0 0 , y estando este ú ltimo ya c onsolidado un añ o má s tarde, el RIMM nopodía permanec er anc lado en los ya ob soletos 16 8 pines de sus inic ios, así que en 2 0 0 1 Ramb usdec idió adaptar su formato RIMM al vig ente en DDRAM. E l nuevo formato c oinc ide en todos losaspec tos c on el DIMM184 ya visto (ver fi g ura 10 .8), c on la ú nic a salvedad de h ab ilitar una seg undaê2ëFì$íQðP *

muesc a en la arista de los c ontac tos para evitar c onfusiones, dada la manifi esta inc ompatib ilidadö�ómñQògü�ý�ø ù ö�þWÿ�ôñQòXó ��1Q entre amb os. L os diec isé is nuevos c ontac tos no se enc uentran c onec tados al patillaje de los c h ipsde memoria en ning uno de los mó dulos RIMM que h emos c otejado, y la espec ifi c ac ió n RDRAM1.1 de �� R� en 2 0 0 1 tampoc o les asig nab a func ió n alg una, por lo que suponemos que la fi rma lautiliz ó de nuevo c omo arma para reaprovec h ar las mismas plac as de c irc uito impreso ya vig entespara DDRAM.

Todo esto arroja una c onc lusió n meridiana: Todo mó dulo RIMM de 184 c ontac tos que c onsig aenc ajarse sob re un z ó c alo RIMM de 16 8 c ontac tos funcionará perfectamente. E n c amb io, si elñQògü�ý�ø ù ö�þ�ÿQô ñQò�óS �� z ó c alo en plac a b ase es de 184 c ontac tos y la PC B del mó dulo es de 16 8, aú n pudiendo func ionar,ex isten los prob lemas de fi ab ilidad derivados de mantener c ontac tos al aire.

2$352 6 7 8�: : ;=< TOUVT CEDGFIHKJBCLHMDON

E l formato RIMM de 2 3 2 c ontac tos aparec e para auspic iar la ampliac ió n del b us de datos dela memoria RDRAM desde los 16 h asta los 3 2 b its. L as dimensiones del z ó c alo son c oinc identes entodo momento c on el formato RIMM184 anterior, pero ah ora se termina de rellenar de c ontac tosla parte c entral de la arista que linda al z ó c alo de la plac a b ase, tal y c omo muestra la fi g ura10 .9 . Ademá s, se presc inde de la muesc a o entrante c entral, permanec iendo ú nic amente el que seê2ëFì$íQðP *

enc ontrab a má s esc orado.

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Pin 92 (184 al dorso)Pin 1 (93 al dorso)Grosor: 1.00 mm.Distancia entre contactos: 1.27 mm

Máx: 1.97 mm

Min: 133.20 mm; Máx: 133.50 mm

6.35 mm 54.0 mm79.4 mm

127 mm

55.18 mm45 mm

Pin 46

11.50 mm 10.16 mm

17. 78 mm

29.21 mm

31.75 mm

3.85 − 4.15 mm

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Máx: 1.97 mm

48 contactos a cada lado8 contactos a cada lado 60 contactos a cada lado

Separación (muesca eliminada respecto a RIMM184)

17.78 mm

31.35 mm

{}|�~�� ·Ø �+�Ù��5�¢�Â� v+� �³�G�� -�GÚ¢Û�Ú¼ º��¡ �Òv � ��£Ü® v � v ¡��Ë«��-�©�Æ��¯�1Ï¯ ÒÑ-¦©®¿£´ª+�� ÁÑ �¯®��¢�O v � v v � v ¤Ý ¡¹ ÁÑÊ � v ª v � � ¹� v ×Î�� ±£§ v £}� v+� �1� v �·��£G£Ç��¡ÎÑ¿�´�Â�1� v � v £G��1�¶�5�¢�Â� v+� �¸�G�� K�¹ª�®¿�§��£§ %¦·¡¿� ¦·Ä1¡¿��£§�¯Þ ¡ ¦¨ vMß�Ë�1¡ � ��Ì ¡ v �� v £¼��£¼��¿�1£� v £¼£Ç¦ � v � v £à£§� y ��Æ� v9v ��¦¨£ �Áv ¦·¡-��%��¦·��à×á®L� y �¨âM¡¿� ��£§�Æ�'â�£ã�� ´��¡ �Âv � ��£Ä�£ �Áv ¤

L as memorias de 2 3 2 c ontac tos no tienen posib ilidad alg una de ser c ompatib les c on las de äÁå�æ±çÒèKéMê�ë�äì�í1îæ1çºå ï�ð�ñ�ñ�òó±ô184 o 16 8 c ontac tos, ya que ex traen de los c h ips de memoria el dob le de informac ió n, y ademá s

õ�ö ÷¹øMù%úüûÂý+þ ÿ �� ÿ ��[ø�ù�� ù%øMþ

los contactos:Detalle de

ZOOM

Mín: 1 .1 7 m mMáx : 1 .3 7 m m

P in 1 ( 1 6 4 al dorso) P in 5 7 P in 1 6 3

Mín: 1 3 3 .2 0 m m Máx : 1 3 3 .8 0 m m

17.78 mm

Mín: 34.93 M

áx: 35.08 mm

4 7 .2 4 m m

4 1 .9 1 m m

3 .8 1 m m3 .4 2 m m

8 0 .7 7 m m

�� !�"�#$!%" &('*),+�-�.0/21 34-6587:9 9 ;=<?>A@�BDC�-�EF301AC�3G-IHKJL1%.M1DNOEP/RQ=;=NL)S-T;=<U-=CWVX-2CWVXYZJLH[;=<?;L1 3G-FH�\=J]1%.M1NXE]1^JL1�)Z1�_O.M1?;=<`BbaD_OYc3WH�\=1�)ZC�1%EXd�1%EL;=-DJ]-A.feLEg)�1D1hELCMV(NX.W1i;=<U)S-IHkjl7:9 9 m='n)oCp.0<�CqYZ/rYS<�EF3G-D;O<�),EtsO/r<u.4-D;=<Cu-�EF341AC�3G-FH1h_]-AvA16J�-�.U1bNO/r<�EA3W1b.l)Z1w;=YS/r<�ExHyYZQ�E VX-h.4YZd�-hEI3W1b)z;=<�){/RQ=;=NL)S-]\�J|<u.4-T)}-�~FNX<D<uE .G<�1%)ZY};O1A;�Cp.4<�Cu<<�Hl)�1�1%.0Y}H�341w�h<�.y34YZC�1%)�m]'�Hy3G-PJO.0- ��-=C�12NOE Vx1�C�YSEL1h/rYS<�EA30-w;=<2C�-�EF301AC�3G-IHl~FNO<2HG<^.0<�HGNO<�)S�A<�<�E]Cu1 �y��Ex;=-A)S-IHl;=<+�-A.G/212HGYS/rYZ)}1h.81TCq-A/R-rJO.0-=Cq<�;=YS<�.G-AEP)Z1AH�301�.��<u341�H��8�� JL1%.M1REO-g1%NL/R<�EI301%.8HGNLH�;OYS/r<�E]H�Y}-hEX<�H�.4<�HGJ]<�C�30-�1)�1�HK��k7U��A<u.[d�-I-A/T��m

redistrib uyen la func ió n de los c ontac tos ya ex istentes. Sin emb arg o, para la fi jac ió n y lib erac ió ndel mó dulo al z ó c alo se sig ue preservando una ú nic a muesc a c entral en el lateral del mó dulo, y unmec anismo de pinz as en el z ó c alo, produc iendo la falsa impresió n de que todo es interc amb iab le.

�� g�� k¡ ¢¤£n¥ ¦ §[¨ª©b«¬¦�©%§¤E ste formato aparec e para la memoria RDRAM de 6 4 b its de anc h ura. L as dimensiones de

la plac a de c irc uito impreso son tamb ié n c oinc identes c on los mó dulos RIMM anteriores, perotenemos dos rasg os distintivos:

1. Dispone de una sola muesc a o disc ontinuidad en el z ó c alo, pero é sta queda desplaz adamá s h ac ia el lateral del z ó c alo (en c onc reto, entre los c ontac tos 5 6 y 5 7 del total de 16 3 que®%¯�°b±³²�´ µ ° ¶·%¸ ²�´ ¶�¹ c ontiene c ada c ara), c on ob jeto de evitar c onfusiones c on los formatos RIMM anteriores.

2 . C omprime el espac io entre los c ontac tos, para dejar paso a c asi 10 0 nuevos c ontac tos en elmismo espac io físic o que el RIMM de 2 3 2 c ontac tos, donde las partidas que má s c rec en sonlas dedic adas a datos y c onex iones a tierra. Para log rar esta mayor densidad de c ontac tos, se°%±Mº�´%²¼»�¹ °p½b¾³¿ °²�¹q½ ¾ ´%²�¾%¹¼± adopta una estrateg ia de c ompac tac ió n similar a la que utiliz aron las tarjetas AG P frente asus h omó log as PC I : Alternar c ontac tos a dos niveles, en forma de b otella en el nivel inferior,y de b otella invertida en el nivel superior, que se van enc ajando unos c on otros, y que h ac enc ontac to en el z ó c alo de la plac a b ase a dos alturas diferentes.

L a fi g ura 10 .10 ilustra esta dob le diferenc ia físic a, que a simple vista puede pasar inadvertidarespec to a los formatos anteriores.

ÀOÁ|ÂÃÂLÄSÅ*Æ Ç�È�ÉËÊÌ ÍwÎÐÏoÑªÒ|Ó

L os mó dulos de memoria princ ipal func ionan desde c omienz os de los añ os 9 0 b ajo un dob leµu¯�´ ¶

Ô�ÕAÖØ×�ÖRÙ,ÚAÛÝÜßÞßà$á â�ã

äåäæ çèé êçèëì èêé í

îkïAðlñ%ò�ó6ôAñ`õqóxöu÷�ø õq÷:ó�ùlú�÷0ûcüýûÿþ�ø ôAóhù�� ø%ò�ø��{ú¼ù�ô�ñ �{ú³ù[ô�ñ ��ûØ÷:ù�ôAñ �,óLö�� ñ� �üýû�� fûÿñ �

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voltaje de alimentac ió n:

¶ U n voltaje ex terno, suministrado por las patillas etiquetadas c omo V ¤¦¥�§H¨ o V ©Uªm« y utiliza- ¬0¯®1¬0°�± ²do para los circuitos externos, como los búferes para la retención de datos a la salida o elchip SPD donde se guardan sus parámetros de configuración más relevantes. Este ha evolu-cionado siguiendo los niveles de voltaje CMOS del procesador coetáneo con el módulo dememoria (5 v. hasta la cuarta generación, 3.3 v. en la quinta, 2.5 v. en la sexta y 1.8 v. en laséptima).

· U n voltaje interno, V ³´³ o V µUµ , para los chips de celdas en sí, que ha evolucionado más len- ¶U±.®1¬#°*± ²tamente, moviéndose entre 3.3 voltios en 19 9 3 y 2.5 en 20 0 3. L a memoria puede permitirseesta pasividad comparada con el procesador, al no concentrar tantos transistores ni alcanzarfrecuencias tan elevadas.

L os módulos implementados con chips por debajo de los 10 Mbytes funcionan en su mayoríacon valores de 5 voltios externamente y 3.3 voltios en su nivel de celda interno. ·0¸#¹ º »5¼$½<¾¿/À Á�ÂÃÁ ÄÅÂ

Por encima de 16 Mbytes, suele utilizarse 3.3 voltios tanto externa como internamente, y másarriba, ha ido bajando el voltaje externo y manteniéndose el interno en 3.3 voltios hasta los últimos Æ�¼5Ç1È�¹:¾ Á Â Á Ä�Âdiseñ os de SDR AM, incluso de 1 G byte en 20 0 3.

A partir de ahí no es el tamañ o quien mueve el voltaje, sino la velocidad: L as memoriasDDR AM de 133x2 MH z y R DR AM de 4 0 0 x2 MH z utilizan ya voltaje interno de 2.5 voltios, man- ¼¯¼ Ç1È ¹ º Ç ¼ Ç¯È ¹:¾É Â¦¿ Ä ²5Ê*®)¶0²1Ëteniéndose éste para las variantes más rápidas de 20 0 x2 MH z y 533x2 MH z, respectivamente.

N o obstante, ambas especificaciones contemplan la posibilidad de los 1.8 voltios (ver figura10 .11), voltaje que ya utilizara internamente Ì�Í4Î|ÏÐ4Ñ5Ò (2.5 voltios externamente) para implemen-

* Ó/ÔHÕ�Ö0×�Øtar un prototipo experimental en 19 9 6 . En ámbitos más comerciales, sólo hemos visto los 1.8 vol- Ù*Ú ® Ú °/² ¾�Û ÂÃÜ ÄÅÂtios internamente en la especificación de Ý Í4ÎßÞ Ð¯Ï para un módulo R DR AM de 256 Mbytes sobreformato de 326 contactos y 6 4 bits (aún por implementar a fecha 20 0 3) y en un chip de memoriaDDR AM de 30 0 x2 MH z fabricado por à Ñ#á<Ñ5â*ã3Ñ (la división de microelectrónica de ä^å.æèçéæèê Ï ) para

ë ì í3î/ï*ðòñmó1ôöõø÷Uù$ú<û|ü�ý£õ1þ ÿ�îßï#þ`ÿ �� ÿ ï*î/ô

�� !�#"$�% ��&�'�(��)�*�� +,�.-/�!�10324��5 6�5�708�/�89:�;�324�.<�0=>?� @#ACBED8�F�8-HG I6J��F��K04� LM04�/�N�K0�� 6�N�PON�Q�)2��R-S�3 T�)�U@V�W��23�;��-XDY��?��G

Z8[6\T]3^_Z8[6\�[ `aZ bYc�d bYced ]fdgbYh�i Z?[T[�jZ8[6[T]3^_Z8[6[6b k�^l\ bYc�d mfdnmYcod ]fdnm�bph8i Z?[T[�qZ8[6[Tq3^/kN]6]�] Z8qN^rq�j m:dgm3^/ksdtbacod mfdnmYcod ]fdgk6bph8i Z?[T[�\k�]6]T]3^/kN]6]6b Z�kN\N^lbuZ4k ksdtb�^_Z�dv\wcod k:dgb5cod ]fdxZ?\yh8izk�]T]�]k�]6]6b{^/kN]�Z8] | Z8]�k3j Z�dtb5ced ZTdg\3^_ZTdtbac�d ]fdxZ?]yh8izk�]T]6b

}�~��e��~ �N��x� ��&� h8�s�P��i��sh8��c��6�M� �3� h%h�i��T��x��sha��h��&� � � � � � ��i�� 6i¡h8�¢� � �V�£�sh8�¤�#��h��¥��¦h8� � �:�&h�i��H�&�:hw�V�� ¤ds§ � � �uh � h8�� ¨ c � �x� � h?�>�sha� � �s�Q�V� � iP�E� � �:ha�xi��!h8© �_� �R�x�6i(hRiz� � �ª�:�uh � � � ��sh� �6�� iP�!�Q�F�S� � h8�X�sh��¤�&�«� � �� s�Eh4� � �s� �4¨ ��Ti¡�x��¬6��h©6� �N� � � �:i � �!� ��x� �x�#�f�¯®�� #�f�M� � d:° � �s�&¬��uh%h�� 7�S��h8c��s�H�xc6� �sh¡±8�!�!��Y� � �#��u� � � h4�Yc6h8��h8��V��Ph � �� 4¨ � � �#h8i��shRiP�E� � �#h � �T�&�ehCh8i ®�h4�_� � �� ²s�x� � �Y�#hR©6³uii)�:h?�F� �S� ��h4�F�S�x� � �� Tiuh4�X�uha� � ³u�x�#�� ´ � � d

el exigente mercado de las tarjetas gráficas en Abril de 20 0 1. Por ello creemos que los 1.8 voltiosinternos en memoria principal para PC se consolidarán ya en el próximo lustro 20 0 5-20 10 .

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Según acabamos de ver, los valores de voltaje están bien definidos para cada tipo de me-moria, y al disponer cada una de ellas de un zócalo distinto, se minimiza la posibilidad deintroducir un módulo de memoria en un zócalo que lo alimente a un voltaje equivocado.El caso más proclive al error queda ya algo lejano en el tiempo. Corresponde a la ternaFPM-EDO-B EDO, que compartió el zócalo SIMM7 2 y disponía de módulos a 5 y 3.3 vol-tios. Aunque la diferencia parece lo suficientemente ostensible como para provocar fatalesconsecuencias, algunos fabricantes de solera como

A£�n23�«�u0advierten en su documentación

técnica que sus chips EDO/ B EDO de 3.3 voltios toleran los 5 voltios de la antigua FPMsin inmutarse. Sin embargo, también advierten que los chips de 2.5 voltios son bastantemás delicados y no aguantan el valor de 3.3 voltios.

Así pues, conviene extremar precauciones cuando nos topemos con placas base con voltaje dual2.5/ 3.3 voltios en las que los zócalos con voltaje de 2.5 puedan recibir 3.3 voltios por haber mó-dulos de 3.3 ya conectados a la placa base (ver riesgo 10 .3).

* ÜNÝ#ÞPß3àÕáL a evolución del voltaje de la memoria principal puede memorizarse si nos ayudamos delâ?ãNä4åEæ�ç�è4éÕê

capricho del azar, pues sus valores han coincidido con los de la distancia de integración de lostransistores del procesador, esto es, progresando de forma discreta a razón del 7 0 % del valoranterior. Si recordamos la secuencia del transistor en micras, era 0 .5-0 .35-0 .25-0 .18-0 .13. En voltios,para la memoria tenemos 5-3.5-2.5-1.8, en una clara coincidencia a la que no vemos silogismocientífico. L a tabla 10 .6 refl eja este paralelismo, incluyendo estimaciones del autor que romperánesta tendencia en añ os venideros.

El papel del voltaje en la memoria es más importante en su relación con la placa base, puestoë�ìRë�â3åque módulos de 3.3 voltios no funcionarán si se conectan a zócalos alimentados a 2.5 voltios, ymódulos de 2.5 voltios pueden estropearse si se conectan a zócalos de 3.3 voltios. Esta últimaí�è8âNî�ï�ä3îposibilidad es la más frecuente, ya que la placa base siempre es la última en evolucionar, enrespuesta a reducciones de voltaje por parte del procesador o la memoria.

ðÕñ6ò�ó�ò�ôöõÕ÷røNùSøTúÕû6ü�õ3ýxþ8ù�ÿ��6ú �8ó

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A

B

C

2.5 voltios

1.8 voltios

2.5 voltios(A: 11.5 mm)

1.8 voltios(B: 12.5 mm)

(C: 13.5 mm)

RIMM184

DIMM184DIMM168

RIMM

DIMM

Reservado

Reservado

�� "!$#&%('*),+.-/)1032543)7698;:<+=)<>@?A#CBD0E-/BFB@GIHJ%5GK-L?NM.BO'*BP430Q#C!*'*4RG<%&'3BP#SB@#&%J6T)7?VU

Antiguamente, este voltaje explícito correspondía al voltaje externo, obteniéndose el interno a WJXZYD[�X]\_^ZXa`]\través de una regulación interna al módulo. L a expansión del número de contactos en los módu-los produjo una sofisticación en el suministro de corriente, permitiendo desglosar la alimentaciónno sólo por chips individuales, sino incluso por segmentos de éstos (ver tabla 10 .5). Como con- b�c=d e@fNg

*

secuencia, a partir del formato DIMM predominan las líneas V h]h sobre las V ikjml/n , y serán lasprimeras las que caractericen el voltaje del módulo.

L a forma en que los módulos señ alizan su voltaje interno es común a los formatos DIMM yR IMM, quedando refl ejada tanto en placa base como en la placa de circuito impreso del módulopara evitar confusiones letales:

¶ L os zócalos de la placa base suelen tener grabada en su parte central una inscripción en o�`N^@prqrsNYforma de relieve que indica su voltaje. L a foto 22.9 muestra este detalle para un zócalo de

* tvuxwzy|{]}|~F�memoria DIMM.

· L os módulos presentan en la arista donde se sitúan los contactos una o dos muescas (ver � `@W@�5qrsrYfigura 10 .3), y será siempre la ubicación de la muesca central la que indique el voltaje del

*b�c=d e@�a�

módulo, según detallamos en la figura 10 .11.

��1�� P�I�Q�m��Q�(�E� ��¡£¢��

L os módulos de memoria SIMM30 debían ser configurados manualmente. L os SIMM7 2 dedi-caban cinco pines a codificar sus dos parámetros principales: Tamañ o (1, 2, 4 , 8, 16 ó 32 Mbytes) Wr¤ ¥§¦EXL\$¤AYy velocidad (10 0 , 80 , 7 0 , 6 0 ó 50 ns.) en cualquiera de las 30 combinaciones posibles. Conectandocada pin a tierra en el módulo a través de una resistencia se consigue el nivel de voltaje para elcero lógico, y dejando el pin sin conectar, el nivel de voltaje para el uno lógico. Estas señ ales sonluego decodificadas por la lógica de interfaz de memoria de la placa base para ajustar las señ ales

¨_© ªV«�¬D¯®/°N±³²µ´]¶J·�¸º¹@»¼²N½¿¾À« ¬�½,¾ÂÁDÃ]¾Â¬D«�±

de control y direccionamiento automáticamente.

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È È È ÉËÊ�Ì3Í|Î ÏÑÐ�Ì ÒÔÓÖÕ,×IØ�ÙºÚËÛ�ÜÖÝ�ÞÖßºà3á�Ý�â ãåäÑã æçà èEâ�áIâêéÖÝ�Ü�èEë,Ü ì�â�ßíâ è5â�ÝîßïÜ æ�à ÜîðîáIâêìÑâ�ñ�òèÔó;éçðÖÝ�Üîì�ó�ô�ñ

L a forma en que trabajan los pines de autoconfiguración presentes en un módulo de me-moria es muy similar a la manera que tienen las cámaras fotográficas de reconocer auto-máticamente la sensibilidad de la película.N ada mas cargar la película en su habitáculo interno de la cámara, unos contactos eléc-tricos pueden leer este dato codificado de la manera que hemos visto en la envolventecilíndrica del rollo fotográfico. Para ello, la industria del sector desarrolló un código es-tándar denominado DX que es escrupulosamente seguido por todos los fabricantes.

En el caso de la memoria para PC, el organismo encargado de formular el estándar es el JEDECõ�öD÷NøúùNûNüaý(Junction Electronic Devices Engineering Council), aunque siempre hay fabricantes que se alejanpremeditamente de los estándares para forzar la fidelización de los usuarios a su marca en lacompra de componentes a posteriori. þ ÿ �� ÿ�� , �� e � �"! son tres claros exponentes.

L a llegada de los interfaces síncronos como la SDR AM (ver sección 10 .13.4 ) y la R DR AM#�$&%('*),+*

(ver sección 10 .13.6 ) multiplicó las posibilidades de los parámetros de configuración e introdujo#�$&%('.-�/*

otros nuevos, lo que provocó el almacenamiento de todos estos valores en una pequeñ a memoriaCMOS denominada SPD (Serial Presence Detect). Esta memoria se utiliza desde la placa base para

021*3extraer las características más representativas del módulo, almacenarlas en la B IOS, configurar elsistema automáticamente, e informar al sistema operativo y al usuario de sus prestaciones.

El acceso al chip SPD tiene lugar mediante un interfaz serie, esto es, se dedica tan sólo una línea4 ùA÷Nõ@ý65Nü87

a la extracción de datos. Otra línea se utiliza para el reloj, otra para la alimentación y tres más parael direccionamiento (que determinan el bit a leer/ escribir dentro del byte ya seleccionado en unadirección predeterminada).

En los chips SPD comerciales incluidos en los módulos de memoria para PC, el tamañ o que÷rü�9Eü2:<;más se repite es el de 256 bytes, de los que la primera mitad es de sólo lectura y queda establecidapor el fabricante en el momento de la manufacturación del módulo, y la segunda mitad es mo-dificable por el usuario y alberga aquellos parámetros configurables por él mismo, normalmentealterables mediante opciones del menú CHIPSET FEATURES SETUP de la B IOS (ver sección 24 .3.4 ).=?>�@BADC,EDFHG

*

IKJMLNL�OQP"R SUT8VWS*TX Y[Z]\_^a` bc^dZfeg\heDiaj

Muchas veces la clave para disponer de un sistema de memoria eficiente no está en gastaruna cantidad ingente de dinero, sino en saber escoger la placa base y el controlador de memoriaadecuados, ya que serán ellos quienes hagan trabajar a nuestros módulos de memoria a plenorendimiento.

El tener o no un buen gestor de la memoria en la placa base depende de muchas variables:

¶ El bus de memoria debe tener una anchura mínima igual a la de los datos con los que laüDù<k�l<; ûNõ�m n�oEömemoria responde. Esto es algo que hasta ahora se ha cumplido sin problemas, dado que la

p�q<rspq<ratvuxw�y&z<{}|*zUw�~�y,~��<� ��p

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anchura del procesador ha ido siempre por delante de la de la memoria.

· L a placa base debe funcionar a una frecuencia lo más cercana posible a la máxima que tole- �� 2�.�8�U� � �� 2� ��U�ran los módulos de memoria (ver figura 10 .4 0 ). Si la placa base es más lenta estamos pagan-* ��& (¡�¢£¥¤do por unos chips de memoria cuyas prestaciones no aprovechamos, y si es más rápida, el

controlador de memoria se verá infrautilizado.

Para saber si la memoria que tiene nuestro equipo hace funcionar al sistema a pleno rendi-miento y viceversa, muchas placas base son capaces de efectuar comprobaciones internassobre la máxima velocidad tolerada por ésta, e incluso de introducir estados de espera se- ��§¦ �U��¨ � � �� 8� �gún el caso. L a B IOS de las placas modernas suele disponer de un menú de configuraciónde memoria donde se nos informa del protocolo de comunicación con la memoria en ciclosde la placa base. L a mejor situación se daría cuando leyésemos el mensaje “ Z ero Wait StateMemory” (Memoria de cero estados de espera).

¸ Al margen de las variables más ligadas al hardw are, también disponemos de numerosasmejoras al nivel organizativo que irán orientadas a aprovechar el ancho de banda del bus del ©.� ª�¨U�6��¨2�6« �2�.��¬ �*¦��§��sistema y la localidad espacial que tengan las referencias a memoria con objeto de mejorarel porcentaje de uso del bus y el tiempo de ciclo de la memoria. Este objetivo es compartidopor la organización de la memoria caché en líneas, las cuales, a su vez, condicionan el diseñ ode la memoria principal y la anchura del bus que une a ambas.

L a principal ventaja de actuar al nivel organizativo es que puede infl uirse decisivamente en elrendimiento de la memoria con un coste próximo a cero. Por tanto, no es de extrañ ar que hayan �*®©¯¨� ��¨ �U�*��*� ��©¯¨��proliferado multitud de esquemas organizativos, incluso dentro de una misma arquitectura. L afigura 10 .12 resume las distintas divisiones organizativas en que se descompone un sistema de

* ��& (¡8°±¤memoria principal tipo PC, así como su jerarquía. Describiremos los niveles superiores primero,ya que conforme avancemos hacia abajo en la jerarquía encontraremos mayor complejidad parasu entendimiento. L a figura 10 .13 pone de manifiesto cómo se relacionan las tres dimensiones

* ��& (¡8°�²lógicas en que puede descomponerse el mapa de memoria con los componentes físicos que lasimplementan.

³ ´¶µ[·�´¸º¹_»K¼½»�¾�¿ÁÀ Â ».¿ ÃÅÄ}À ÆÇÄ_ÈÉ¿ ÊÇ¿ Ë]ÂÌÈ]ÃÅÄ"»En una primera visión del sistema, podemos considerar la memoria del PC descompuesta en

bancos según una división horizontal y disjunta, esto es, una petición a memoria está en uno ��2�.�*¨ �y sólo uno de los bancos. Estos bancos pueden tener diferente longitud, pero tienen todos lamisma anchura, que suele coincidir con la del bus de datos de la placa con objeto de maximizarel rendimiento de las transferencias con el procesador.

L a utilidad de una descomposición en bancos es múltiple, a saber:

¶ Mientras un banco está funcionando, los demás se encuentran desactivados. Esto permite alos bancos compartir cierta circuitería sin incurrir en confl icto alguno, como los registros de ��2��¦�� §¬ ��6�§®,�entrada y/ o salida de datos, o incluso a un nivel más interno, las líneas de lectura de datosde las celdas.

· En lugar de un único bloque de memoria, ahora disponemos de un mosaico de bloquesde diferente tamañ o con los que componer un mapa de memoria que admite un sinfín de � � �UÍ��.� � �2� �*�combinaciones y formatos comerciales.

¸ Permite la configuración de un mapa de memoria heterogéneo con direcciones de memoria Î��*¦ �8��¨2« �§�� *�de diferentes características (por ejemplo, unas más veloces que otras). B ajo este supuesto, elcontrolador de memoria debe ser capaz de sincronizar la placa base y los módulos en cadacaso que se le pueda plantear, conjugando a su vez un voltaje común que no sea nocivo.

ÏÑÐ Ò�Ó�Ô2Õ×ÖxØ ÙÛÚ�Ü�Ý�Þàß�áUâãÚ ä�åæÓçÔ*ä½åWè2é�åWÔ2Ó�Ù

Direcciones en el rango[0, 128Mbytes)

Direcciones en el rango[256Mbytes, 384Mbytes)

[128 Mbytes, 256 Mbytes)

Segunda mitaddel busdel bus

Primera mitad

(16 Mbits x 32 bits) (16 Mbits x 32 bits)

(16 Mbits x 64 bits)

(16M x 4)(16M x 4) (16M x 4) (16M x 4) (16M x 32) (16M x 32) (16M x 4)

B A N C O 0

MO DU L O SI MM 0 MO DU L O SI MM 1 MO DU L O SI MM2 MO DU L O SI MM3

MO DU L O DI MM 1

C H I P 0 C H I P 1 . . . C H I P 7 C H I P PA R I DA D

...

......... ...

... ......

...

...

MO DU L O DI MM 0

B A N C O 1 B A N C O 2

C H I P 0 C H I P 1 ... PA R I DA D

C E L DA 0, C E L DA 1, ... C E L DA 8K (F I L A 0)C E L DA 0, C E L DA 1, ... C E L DA 8K (F I L A 1)

C E L DA 0, ... C E L DA 16K (F I L A 0)C E L DA 0, ... C E L DA 16K (F I L A 1) ... ... ... ... ... ... ... ... C E L DA 0, ... C E L DA 16K (F I L A 32K )

+ +

C E L DA 0, C E L DA 1, ... C E L DA 8K (F I L A 8K )

SI ST E MA DE ME MO R I A DE 384 Mbytes

ó ó

4 32

êìëîíðï¶ñÅò ó�ôöõ÷ó�ø ù"úðû�üdýÿþ��¯þ ü&þ��Uü��.û��Kþ� Uû��&þ�� û�ü�� aü�� ý��Uü�� û��û ý�� ! þ½û ý��"�#�$&% û��'��û��)(�*+�,�Uü��û-�2þ��cý.� ýÿþ��/�0�2þ��Uü}ü��çýÿþ��¯þ ý��0� 1(û��#�0�<ü�2�3Uü4��.ü�ýÿþ��¯þ ý�� ü4� û!�#�657��û8�0�"��9ÿý��<ü�2�:38ü;��<üfû ü4�<�!�0 [ü=�>��!��?�!��cý��>��û�ü4�&þ��½û�ü@�A�B5 þ��üC�D�-� þ ý�3��E�&þF�2û�üG�§û! û��'��H½ü4�&þI�§û�ü�(J%Ìû<ýKû��65KþK� ü��L�-M<û-� þ� *û1 þ ýÿþK�8�0��ü&þ��û��0�J��N�0�-��!1�O;�0��ý��N�dþ��KþK� þ� Uû!P� ��JQ��R�� ý��N�KH��Uû<ü ý��}ýÿþ��S�0�§þ��û��dþ��0�J��T: û!��U�!��65(û��½ûdü=�S��,þ½û�� þ ý�û�ý ý��T�� VW� M� ��2þ û ý��0�X��0�Uü û�ý��(

Dentro de la arquitectura del PC se tiende a aumentar el número de bancos de las placas basepara abrir el abanico de posibilidades de configuración tanto cuantitativa como cualitativamente.YUZ�[�\UZ [E]/^�_Así, con la memoria SIMM de 30 contactos, lo normal era tener un único banco. En la memoriaSIMM de 7 2 contactos, el caso más frecuente era dos bancos (cada uno con dos módulos). Y en lamemoria DIMM, donde cada banco se implementa con un solo módulo, lo normal es encontrartres e incluso cuatro bancos independientes.

`badcWe f gih@j k,lCminoh+j j�p nqhNr s@hNmtpim uvp r wNuLxCy�hPj

Cada banco del sistema de memoria suele descomponerse a su vez en partes iguales o m ó -

d u los, que en el caso de los PC son los populares SIMM o DIMM. El número de módulos quez|{�}~}��0��{�}~}

integran un banco vendrá dado por el cociente entre la anchura del banco y la del módulo, dadoque todos ellos deben tener idéntica longitud y anchura.

L a descomposición de un banco en módulos es el resultado de una carrera perdida por partede la memoria: L a de tratar de seguir la estela del ancho del bus de datos del procesador. L a tabla10 .7 resume la evolución de estas dos variables sobre los procesadores de Intel para PC en sus��/�'�

*�S��/�D�J�~�/�'� siete generaciones.

Los primeros PC necesitaban tantos módulos como bits tenía su bus de datos, ya que cada mó-� �E�B�~��U� �U�~� �~�J�dulo de memoria era en realidad una pastilla DIP de anchura igual a 1 bit. Posteriormente, con la

� ��0�llegada al mercado de los módulos SIMM de 30 contactos, el primer formato que aglutinaba múl-tiples chips en un solo módulo, la memoria llegó a una anchura de 8 bits, consiguiendo alcanzar al

� �J�0��procesador 8088, y necesitando luego de dos módulos para dar servicio a los procesadores de 16

�'��6��M ¢¡�£�¤¦¥/£� 4§¨¡�§ª©�« ¬S

®¯®° ±²³ ´±²µ¶ ²´³ ·

ó

64 Mbytes

64 Mbytes

32 Mbytes

16 Mbytes

176 Mbytes

BANCO 0: ZOCALO DIMM 168 contactos



N iv e le s n o

BANCO 3: 2 ZOCALOS S IMM72

e n t r e la z a d o sN iv e le s e n t r e la z a d o s

Pastillas

llenad o con u n m ód u lo d e 2 p astillas sin p arid ad



llenad os con 2 m ód u los d e 8 y 2 p astillas

1 ª D im e n sió n : B an c o s

3 ª D im e n sió n :

2 ª D im e n sio n : M ó d u lo s

¸º¹¼»¾½À¿qÁ Â!ÃbÄÅÂ!Æ ÇÉÈËÊIÌ;Í6ÎÐÏ�Ñ�ÌMÏ�Ñ�Ò�Ó Ô�Õ�Î!Ó�Ö�Ê�Ó�×¼Ñ�Ø�Ê�Ö!ØÙÏ�ÑÚÕ�Ö�Ì>Û�ÜÞÝ Î�Õ�Ö�ÌTÏ�Ñ�ß8Ñ0ß�Ö-ØMÊFÎ�Ï�ÑÚÒ�Ó�ÎÐÔ�ÕKÎ�Ý0Î�à#Î!Ì�Ñ�Ô#Î�ØBÎá�âdã�äPÓ Ñ ÕKÕ�ÎåÔ�Ö�Ï�Ñ�ßæÖJÌËÎ-Ô.Ø�Ñ/Ý�ÊIÎ�Ø¦ÕIÎ-ÌLÍ�Ø�Ñ�ÌdÏ�Ê�ß�Ñ�Ó#Ì4Ê�Ö!Ó�Ñ�ÌdÑ Ó çJÒ.ÑèÌ�Ñ�Ö�Ø�éJÎ�Ó�Ê�Û�Î!ÓÐÕKÜ-é�ÊKÝ�Î�ß�Ñ ÓEÍ�ÑÙÕKÎ�ÌêÝDÑ�Õ�Ï�Î-ÌËÏ�Ñß8Ñ�ßæÖ�Ø�ÊFÎ.Ç�ë�Î�Ó�Ý�Ö�Ì�ì�ß�Ü�Ï�Ò�Õ�Ö�ÌºíîÝ6ï�Ê�Ô�Ì�ã

ð¾ñ�ò�óDô�õ�öU÷�ò7ñ øºùUóUúJû�ñüöè÷�ô�ý�þ�û|õN÷!ô ÿ��Ëô!ñ�ò��òÚ÷�ô�� 7÷#ûEý ò!õºó�ò��dô�ñüó�� öEý ô0õ� ô�ù|ô�ñüöUó�� ù ÷�ô�� ù��;ô�ý ÷�ö��;ò�õN÷!ô-ý��ñIò�ó�ô0õ�öU÷!ò7ñ �?ô�ó�ò��Ëô�ùU÷JöEþ�ý ô øºý��;ô�ñ ù~ö��~òávØ�ÊKß8Ñ0Ø6Î �� èà�Ê Í6Ì ÙÏ�Ñ"!$#&% % '�� æÏ�Ñ�()#¢á* �+ávØ�ÊKß8Ñ0Ø6Î ��+ �+æà�Ê ÍBÌ ,RÏ�Ñ"!$#&% % '�� +8ÏÞÑ-(.#¢á) /+!7Ñ�é-Ò.Ó�Ï�Î ��,��+ �+æà�Ê ÍBÌ ,RÏ�Ñ"!$#&% % '�� +8ÏÞÑ-(.#¢á) /+0�Ñ�ØMÝ Ñ0Ø6Î ��'��+ '1,èà�Ê ÍBÌ 2ÚÏ�Ñ"!$#&% % '�� 2åÏ�Ñ�!3#¢á+á�'��âGÒ�Î!Ø=Í6Î ��42��+ '1,èà�Ê ÍBÌ ÙÏ�Ñ"!$#&% % 56, 2ÚÏ�Ñ"!3#&% % '��7 Ò.Ê�ÓJÍ6Î átÑ0ÓJÍ�ÊKÒ�ß +�2�à�Ê ÍBÌ TÏ�Ñ8(�#&% % �+�� ,RÏ�Ñ"!3#&% % 5�,!7Ñ:97Í�Î átÑ�Ó�ÍMÊ�Ò#ß #;#Cí<#=#># +�2�à�Ê ÍBÌ TÏ�Ñ8(�#&% % �+�� ?ËÖèÍMÊ�Ñ�Ó�Ñ

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bits (8086 y 80286). A raiz del nacimiento del bus de datos de 32 bits (procesadores 80386 y 804 86), Y[Z \1]:^�_`ba \�]c^�_aparecen los módulos SIMM de 7 2 contactos, que consiguen de nuevo empatar con el procesador.F inalmente, la llegada del Pentium y el bus de datos de 64 bits impone de nuevo una división en Z�d \�]c^�_dos módulos SIMM que desaparece con la llegada de los módulos DIMM de 168 contactos y 64bits de datos.

La obligada sincronización que requieren los módulos de memoria de un mismo banco parallenar la anchura total del bus condiciona a su vez la confi guración. Por ejemplo, una arquitectura e�fhg6i6]jej]�f:g4klg4^nm6_Pentium provista con zócalos SIMM7 2 debe venir siempre provista de un número par de zócalos,pues é stos deben llenarse de dos en dos para completar cada banco de memoria. Si dejá semos

o�o prq6sctvuPwnx�y-z[{�|I}.~/��yn��q"s��c�[��scq6x

BUSDE DIRSDE LAPLACA BASE

PLACA BASEDE LADATOSBUS DE

TEM PORIZ ADOR DE REF RESCO

BUF F ER PARA DIRECCION F ILA

BUF F ER PARA DIRECCION COL.

CON TROL DE REF RESCO

CON TADOR DE REF RESCO

CON TIN UADE CORRIEN TE

Vcc

DECODIF ICADOR COL.

M ATRIZBIDIM EN SION AL

DE CELDASDE M EM ORIAF ILA

DECDE SEÑAL

1 0 2 4AM PLIF S

SALIDA DATOSBUF F ER PARA

EN TR. DATOSBUF F ER PARA

OE

3 2

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3 2

DE

G EN ERACION

6 4

3 2

3 21 3 1 3

3 2WE RAS CAS

CON TROLBUS DE

1 0 2 4 x 1 0 2 4

CAS

CAi

RAS

RAi

ZOCALOS DE MEM.

POR SEPARADO

A LA PLACA

BASE

SOLDADOS

2 CHIPS

CONTROLADOR

DE MEMORIA:

INTEGRADO EN

UNO DE LOS CHIPS

DE LA PLACA BASE

MODULOS DE MEMORIA:

INSERTADOS EN LOS

DE LA PLACA BASE

G EN ERADOR

RELOJ

LAM IN A DEL SEG UN DO M ODULO SIM MCON TEN IEN DO LAS CELDAS DE M EM ORIA

BUF F ERS DE LECTURA/ESCRITURA

PARA EL SEG UN DOM ODULO SIM M

�� n� ��.��6��$ .¡�¢¤£$¥�¦§ �¨©�$ *¦�ª�¨=�«¨>¬= /��B�$ *�O c�X£��P�K�®l£�ª�¨=¦¯�°�¤±°��¨;�³²�ªO /ª´�O²$�$¦§¢³£�¨/µ�¶�¦§ /�$ ��·§�= �:��6�¸¨; Oh²��O£W¢³�¹��n¬�=�³º<�$ ¯c l¢��¨B �¨B c¢»h /ª�¬�=£¹ª� /¦§�½¼4¢³��Kh£U�$ l¢¾�X�³¨=�X£ ¨>£�¡§�= O /¢¾¥1¦� ¯h�³�¸:¦�ª��6ª l¢�P /¨>¬=£ �$ ¹ l¢« l�X cª�¬P£�¨/µ¿¶À�� ¨=�Á¬P¦r�4�ª�£�¨��X &ÂD£��Ã ·Ä£$�$ /�� /¨;¬��¡�¢¤ �: /��¦�ª�� h£��P� /¨=·Ä£�ª��$ cªÄ:�� h£�ª ¢K� ±°�«¨=�¤²�ª cÅ�¬P l�Pªr�´¥�¦r .¬ cª§ /��£�¨C�$ c¢�Ær��§Ç»��= ��= /¢³�6¬=�«±�£��V¢K��X /��£��=��È3Æ� /�X£�¨�¨> /É��6¢«�³º/��£"¢³£´¥�¦� ®Ê�£��"·Ä�6�=¬= 8�$ l¢l£�ª�¬=�P£�¢��$£��T�� O�� /�X£��P�³��È��¨=Ë©:£��X£W£4¬�=£�¨Bh�³�Pl¦§�¤¬=£�¨ÌÃ �= /��¨&¬�=£1¨T·��=£�·Ä£��Pl�¤£�ªr��£�¨�·Ä£��B¢«�W·§�£�·r�«�Í·�¢��/�¡��¨; �µ

algún módulo SIMM conectado sin su correspondiente pareja, habría accesos de datos que sequedarían en los 32 bits y no podrían llenar los 64 bits del bus que espera la caché para completarel tamañ o de su línea de 8 bytes. Ademá s, es deseable que los módulos tengan idé ntica velocidad,ya que si uno es má s rá pido que otro, tendrá que esperar siempre a su pareja, con lo que en laprá ctica funcionará tan lento como ella.

La fi gura 10.14 detalla los componentes de un módulo y sitúa a é ste en el contexto general deun sistema de memoria.

Î�Ï�ÐÒÑ Ó Ô¿Õ�Ö × ØCÙ.Ú¾Û³Õ©Ö Ö�Ü Ý�ÕC× Þ�ÕCßàÜ¿ß Ù¾Ü ÝLá¾âãÞàÖ

Antiguamente, la memoria se adquiría por pastillas o chips cuyas patillas se pinchaban a laplaca base de forma independiente (ver conexión DIP en la sección 10.6). Ahora, la unidad deä4å=æÄç/è:é

*

memoria en lo que respecta a su compra y conexión a la placa base es el módulo, que se componede un número determinado de chips.

Los chips pueden apreciarse externamente con sólo echar un vistazo al módulo comercial.êcë6ê�ì�í/îcï�ðjí/êInternamente, los chips de un mismo módulo son todos iguales en sus pará metros de má s bajonivel (velocidad, voltaje, temperatura, ...). La única diferencia potencial estriba en que algunos

ñ ícònî/ìnîcï�ðjílêchips pueden alojar bits de datos y otros bits de paridad, lo que puede dar lugar a una anchuradiferente en cada caso (hay un bit de paridad por cada ocho de datos).ì6ójô ñ înô ð[õ�í[ë

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�H�� R��w� �_� zR��z3�#q�x;��:r�q�pJ�Vz�r��_xD|w�Cru�s Xp:¡�r¢�_xI£�xV£{��pJzg¤¦¥�§�¨ �\�3v©|w�CruªC«XxDr�x�£{��v�q�zR�,��v{|:��rH£o¬_�_«|w�4r�V�3£{xV�s�\pJz&|:x.rM�_xd¨®pJ�\�,��v°¯±x.�� ?vX��|w��²�³Knz&´%�Oµ¶�3��£�z&q��K·¹¸*¨ ¨ º

E l chip es ahora la unidad de integración en silicio con la que cada fabricante montará susmódulos de memoria. E n función de sus dimensiones será necesario conjuntar un número de-terminado de chips por medio de lógica adicional. La división en chips es por tanto una opciónreservada al fabricante, que é ste suele aprovechar para tener un mayor grado de fl exibilidad enla confección de módulos comerciales. La tabla 10.8 muestra los diversos tamañ os que utiliza la »R¼�½¿¾.À#Á

*

empresaZ +Â !�J<X>

para integrar sus chips de memoria DR AM en formato SIMM.

La anchura del chip determina, por un lado, la unidad de palabra seleccionable al nivel de ÃVÄCÅ#Æ/Ç!È!Ãpastilla y, por el otro, el número de chips necesarios para fabricar el módulo (exceptuando a losmódulos R IMM, en todos los SIMM y DIMM su anchura se obtiene como resultado de multiplicarla anchura del chip por el número de chips, ya que actúan todos simultá neamente).

H istóricamente, la anchura del chip ha venido en aumento para dar servicio al mayor anchode módulos y buses. Así, de la anchura de un bit se pasó rá pidamente a la anchura de cuatro É�ÊRË/Ì ÇCÅ/Í�ÎÄbits, denominá ndose este chip Nibble Mode DR AM (un nibble son cuatro bits). A partir de ahí, laanchura pasó a formar parte explícita del tamañ o del chip. Por ejemplo, el primer chip de la tabla10.8 no se referencia como una pastilla de 2 Megabytes, sino como de 1 Megabit x 16.

La longitud de cada chip (número de palabras) tambié n muestra una clara tendencia al aumen-to, empujada por la necesidad de conseguir módulos de mayor capacidad al tiempo que se reduceel número de chips por módulo. Así, en los módulos DIMM y R IMM de 2003 con capacidad totalde 5 12 Mbytes solemos encontrar chips de tamañ o 64 o 128 Mbytes.

Ï Ð�ÑDÒ`ÓÔ�Õ~Ö ×ÙØ9ÚÜÛÝÖ ÖCÞ ×ßÕ�à ÛHÕ1áÝÞ�á âHÞ ×ßÞ�ã:âHäåÖLa celda es el elemento que almacena un bit de información, es decir, el á tomo de la memoria. æ Í#ç ËNè é!É Å É/Ì.é Ã è

E n el caso de la memoria diná mica, el cero o uno lógico del bit se registra con una carga positivao negativa en un minúsculo condensador de 25 -30 fF , cuya capacidad puede incrementarse cam-biando el dielé ctrico (material que separa las placas del condensador) de óxido o nitrido por óxidode tá ntalo ( êIë j;ìIí ). E n función del fabricante tambié n puede cambiar el tipo de celda utilizadopara la integración en silicio (llana, surco o loma son las tres denominaciones según su relieve).

La diferencia de potencial que resulta en el circuito de memoria como consecuencia de la lec-tura de esta carga es tan pequeñ a que obliga a colocar circuitos de amplifi cación. E sto aumenta la Ã#î&ç Ì ÍVï�ÍNÅVÃRÅ/Í�ÎÄlatencia de la memoria, pero es el precio a pagar por utilizar unos condensadores tan minúsculosque permitan integrar millones de celdas en un mismo chip. E sta elección supone en cierta mane-ra priorizar el tamañ o frente a la velocidad del chip, algo que forma parte de la fi losofía de diseñ ode las memorias diná micas y que las distingue de otros diseñ os como las caché s.

ð4ñ òóRôVõPö�÷!øúùüû#ý�þ�ÿ��9ù��^ó ô�� ôVóRø

SAPSAN

AMPLIFSDE SEÑAL 1 2

3 4

salen de cada amplificadory entran al decodificadorde columna

Un par de líneas I/O

Celda básica de un bit

salen de cada celda y entran alcorrespondiente amplificador de señal

Línea BL

Línea BL

Estas dos líneas de amplificación

CIR

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D D D D 4DECODIFICADOR DE COLUMNA

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La ar q u i tectu r a de un chip de memoria diná mica con su malla bidimensional de celdas se��X�k��K� ��muestra en la fi gura 10.15 . Las líneas verticales se denominan �� (Input/ O utput - E ntrada/ Salida),

* �K�0�Q�� y sirven para la lectura/ escritura de datos de/ en las celdas seleccionadas por medio de los deco-difi cadores de fi la y columna. Las líneas horizontales se denominan ¡)¢ (Bit Lines) y se encargande introducir una pequeñ a diferencia de potencial que se amplifi cará positiva o negativamenteen cada celda en función del signo de la carga de su condensador asociado.

La diferencia de potencial que aparece en las líneas ¡;¢ es siempre positiva al margen del signode la carga del condensador. E sto permite a todas las celdas de la misma fi la compartir el valor detensión independientemente del dato que contengan. Por otra parte, dado que sólo se selecciona��£Y¤K¥��K� �� una fi la en cada ocasión, se pueden compartir los circuitos de amplifi cación de señ al para todaslas fi las, y como en cada columna de la malla hay a lo sumo una celda activa, se puede tambié ncompartir la pareja de líneas verticales I/ O para todas las celdas de una misma columna.

La lógica de control encargada del protocolo de activación de datos se ubica en el centro delchip partiendo por la mitad la malla de celdas de arriba a abajo para minimizar el cableado. U na��¦I��w��§ � ¨ �

� � �%¤'� � �K£� estrategia similar se suele adoptar para ubicar los amplifi cadores horizontalmente, compartiendolas fi las de la matriz de celdas para retener temporalmente los datos de la fi la solicitada en esperade recibir la columna para sacar los datos al exterior.

E l número de amplifi cadores de señ al se corresponde con la longitud de la fi la de celdas,compuesta por una serie de columnas de N celdas, y será n sólo los N amplifi cadores de estas

��© ¤X��w£ ¨ ��¤w¥ � � ª��Q« celdas los que se activen en cada chip para cada acceso, una vez proporcionada la coordenada de

columna.

U na pregunta que surge al observar el diseñ o de los chips de memoria es por qué no se im-plementa é ste para abarcar el módulo completo. Si bien minimizar el número de chips favorece

��© ¤X��K£¨ � ��¬X��¥X la sincronización interna del módulo (y por lo tanto, su velocidad intrínseca), supone tambié n

�®I¯°@®I¯i±³²Y´¶µ0·I¸E¹�·�´hº»µ/º½¼I¾ ¿tÀ

ÁÂÁÃ ÄÅÆ ÇÄÅÈÉ ÅÇÆ Ê

256M

648

32M

Bus de salidade datos

de señal

32

128Kamplificadores

32 celdas

4K columnas

8K filas

32

32M

32

32M

ALTO NIVELVISION DE BAJO NIVELVISION DE

Mapa de

memoria principal

(256 Mbytes):

Módulo de

memoria DIMM:

Estructura lógica

del módulo:

Estructura física

del chip:

Ë�Ì�Í�Î�ÏgÐ Ñ�Ò�Ó�Ñ�Ô ÕwÖ�×tØ0ÙGÚ�ÛFÜQÚXØhÝjÙkÝ8Þ�ßaàBÞSá�ÝÙGâäã:åçæjØhÝÙGâ:è1×<à8âyÛF× ÛFÚSéYÝjâäè;×�à1êìëäí�è)×�Ø-è;×<àBâOÙ Ú�ß6Ù × Ü�Ù/Ý8Þ�ßFè;×Gà1ÛCâSÜTâè)×#ÛL× ÛFÚSéYÝ8âMâ{îXï1×<×�Øñð@âKÛFÚIØvòTâwó)ÝPð0ïQâ�è;ÚXØEôçõ�ÝØhÝ8Þ�ßL× ß>ö óXãXðY×�Ø@÷�íSâ:àâM×�ØRð0éYï6Ùkð0ï)é@âOÝPß'ð-× é-ßTâOâ:ß1Ý8õ�× àQè;×�Ùk×�à8èTâSØ�øùúÚIØì×�Øhð-âIè;ÚIØ�Ý8ßXð0×�é0ÛF×�è)ÝPÚ'ØìâKðYâSû1× ßüâ[àPÚXØýÛFÞ;è;ï)à8ÚIØ�í1Ù%ò1Ý8ÜTØ�ã�â�ÛaÜTàPÝPþQÙ âIè;ÚSéY×�Ø�è;×:Ø0× ûTâSàeø1ÿ�Þwð-×�Ø0×MîXï1×O×�à ó'ãXð-×ß6Ú\×�Ø:ï;ð-ÝPàBÝ � â�è;Ú ÙGÚ�ÛFÚ âKßTÙ%òVï)é@â�×�ß ß)ÝPßTáSï1ß)Ú è1×C×�ØRð0ÚIØM×�ßXð0×GØ�í Ü`Ú�é{à8Ú îIïT×Cß)Úié0×�Øhï)àPðYâüâIè;×GÙGïTâ�è;Ú�ð-× ß)×�é0àBÚÙ ÚSÛFÚFé0×Gåç×GéY×GßTÙ Ý8âTø

aumentar el tamaño de cada chip, creciendo a su vez tanto el número de líneas I/O como el deamplificadores de señal; lo primero aumenta el ruido de las señales y perjudica la fiabilidad delchip, mientras que lo segundo supone un aumento de la potencia consumida y la temperatura.

El ejemplo 1 0 .4 ilustra la descomposició n de dos mó dulos de memoria en chips, celdas y am-plificadores, que completamos con la figura 1 0 .1 6 , donde se esquematiza el último caso.

�� ! "�#� Ì � Ì%$�& ' � � $�'�Î)( �� ' � �*��!� Ï ÌjÐ +-,/. . 0 � ,/. . � &�-1 Ì �� 0 �-� (2'gÐ �

U n mó dulo S IM M de 1 6 M bytes fabricado con 8 chips dispone de:

ä 4 M palabras de 3 2 bits en el mó dulo, organizadas ló gicamente en una matriz de 2K filasx 2K columnas de 3 2 bits.

ä 4 M palabras de 4 bits en cada chip, organizadas físicamente en una matriz de 2K filas x2K columnas de 4 celdas.

ä 8K (esto es, 81 9 2) amplificadores de señal en cada chip para retener las 2K columnasde 4 celdas una vez seleccionada la fila, y de los que só lo 4 de ellos sacará n datos alexterior una vez seleccionada la columna.

324 5"687:9<;>=@?BADC/EGF-H*IKJLA@MONP6Q7�MRNTS:U/NT7:68?

U n mó dulo D IM M de 25 6 M bytes fabricado con só lo 2 chips contiene:

ä 3 2 M palabras de 6 4 bits en el mó dulo, organizadas ló gicamente en una matriz de 8K filasx 4K columnas de 6 4 celdas.

ä 3 2 M palabras de 3 2 bits en cada chip, organizadas físicamente en una matriz de 8K filasde 4K columnas de 3 2 celdas.

ä 1 28K (esto es, 1 3 1 .0 7 2) amplificadores de señal en cada chip para retener las 4K columnasde 3 2 celdas, de los que só lo actuará n 3 2 en cada acceso.

VXWZY[Y�\�]_^ `KacbT`�`d egfihkjml npo�npqsr

U n entrelazado de factor t descompone la memoria en t bloques de anchura y/o longitudu@v w@x8y{z}|K~ �

inferior, con objeto de simultanear el acceso a estos t bloques a partir de una direcció n común.

El pará metro t se determina en funció n del coste hardw are del controlador, si bien tambié nrevierte positivamente en el rendimiento esperado, obtenié ndose una ganancia má xima de factort , siempre dependiente del número de accesos que puedan aprovecharse dentro del sistema.

��

��

� � � ��X� ��Z�� *�� X�k¡�¢@¡�£�¤ ¥ �k¡ ¦K§)¨X�� "¦c©�¡��k¡ª �«O£�¡�£

S i bien la segmentació n del procesador puede ser trasladada a la memoria de manerainmediata, la superescalaridad tiene su reencarnació n aquí en forma de entrelazado.Tanto la superescalaridad del procesador como el entrelazado de la memoria son estra-tegias orientadas a trabajar simultá neamente sobre múltiples peticiones, de cá lculo sobrelas AL U en el caso del procesador, y de acceso sobre las celdas en el de la memoria.Así como en el procesador el factor de superescalaridad se encuentra emparentado con eldiseño de las capas superiores del hardw are, principalmente el conjunto de instrucciones,el factor de entrelazado se haya íntimamente ligado al diseño de la capas superiores de lajerarquía de memoria, en este caso, la memoria caché y su tamaño de línea.Ahora bien, el entrelazado cuenta con dos argumentos para asumir factores má s elevados:

¶ N o supone un coste tan elevado, ya que no se replica circuitería, sino que se organi-za de forma má s eficiente la ya existente. Aquí se parece má s a la segmentació n, yaque se incrementa la complejidad en la unidad de control, no en la de datos.

· El pará metro al que se encuentra ligado su aprovechamiento admite valores má sgrandes: R esulta difícil encontrar un có digo con un centenar de instrucciones in-dependientes que justifique un factor de superescalaridad, pero no una caché conlíneas de 1 28 o 25 6 palabras de memoria principal.

En la prá ctica, el secreto de un buen entrelazado está , al igual que en la superescalaridad,en conjugar rendimiento y coste de forma que las capas hardw are y softw are del equipoesté n lo má s compenetradas posible.

¬/k®¯¬K¬°® ±�²/³µ´�¶K·¹¸{º»¸½¼°¾ ¿cÀ

ÁÂÁÃ ÄÅÆ ÇÄÅÈÉ ÅÇÆ Ê

BLOQUE 0 BLOQUE 1 BLOQUE 2 BLOQUE 3

256M

4

256M

4

256M

4

256M

4

128 Mbytes 128 Mbytes 128 Mbytes 128 Mbytes

LA D OR D E

MEMOR I A

C ON T R O−

256M

16

A c c eso a lo s blo q u es d e m em o r ia

en p a r a lelo y tr a n sp o r te p o r

el bu s d e m em o r ia ta m bié n

en p a r a lelo

BUS D E MEMOR I A :

P a la br a d e m em o r ia d e 16 bits

25

6M

x4

25

6M

x4

25

6M

x4

25

6M

x4

(256 Mp a la br a s d e 16 bits)

512 Mbytes

S I S T EMA D E MEMOR I A :

BUS LOC A L

H A C I A EL

P R OC ES A D OR

ËÍÌÏÎ�Ð)Ñ�Ò Ó}Ô)Õ Ó×Ö Ø�Ù_Ú2ÛÝÜµÞ:ß�à}á�àGâ�ãäÞ:ÚåàGÚ"æ»ç�èXÜµàmâ�ÞêéëàìæíÛÝãkÜïî�ð ñ�ò�à8Ü»àäß�ã×óõô�à8Ú�æ½ãkóõâ�Þgö�Þ½ö�ãkÜÝ÷RàQò"ÜÝ÷øÚ"æí÷ùò�àìß ú

En la literatura té cnica, las unidades en las que el entrelazado descompone la memoria suelendenominarse mó dulos o bancos, pero nosotros las referenciaremos aquí como bloques de forma ûìü°ýKþKÿ��gené rica para evitar confusiones con nuestros mó dulos y bancos de memoria del P C , que nonecesariamente han de estar entrelazados.

� �� L a visió n ló gica de la memoria nos ofrece una sucesió n (longitud) de palabras de una anchura

determinada, conformando un espacio bidimensional. L a descomposició n en bloques que lleva acabo el entrelazado puede actuar sobre cualquiera de estas dos dimensiones.

�� !#"$

C uando la palabra de los bloques entrelazados tiene una anchura inferior a la que viaja por elbus de memoria, tenemos un entrelazado en anch u ra. Todos los bloques sincronizan su contribu-ció n con una parte de la palabra de memoria, volcando porciones disjuntas al bus, donde viajanen paralelo de forma conjunta (ver figura 1 0 .1 7 ).

Al nivel de banco no es posible aplicar este entrelazado, , ya que por definició n la anchura %'&)(ký��*%/ûkü*�del banco es siempre coincidente con la del bus de memoria.

Al nivel de mó dulo, puede aplicarse en buses de memoria de 3 2 bits montados con mó du-los S IM M de 3 0 contactos hasta la cuarta generació n (factor

îsð ñ), o má s recientemente, en

quinta generació n con buses de 6 4 bits montados con una pareja de mó dulos S IM M de 7 2contactos (

îsð +) para extraer la mitad del bus de cada mó dulo accediendo a ambos de for-

ma simultá nea para conseguir una ganancia de dos. M á s recientemente, tambié n se recurre �-,��/.10Kÿ�2@üa esta ganancia de dos en las arquitecturas bajo P entium 4 (bus local de 3 .2 G bytes/sg.) conmemoria R D R AM de 1 6 bits (1 .6 G bytes/sg.), tal y como ilustramos en la figura 6 .5 .

* 354687 9;: <>=Al nivel de los chips que constituyen un mó dulo, este entrelazado siempre tiene su oportu-nidad, ya que la anchura de los chips es inferior a la del mó dulo. En los mó dulos S IM M y (?�-@;&A2B.?�B.�0��

C D E#F1GBHJILK�MON>P;Q�RTSVUXWYN�Z\[]F^G*Z�[`_Ba;[`GBF1M

BLOQUE 0

128 Mbytes

1664 M

LA D OR D E

MEMOR I A

C ON T R O−

S I S T EMA D E MEMOR I A :

5 12 Mbytes (25 6 M p a la br a s d e 16 bits)

M

U

X

4:1

128 Mbytes

1664 M

128 Mbytes

1664 M

128 Mbytes

1664 M

BLOQUE 1

BLOQUE 2

BLOQUE 3

64 M

64 M

64 M

64 M 16

P a la br a d e m em o r ia d e 16 bits

BUS D E MEMOR I A :

el bu s d e m em o r ia en ser ie

en p a r a lelo y tr a n sp o r te p o r

A c c eso a lo s blo q u es d e m em o r ia

bdcfehgjilk m1njopm?q rtsvu w'xzyX{}|�~X| �t��yXu�{�� u��wz�#��ty��| �;wz� x�� |1x�|�{��A��|1u��B� ��ty��yB�� xz��|��xz�}u��|�{ �

D IM M , en los que todos los chips contribuyen al unísono para completar la palabra de me-moria, se utiliza con factor 2, 4, 8, 1 6 y hasta 3 2, desconociendo el controlador de memoriade la placa base de cuá ntos chips proviene realmente la palabra recibida. En cambio, en losmó dulos R IM M se sacrifica este entrelazado, pues el controlador dialoga en cada acceso conun único chip del que obtiene todos los datos.

En la sexta y sé ptima generació n, el entrelazado en anchura se reserva exclusivamente al nivelde chips, ya que los mó dulos de memoria tienen la misma anchura que el bus de memoria. M á s�B� �¡ £¢X�)¢£ X¤¦¥§X¨1©X¨1ª � adelante, cuando el bus de memoria se atreva a alcanzar los 1 28 bits, veremos de nuevo renacer elentrelazado en anchura al nivel de mó dulo para desdoblar su palabra entretanto no se fabriquenmó dulos de 1 28 bits.

«�«¬�«�¬¯® °²±³µ´¶¸·¦¹�º

C uando el bus de memoria funciona a una velocidad superior a la de la memoria, podemosentrelazar al nivel de palabras completas para simultanear el acceso a todas ellas y secuencializarluego el transporte por el bus. El factor de entrelazado » determinará en este caso el número deviajes a realizar por el bus.

L o hemos denominado entrelazado en long itu d porque sus bloques se reparten el espaciode direcciones unidimensional (ver figura 1 0 .1 8). En funció n de có mo realicemos este reparto,podemos distinguir dos esquemas bá sicos:

¼¾½£¿ À)¿£Á¦Â�À£Ã¡Ä1¿lÅ

E ntrelazado de orden s u p erior. D ivide la memoria total en » bloques de igual tamaño cu-Æ Ç�È É ª Ç�È ¥Ê ¨ � È ª É ª yas direcciones contienen todas datos consecutivos de memoria. Esto tiene la ventaja de

Ë;Ì Í¸ËXË¡Í ÎtÏ;Ð'Ñ�ÒXÓÕÔ/Ö�Ô�×¡Ø Ù1Ë

ÚÛÚÜ ÝÞß àÝÞáâ Þàß ã

simplificar ciertas tareas, como la expansió n de la memoria del sistema o el diagnó stico yreparació n de rangos de memoria defectuosos.

El problema de esta estrategia es su aplicació n, ya que só lo tiene utilidad prá ctica en entor- ä)å?æ-ç�æ/è�é*ènos multiprocesador, donde cada procesador ejecuta un programa que solicita direccionesde un bloque distinto y puede solapar sus peticiones con los demá s. En multiprogramació nno es aplicable porque aunque existan múltiples pogramas abiertos, só lo uno de ellos estáactivo en cada momento, y el fl ujo de peticiones a memoria proviene únicamente de é l.

E ntrelazado de orden inferior. Asigna de forma circular direcciones consecutivas a bloques ê è¡ë ìXí£è�ë¦îæ�î1ï�ë-í?æXìXíde memoria consecutivos, esto es, reparte las palabras de memoria como los naipes de unabaraja entre ð jugadores.

Este entrelazado permite explotar la localidad de referencia a memoria en sistemas mono-procesador y multiprogramació n, optimizando el fl ujo de datos hacia memoria caché , yaque é sta se estructura en líneas de ñ palabras consecutivas que constituyen su unidad detransferencia con memoria principal. H aciendo coincidir los pará metros ð y ñ , la utilidad de ä�å?æ-ç�æ�è¡é*èeste entrelazado en la arquitectura P C es extraordinaria.

ò Al nivel de banco, para que el entrelazado en longitud sea posible debe cumplir lascondiciones de sus bloques, esto es, todos deben tener el mismo tamaño y sincronizarsu velocidad. L legamos así a un punto en el que debemos sacrificar tanto la fl exibilidad ó é�ôBí�æ�ï�æ*ô¡æ*ìen la confecció n del mapa de memoria como su eventual heterogeneidad, dos de lasventajas que justificaban la organizació n de la memoria en bancos.

Este sacrificio só lo puede justificarlo un gran aumento del rendimiento, pero la mismamejora que estamos tratando de conseguir aquí fue ya aprovechada en los años 80 porla memoria F P M R AM (ver secció n 1 0 .1 3 .1 ) con la estructuració n interna de los chips

* õ1öz÷ø-ù;ùde memoria en filas y columnas: L os datos de una misma fila, que para el procesador ú é é�û)í1ìBü�ë1ô;ý�éXè1ìson palabras consecutivas en longitud, salen con una celeridad muy superior que secorresponde con el tiempo de ciclo de la memoria.

En consecuencia, no debe extrañarnos que el entrelazado en longitud al nivel de bancohaya sido escasamente utilizado (só lo un juego de chips para placa base a lo largo ä ó ì ë ó ôXé ó ìde toda la quinta, sexta y sé ptima generació n lo incluye dentro de su controlador dememoria, el þAÿ�� , y está orientado al segmento de servidores).

ò Al nivel de mó dulo, el entrelazado en longitud podría ser útil para multiplicar por ðla velocidad de salida de datos sin necesidad de mejorar la latencia de sus chips cons-tituyentes, conformando ð bloques que respondieran en ciclos consecutivos del busuna vez transcurrido el período de latencia inicial común. S in embargo, a las frecuen- è¡ë�ç*ë��é�ô£æ��/îcias a que se opera hoy en día, una sincronizació n tan fina resulta mucho má s sencillade establecer al nivel interno de los chips de memoria. El mó dulo confirma así su rolcomercial, delegando las decisiones arquitecturales sobre sus chips.

ò A nivel de chip, esta multiplicació n de la velocidad en la salida de datos es utilizada ë/î ç*é ó é£ç�æBè�épor los chips D D R AM y R D R AM con � � , con el único matiz de que los dos bloquesno actúan de forma simultá nea, sino desfasados un semiciclo de reloj.

D entro del chip, aún se utiliza otro entrelazado en longitud para repartir las filas delas matrices de celdas entre ð bloques, favoreciendo la implementació n de los diseñossegmentados como la S D R AM , D D R AM y R D R AM . Esto es consecuencia de que los ë/î ç*é ó ï æ*ç*é óamplificadores de señal de las filas de un chip actúan durante toda la operativa decolumna, que suele dilatarse a lo largo de varias etapas de segmentació n, apareciendodependencias estructurales que se mitigan gracias al entrelazado habilitando variosbloques de amplificadores disjuntos donde podamos simultanear el acceso a las filasdemandadas por las operaciones de memoria presentes en el cauce segmentado. Así,en S D R AM y D D R AM , donde la segmentació n tiene tres etapas, este entrelazado tienefactor dos o cuatro, y en R D R AM , donde las etapas son siete, alcanza ya el factor 1 6 .

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iq`taurCvnwCd _gxyvyrzdk{}|�]Tij`;{~w1]T{��X]��]��Pd a�]�wCrz�y]��P�PxnwC`�a �=�� au`�vy{�d�v�x�a�d�a~�Pd ��/vyr�|la b'`�a�d>xP|lr�wzr��0]ym� a}d��y^�aux �=�� Tau`�vy{�d�v�x�a�d�a~�Pd ��vyr�|la �~d�a�x�wU|�]�h��a~];�Pd�_sx�]��P`��P_)]�wCè�yd �� )��¡ b'`�aud¢xP|lr�wzrC�)] �Pdkwzdk�M]�{~aux_g`�^yds£Prz�;^ �� )¡�� b'`�aud¢xP|lr�wzrC�)] rCheinw�d)h¤d�^t|�]�_srC��^]�iyw1];_�] �~�� )¡�� e� � v�]p¥�è¦§d)^M|}rCxyh � ]�w¨^nrC©�d)wv�]�a�dFª �~�� p�� b'`�aud¢xP|lr�wzrC�)] �Pd«_B¬nrCi ¬yrzi�a ®fa}¯z^�_g{l`�^y`ta bc`¤d)aciq`taurCvnwCd bc`�aud¢xy|}rCw�rz�)]� d)^°wz] �P��c®f� bc`¤d)aciq`taurCvnwCd �� P± �a}d�wCd)_�_�r��^ ��²®�� bc`¤d)aciq`taurCvnwCd �� Pd>³�w´]�ª �²��c®f� bc`¤d)aciq`taurCvnwCd �e� µ0¶ ¬yrzi�a ®fa}¯z^�_g{l`�^y`ta �� P± � ±}·�±�µ)¶�±}¸M� bc`�aud¢xy|}rCw�rz�)]� d)^°wz] �P��c®f� �� Z± � ±}·�±�µ)¶ bc`�aud¢xy|}rCw�rz�)]a�]�wCrz�y] ��²®�� P±��q±}· �� Pd«�y]�|}`Malª �²��c®f� b'`�aud¢xP|lr�wzrC�)] �� ¹»º½¼j¾�¿ À�ÁÃÂzÄ ÅnÆÃÇtÈIÉ)ÈlÊMËyÉ�Ì�Í;ÈIÎPÉ¢É)ÏtÐ}Ñ�ÉkÒ1Í�Ó)Í�ÎZÇ°Ô-ÕXÍ�ÖsÐ}Ç�Ñ~×PØÙËPÐlÚ�ÒzÚCÓ)Í�ÎyÇ�ÈIÉkÏÛÌeÉ�Ì¤Ç�Ñ}Ú1Í/Ü�Ñ}ÚzÏ�ÖgÚCÜ�Í;ÒÝÎPÉkÒÝÞàß�á

Otro escenario en el que el entrelazado en longitud de orden inferior podría ser útil es aquel enel que la caché esté implementada con alguna estrategia de prebúsqueda en memoria principalâpãåä�æFçtè�é�ê;ä�ë�ìque necesite de la transferencia simultánea de un grupo de líneas consecutivas desde memoriaprincipal. Pero este escenario no es muy aconsejable en la arquitectura PC debido a que la pre-búsqueda incide en una mayor congestión del bus local.

í§î�ïZð ñóòXô õZöø÷1ùÃúüû ýnþsÿ�� ¿��¤ý�� ýn¾R¿��ÿ �ý ¼q¿�� ¿ �� ¿ ��1¿��¿ø¾°ý��¨ýy¾�¿��¿��ÿ

Tomemos como partida el sistema de memoria descrito en el ejemplo 10 .2, donde calculá-bamos un ancho de banda de 74.43 M bytes/ segundo.

ä Con un entrelazado de la memoria en longitud de factor 8, la salida de los datos des-de memoria se reduce desde 80 ns hasta sólo 10 ns (los ocho bloques entrelazadosresponden al unísono en el tiempo de un solo acceso). L a llegada de la direccióny el transporte de los datos, en cambio, quedan inalterados. L a suma total queda:�� ! "��#� �" $�� % &��'�(��"�

para 8 bytes de datos, lo que arroja un ancho debanda de 234.74 M bytes/ sg.

ä Para que el entrelazado se aplicase en anchura con ese mismo factor 8 deberíamos con-siderar una palabra de memoria de 8 bytes para tener 8 bloques de 1 byte de anchura,y un bus de memoria de 6 4 líneas para que esta palabra viajara completa por el bus.E n ese caso, la salida de los datos se reduce de igual forma que antes hasta los 10ns., pero además el transporte requiere un solo viaje de 2.5 ns. E n total, tenemos:��)� �* $��+� �,�-�� % �*�(��"�

para 8 bytes de datos, lo que arroja un ancho de bandade 50 8.6 0 M bytes/ sg, casi siete veces superior al de partida.

.0/�1-.32�1 46587:9!;�<=<?>@7:9BADC E!F

GHGI JKL MJKNO KML P

ä L a vertiente optimista de este escenario está en suponer que los ocho datos de la serievan a ser realmente solicitados a memoria; la pesimista, el no haber considerado laposibilidad de solapar el envío de un dato por el bus con el acceso al siguiente. E stoúltimo ahorraría buena parte del tiempo adicional empleado por el entrelazado enlongitud, dejándolo cercano al rendimiento dado por el entrelazado en anchura.

E n defi nitiva, las variantes de diseñ o que nos ofrece el entrelazado son múltiples, y su aplica- Q*RTSUQ*V0WYX[Z]\BSción es posible dentro de los tres niveles organizativos de la arquitectura PC: B ancos, módulos ychips. L a tabla 10 .9 sintetiza todas las posibilidades que hemos comentado.

^�_a`b`dcfehg i!j]kli0mn oqpsrutwvdvYxypzr|{~}

H asta ahora hemos supuesto la ex istencia de un único sistema de memoria. S in embargo, todosmanejamos ya multitud de procesos de manera simultánea en nuestro PC, y algunos, incluso seatreven con equipos multiprocesador. L os más profanos podrían pensar que el sistema de memo- Q*R3�$��V!��Z:��!�ria único que estamos describiendo responde a una arquitectura de memoria primitiva y obsoleta,y no es así. Para matizar todo esto vamos a diferenciar los casos en los que la arquitectura disponede una única memoria principal de aquellos en los que es realmente un conjunto de sistemas quepueden dar servicio a múltiples peticiones de memoria simultáneas.

E ntre las arquitecturas que sustentan un sistema de memoria único, ex isten tres posibilidades, ��f�,��que de menor a mayor complejidad son las siguientes:

¶ M onop roceso. E ste es el PC de los añ os 80 , funcionando bajo sistema operativo M S -D OS . � RT�UX!R�V*�*�(R· M u ltip roceso. E ste es el PC actual, funcionando bajo � ��"�[�� o ��!� , donde podemos tener � ��Q:�!W"��V

muchos procesos trabajando a la vez, y éstos a su vez referenciar a espacios de direccionesdisjuntos y lejanos entre sí.

A unque la capa softw are produce la ilusión de una ejecución simultánea, en realidad sólohay un proceso que toma la CPU y usa el bus de acceso a memoria en cada momento, conlo que no es posible servir peticiones de memoria simultáneamente a varios procesos. E lsistema operativo conmuta de un proceso a otro, concediendo a cada uno el pleno disfrutedel PC durante turnos rotatorios de unos pocos milisegundos. E sta franja de tiempo es efí- �@S��:��R�X!Rmera para nosotros, provocándonos la sensación de una ejecución concurrente, pero al PCse le hace muy larga, sucediéndose en ella miles de peticiones a memoria. Por ello, desde elpunto de vista del hardw are, la conmutación de un proceso a otro es un evento improbable,y la ejecución multiproceso puede aprox imarse a una monoproceso.

¸ M u ltiz ó calo. E ste el PC de la gama servidora, dotado de una placa base multizócalo que � X!�*��$Z:�$R!�alberga varios procesadores . S u arquitectura cuenta con un único bus y un sistema de me-moria común, con lo cual sigue ex istiendo un solo controlador de memoria que sirve laspeticiones de todos los procesadores.

L a principal diferencia aquí es que las peticiones sí intercalan en el tiempo direcciones deespacios de memoria disjuntos, aquellos donde residen los procesos en ejecución, uno porcada procesador activo. Por ello, aún siendo un sistema de memoria único, tienen en él ��$Q:�"Z0�8V]�cabida esquemas como el entrelazado de orden superior.

Como computadores que auspician un sistema de memoria múltip le, sólo tenemos a las ar- ¡ ¢�£¥¤ �?¦ £�§ �quitecturas mu ltip rocesador, donde la memoria se descompone en múltiples espacios de direc-ciones, cada uno de ellos con su propio controlador de memoria y sus buses separados para datos

¨8© ªd«$¬:¯®)°�±³²u´0µ"¶�·¹¸!º»²�¼¾½¿«s¬*¼À½lÁ:Â0½l¬:«$±

y direcciones. Por supuesto, cada uno de estos sistemas puede a su vez descomponerse en bancos,módulos y chips como ya hemos visto para el caso de un sistema único de memoria.

E ste esquema permite dar servicio a múltiples peticiones de memoria aleatorias de manerasimultánea, pero el coste de su implementación es muy elevado, lo que lo hace prohibitivo para lasarquitecturas domésticas. S uele ser frecuente encontrarlo en los supercomputadores de memoriaÃ]Ä�Å:Æ[Ç È�É!Æ(Äcompartida, donde además se integra con algún sistema de interconex ión de bus compartido parapoder acceder desde un procesador al sistema de memoria de sus homólogos.

E n sistemas monoprocesador, contar con múltiples sistemas de memoria podría ser útil parasimultanear accesos a memoria. Por ejemplo, con cuatro sistemas de memoria, uno de ellos sepodría ocupar de llenar una línea de caché de datos, otro podría estar haciendo lo propio con unalínea de caché de instrucciones, un tercero podría estar dando servicio al disco duro, y el últimopodría encargarse de las transferencias hacia la memoria de vídeo. A unque sencilla sobre el papel,Ê$Æ$ÄTËUÌ:Èesta posibilidad se torna irrealizable a la hora de sacarle provecho desde la capa softw are.

Í�ÎbÏaÏ6ÐfÑÓÒ Ô!Õ]ÖlÔ0×Ø ÙÛÚÝÜßÞáà âäãåàÓÜßÙYæ â Þ)ç|à�âsÙ�è�æué

A bandonamos la vertiente organizativa de la memoria para adentrarnos en la estructura inter-na de sus chips y el interfaz que sus módulos establecen con el controlador de memoria principal.

L os continuos avances en el campo de los microprocesadores demandan tecnologías para lamemoria principal que estén a la altura de su velocidad. A unque la memoria principal se fabricacon tecnología CM OS y anchura de puerta en los transistores muy similares a las del procesador,no debemos olvidar que su alma mater no es un transistor, sino un condensador, y esto le haÃ*ÄTê$ë�ÇTêUÅ!È*ë(Ä@ìprivado de buena parte de la aceleración que ha arropado al procesador. E sto ex plica que hoy endía un procesador de 4 G H z se monte sobre una placa base de 533 M H z, operando ocho vecesmás rápido que memoria principal.

Pero si ex trapolamos la gráfi ca evolutiva del procesador y la memoria a nuestros días (verfi gura 9 .1), desde principios de los añ os 80 en que ambas líneas se cruzan, el procesador del 20 0 3í(îðïñ*ò

*

sería ó�ôöõ veces más rápido que el de entonces, mientras que la memoria sería óU÷ veces más veloz.Comparativamente, el procesador sería unas 2.0 0 0 veces más rápido que su memoria principal, osea, que a un procesador de 4 G H z le correspondería una memoria de 2 M H z, esto es, 10 0 veces

øúù[ù û Ç(Ã!Ç$Åmás lenta que la que refl eja la realidad del PC a fecha 20 0 3.üYý$Å É*ÇBê(Æ�È

A lgo no cuadra, y es que las piezas sólo encajarán cuando veamos de qué manera tan decisivaha ayudado el interfaz. E n defi nitiva, los niveles internos de los chips que conforman un móduloË�þ!Ç*ÿ[È Ã!É*È û Ç��

Ç�É þ0ê�Æ�Ç*ì��È!ÿ de memoria no han sufrido cambios que justifi quen gran velocidad, pero las formas de diálogocon el procesador y la caché nos han brindado portentosas mejoras, a las que vamos a dedicarbuena parte del presente capítulo.

E l punto de partida de las optimizaciones que atañ en al interfaz lo constituyó la memoria F PM��

(F ast Page M ode) a mediados de la década de los 80 , momento a partir del cual se encadenaronsucesivas mejoras con las memorias E D O (E x tended D ata Output) y B E D O (B urst E D O). Con

�� posterioridad, estas memorias se mostraron incapaces de aguantar los buses por encima de 6 6M H z, ex tinguiéndose fi nalmente con la llegada del bus a 10 0 M H z. A parecieron entonces lasmemorias síncronas (S D R A M ), que con un tiempo de ciclo ya por debajo de 10 ns consiguieron

� ��entenderse con esa frecuencia de bus y los peldañ os superiores de 133 y 16 6 M H z. Con la D D R A M

� ��se consiguió duplicar la frecuencia máx ima, alcanzándose los 16 6 x 2 M H z. E l peldañ o superior,que ya se equipara en ancho de banda con el bus de memoria de 533 M H z y 6 4 bits lo constituyela R D R A M , cuyo último diseñ o de 20 0 3 presenta 533x 2 M H z y 32 bits de anchura.

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?A@&BDCFE1GH@JI KMLN@�OQPRCTS�@UEV@3W3P�X @3WZY(G KMLN@RO[PRCUS�@QG�\3\]@3W^C KMLN@_O`PRC@�abLcI�Yd@REfegG�h ikj�C KlG!OmGnj�C o�pTP�G!aqG!rREsG tRufI�@/GA\3G�\�v�w G`xyaqG Gz\{Cba�X!OÌ�G S�@Q\�L|\�a$C}�~�� _�� R�U��b�c� ��R�A�� /��J�H�� R�A�� z��}�~�� _�� R��b�c� ��R�A�� _��J�H�� R�z�� /��z��}�~�� _�� b�c� ��A�� _��/��H�� _�A�� z��}�~�� _�� U� �b�c� ��[�� &��H�� R�z�� !�z��}�~�� _�� z� �b�c� ��R�A�� &�_�A�� A�� z�� _�� _�U� �b�c� ��z�� /�n�A�� J��R�A�� /�z�� A�� m� ��_�� _��A� �b�c� ��z�� R�� R�z�� R�z�� z��m�,� � ��_�¡� �Q¢£�b�c� ��z�� A�� R�z�� R�z�� z��m�,� � ��_�J� �¤¢£�b�c� �J�z�� !�F¥��A�� /�z�� /�z�� ¦¥��A��

§M¨ª©y«�¨ ¬R¯®°¬� ±��³²�´�µ�¶¸·¹�fº�� »b¼3µ½�^�f¼3¾U¿y´ »¦¼UÀ^¼��Z¿�¶b¼/�Z�ÂÁÄÃÅ¼3µ��Â��¼/¾U¿¸´Å»¦¼T·¹�1·¹µÆ´Å»¦¼ÇµÆÁÄ¾Ç¼3¾U´_À)�1ÁÈ¼/� µ1Á��ÂÀ^¼��É µc�Â��¾TÁ��»�ÊN¼�·3Á�»bÁ��/¥R�³µ��^�f¼3¾U¿¸Á»¦¼+À)¼/�^¿b¶b¼/�Z�ÂÁ£�f��»¦�V·3Á�µ1ÁËµ1Á��^¼/��·¹�1Á�¼]�T¾U¼/¾z´�À^�1Á��Ì��´�¼/�Z�^ÀÂ¶�·��Â¶bÀ)Á�»bÁ��½�Í�Æ»¦�f¾U¼]�¦��^�f´��Á_µ�¾U¼3�!�Â¼AÎÏ¼��)Á¼��3ÐÑ²�ÁJÀÂ�1ÁR�!�(¼��b´z}Ò~Ó� Ô�Ð�Ã¤ÁQ¿�Á�À(�)��Àk»¦¼�µfÁ[¾U¼3¾Ç´�ÀÂ�ÆÁH��AÐb�Z¼/À^Õ1ÁQ¼/µ¸�Â��¼/¾U¿¸´T»¦¼�Á�·/·¹¼/�^´Á×ÖÍµ1Á×¾TÁ��Ë¼3µ��^�Æ¼]¾U¿y´Ø»b¼UÁ�·3·]¼]�^´ÄÁÙ·¹´�µf¶¡¾Ç��ÁÄ¿�ÁRÀ�ÁÄµfÁÄ¿bÀ)��¾Ç¼3À�Á¤¿¸ÁJµVÁJ�bÀ�ÁÈ»¦¼Uµ1ÁÈµÆÕf�b¼/ÁØ»¦¼U·]Á_·ÛÚ¡Ü_ÐlÃ »¦¼A�ÂÁ��^º�µf´Å¼3µ³�^�f¼3¾U¿¸´ »¦¼×·]�Æ·]µ�´Å¿�Á�ÀÂÁÝµVÁ��Q�^À)¼/�Q�^��Þ�¶b�Æ¼]�n�^¼��3¥�ßM´�¾U¿bµ�¼3�ÂÁ��»¦´ÅµVÁ �^Á_µ��1»bÁØ»¦¼¤¼��Á_�`·]¶�Á��)À^´Å¿¸ÁRµ1ÁR�bÀ�Á��/Ð´��¦�^¼/�b¼3¾Çń�k¼3µl�^�f¼3¾Ç¿à´¤»¦¼�ÀÂ¼/�^¿¡¶b¼/�Z�ÂÁA¿�Á�ÀÂÁzµ1ÁAµfÕÆ�b¼/ÁU»¦¼Q·/Á�·ÛÚ¡Ü�¥

A hora bien, al igual que ocurre con los microprocesadores, los usuarios que mueven fi chaprimero suelen pagar los platos rotos de una bisoñ a implementación. D eberíamos aprender de áJâ�ãRä/å¹ænä ç�è¹éejemplos como la S D R A M , caótica en su comportamiento hasta que no pasaron un par de añ osdesde su nacimiento, para evitar caer en la tentación de comprar una R D R A M de último grito alas primeras de cambio. H asta llegar ahí, nos espera una larga cadena de eslabones intermediosdonde resulta más seguro y económico aferrarse.

ê ëªì í&ëîðï�ñ�ò ómï½ô³õ ö ÷ùø�õ úHû ö üFî�óÈö úHû ö ýN os encontramos frente a la más vetusta y menos sofi sticada de las memorias R A M para PC.

Para entender su funcionamiento debemos remontarnos al origen de los PC. þ â�ç]ÿ�ã3éR ecordemos que el crecimiento en el tamañ o de la memoria también sigue la L ey de M oore

(duplicar cada 18 meses), y ya desde edades tan tempranas como los añ os 80 , esto provocó un granincremento del patillaje de los chips de memoria, encareciendo su coste de manera relevante. á�å��Jç��å��/ã

L a primera medida que se aplicó para mitigarlo fue una estructuración de las celdas del chipen una malla bidimensional, lográndose así una reducción del número de patillas de dirección � ç��çnã¹é��ç þ éRå��a la mitad. E l impacto de esta medida es incluso mayor desde el punto de vista del interfaz conmemoria principal, ya que ahora una dirección debe descomponerse en una primera mitad o fi la(cuyo suministro se señ aliza desde una línea �� - R o w A c c es s S tro b e), y una segunda mitad o ��columna que se multiplex a por las mismas patillas que la anterior y se controla desde una línea� �� (C o lu mn A c c es s S tro b e). � � �

E l proceso se completa internamente con la inserción de un circuito que captura el dato proce- ä/å3á��/æ�â�ådente de la fi la en espera de recibir el acceso a columna, el cual selecciona ya la celda o grupo deceldas del chip que formarán junto a la salida de otros chips la palabra de memoria del módulo.

L a selección de la columna es bastante más rápida que la de la fi la, por lo que cuando variosaccesos consecutivos están localizados en la misma fi la de celdas, la memoria responde en untiempo bastante inferior, ya que el dato de la fi la se encuentra en un sencillo circuito ex terno al ��çRá��ç�ä ç��å��que sólo es necesario suministrar la columna para ex traer cada dato adicional. E sta diferenciallevó a mejorar enormemente el tiempo de ciclo de la memoria frente a su tiempo de respuesta.

E ste tipo de memorias se denominaron F PM D R A M (F as t P ag e M o d e D y n amic R A M - memo-

�� !�"$#&%�')(+*-,/.1032�45(�6879�:!�6;7=<�>-7=!��'

COL.FILA

DE LA MEMORIA

TIEMPO DE CICLO

TIEMPO DE RESPUESTA DE LA MEMORIA (LATENCIA)

TIEMPO DE

ACCESO A:

RAS

CAS

Col. 2Col. 1 Col. 3 Col. 4FilaDirec.

Dato1 Dato3Dato2datosSalida

Dato 2

Dato1 Dato3Dato2

RAS

Salida

de A

de ACAS

DRAM a

Salida

de ACAS

RAS

DRAM b

de BCAS

de B

SalidaDato 1 Dato 3

de BCAS

?A@CBED�F�G HJIKCLCMJK�HJNOIPK�@PQSR ?UT�BVD�F�G MJKCWYXZMJQO@P[J@\�@]R

^`_Zacbedgf h�iejkh/l m�nJoqpPr�sutYv/wyxzr{xz|;}�~��/��:� v/sv��o v��r��s&|�v��5� �]��o��/r�oV��|��/o v/~c�Yv��r�oqpPsr�~�v�w�v/x�v:r�o�xz��zxz��~��{��V�-��5o¡ ��up&v£¢�~UpP|��v��Pr+��£�Vv�sPpPr¥¤§¦©¨ª�ª�Pr{xzr��xz��~�v¬«¦®¨ª��/o¯��o°xzr��±t�v/�Pr{xzrypPs&r��²��|��~U��

ria dinámica de modo de página rápido), y su peculiar operativa de funcionamiento es muy apre-ciada por la capa softw are del equipo: L as mismas propiedades de localidad espacial y temporal

³�´�µ�¶�³�·�¸�¶¹¸que ex híben los algoritmos respecto a la secuencia de peticiones a memoria (y que fundamentanla jerarquía de memoria del computador) pueden ser aprovechadas aquí para reutilizar los datosde una misma fi la en sucesivos accesos, y que sea el tiempo de ciclo el que determine la latenciaefectiva de la memoria.

D esde entonces, el tiempo de ciclo cobra mayor relevancia en el rendimiento que el tiempode respuesta, aunque los fabricantes de memorias no adoptarían éste último como parámetroinsignia hasta la llegada de la S D R A M . E ste cambio justifi ca la discontinuidad que aparece aº�»�¼ ¸�´½z·-¾q·�´mediados de la década de los 9 0 en las especifi caciones comerciales de la memoria (ver sección10 .14 en general y la tabla 10 .18 en particular), pasando súbitamente de estar situadas en torno a¿�ÀPÁVÂÄÃ�Å

*¿�ÀPÁVÂÄÃ�Å*

los 40 -50 ns para las memorias B E D O, a quedar entre los 7 y 12 ns. para las S D R A M , cuando susprestaciones reales están bastante más próx imas entre sí. L a tabla 10 .10 resume la evolución que¿�ÀPÁVÂ�Æ-Æ

*

han ex perimentado estos dos parámetros en los últimos veinte añ os.

L a p á g in a a que hacen referencia las siglas F PM es en realidad lo que aquí hemos denominado(y denominaremos) fi la. Preferimos huir del vocablo página para no provocar confusión con laº/Ç�È ·-¾�¶�ÉÊ/·�³�¶memoria virtual, donde este término se utiliza para referenciar a la unidad de transferencia dedatos entre memoria principal y disco.

L os chips de memoria principal utilizan una fi la de celdas cuyo tamañ o es igual a la raizË ¶-½q¶]Ì�´ Ê/·�³¹¶cuadrada del espacio de almacenamiento del chip. S i la raiz cuadrada no es potencia de dos, lafi la será la dimensión mayor. Por ejemplo, en un chip de 1 M byte (8 M bits) tendremos una matrizde celdas de 4 K fi las por 2 K columnas.

L a F PM R A M se comercializó con latencias de 70 ns y 6 0 ns para el acceso a una fi la, aunque³¹¶ Ë ¼ ¾�µÄ·�¶�Í

inicialmente su uso estuvo vetado a procesadores por encima de los 10 0 M H z o buses con fre-cuencias de 33 M H z. E sto se debía a que las líneas de datos tenían que reiniciarse an tes de quela memoria comenzara a volcar los datos de salida de la nueva petición. Puesto que esta iniciali-zación se llevaba a cabo cuando llegaba el fl anco de subida de la señ al CA S (ver fi gura 10 .19 .a) yconsumía entre 10 y 15 ns, la próx ima transición de bajada de la señ al CA S debía retrasarse esemismo tiempo, conduciendo a una espera de 5 ciclos entre cada dos accesos a la misma columna.

Î�Ï�Î/Ï]Î/Ï�Î

A provechando la migración al bus de 6 4 bits, este problema se solventó entrelazando en an-¼ ¾ Ë »�¼ ³�¶¹ÐÄ¶¹¸�´chura los módulos por pares, con objeto de que un módulo respondiera mientras el otro se inicia-lizaba y viceversa. E sto redujo el retardo anterior a tan sólo 3 ciclos, permitiendo su uso en busescon frecuencias de 6 6 M H z. L a fi gura 10 .19 .b muestra esta operativa de funcionamiento. L a señ alR A S se comparte por el par de módulos S I M M 72, mientras que la señ al CA S de un módulo se des-fasa tres ciclos con respecto a su pareja, produciendo una secuencia de latencias de 5-3-3-3-3-3-3-3ciclos de la placa base para una salida de ocho datos consecutivos.

Î/Ï]Ñ�Ï-Ñ�Ï]Ñ

Ò-Ó�ÔÕÒCÖ�Ô ×ÙØUÚ�Û¹ÜÞÝJßCàuÝ&Û�ØUá²ß3Ü=â-ÝJß�Ø=ã;á�ä å�æ

çèçé êëì íêëîï ëíì ðTIEMPO DE

ACCESO A

COLUMNA

TIEMPO DE ACCESO A FILA

TIEMPO DE RESPUESTA DE LA MEMORIA

DE LA MEMORIA

TIEMPO DE CICLORAS

CAS

dedatos

Salida

Col. 2Col. 1 Col. 3 Col. 4

Dato1 Dato3Dato2

FilaDirec.

TIEMPO DE CICLO

TIEMPO DE RESPUESTA DE LA MEMORIA

RAS

CAS

dedatos

SalidaDato1

FilaDirec. Col. 1 Col. 5

Dato2 Dato3 Dato4

ñUò&óVôzõeö÷õùø1úùû3ü ñAý�óVþ�ôzõeöªõùøVúùû3ü

ÿ�� "!�# �%$�&��'&(�)�*��+!-,(�/.0!�1�23��+�%&045!�26�'&(�879�/,:$�&:$�!-;/4��<��>=6?@&:$�&BA�25&02�4C��DE�F&0��/�"!C��DG�HJI KL��M�N>OPGQHRI KTS*MVU .W��2X4C�Y�'&Z$�?5.(.W!-1/2X$�&�4��6D��"!�&(�)�*��D[$�&P.B!\.B4C�YNR$�&��.].0&(D'�Y�^.0��4C?@��25�:&02`_(D8�+�ba�4c�+!��d�fe

La secuencia de temporización anterior determina el rendimiento de estos módulos de me-moria, ya que conviene tener presente que un acceso a memoria dinámica siempre se produceporque antes no se ha encontrado el dato correspondiente en la caché, y desde aquí no se pedirá g(higVj�ka memoria únicamente ese dato, sino toda la línea de caché de la que éste forma parte. Como elmódulo SIMM72 tiene una anchura de 32 bits de datos (4 bytes) y prácticamente la totalidad delas cachés de estos equipos presentan un tamaño de línea de 32 bytes, concluimos que la situaciónmás realista es siempre una petición de ocho datos consecutivos, que denominaremos ráfaga (del l mZn h(o hinglés, burst), y ésta va a ser nuestra referencia a partir de ahora para comparar el rendimientoque ofrecen el resto de memorias que aún nos quedan por analizar.

Nótese que en esta secuencia de ocho datos consecutivos hay dos optimizaciones conjuntas: p]q r�sWt�s(uwv

¶ A nivel de banco, el entrelazado en anchura de los módulos SIMM, que acelera la salida de x0yiz{l{x | hZ} h(~��dos datos consecutivos desde los módulos.

· A nivel de módulo, la organización bidimensional en fi las y columnas de sus chips constitu-tivos, que para los tres datos que siguen al primero de la ráfaga en cada módulo, simplifi can �6h z{l�� }el interfaz de diálogo suministrando únicamente la columna.

Cuando alcancemos el formato DIMM de 1 6 8 contactos y anchura de 6 4 bits, veremos cambios ��Zt{�/s�p�� q ��{��(� ��s0ri�*ven estas dos facetas:

¶ E l entrelazado en anchura ya no tiene sentido al nivel ex terno del módulo, sino que éste se xWyiz{l x{| hZ} h�~ �traspasa al nivel interno de todos los chips que componen una fi la de celdas de la matrizbidimensional, siendo necesario el concurso del doble de chips que harían falta sobre elmódulo SIMM de 72 contactos.

· La longitud de la ráfaga de datos quedará reducida de ocho a cuatro, al ser cada dato el l mZn h(o hdoble de grande.

� ��^�T��b��i��Q�� P�� ¢¡ £ ¤¥�¢� � � 3¡ £ ¦P ara tratar de aminorar el tiempo de ciclo de la memoria, esto es, el que corresponde a la salida

de los siete datos que suceden al primero de la secuencia, se ideó un nuevo tipo de memoria querecibió el nombre de E D O (E x tended D ata O utp ut - salida de datos ex tendida). E sta memoria j �V§/x�l]§�m o �Vy htambién se denominó memoria de modo hiperpágina.

La memoria E DO incorpora un lat c h donde los datos de salida permanecen hasta el siguiente y{¨�xZ© � | h z gVj

ª�« ¬�i®0¯±°"² ³µ´·¶V¸�¹*ºY»(¼½´ ¾À¿Á3®Z¾Â¿ÄÃ0ÅV¿Ä®0i³

fl anco de bajada de CAS, desacoplando la salida de un dato con la petición del siguiente y evi-tando la operación de inicialización. Su interfaz de diálogo se muestra en la fi gura 1 0 .20 .a. E stoconduce a un retardo de sólo 2 ciclos para leer cada dato, con lo que se consigue responder arazón de 5 -2-2-2 ciclos para la salida de los cuatro datos de 6 4 bits de la misma fi la de un módulo

Æ/Ç0È�ÇWÈ�Ç]Èsi estamos ante un formato DIMM, y 5 -2-2-2-2-2-2-2 si nos encontramos en formato SIMM.

E l ahorro de un ciclo en el acceso a columna supone en la práctica poder reducir tanto eltiempo de ciclo, É'ÊÌË8Í , como el tiempo de respuesta, É'ÎZÏ�Í�ÐYÑ É8ÊÌËÒÍ . Las memorias E DO comerciales sepresentaron en dos lat e n c ias para el tiempo de respuesta: 6 0 ns y 5 0 ns.Ó Ô Õ{Ö{×�Ø0Ù ÚZÙ{ÔiÛ

Dado que el mercado sigue una clara tendencia hacia la operación síncrona entre memoria yprocesador, el sincronismo de la memoria E DO (siempre dos ciclos de diferencia entre datos y bajoÛ{Ø�Ü¥×0ÝiÖWÜ�Ø{Û+ÞßÖlas mismas transiciones de CLK , RAS y CAS) se convierte en una característica bastante apeteciblecomparada con sus predecesoras. E sto, unido a la total compatibilidad de la memoria E DO consu precursora la FP M, supuso la rápida aceptación del mercado por esta nueva modalidad comopuente hacia la memoria DRAM completamente síncrona, la SDRAM.

à�á^âTá ã äæåPç"è�é êbë�éiì�í�îQì�î ï ð�éið ñ å�é�ò�å�é ó¢ô õ ö6ä÷ê¢ï ñ ó`ô õ øLa memoria B E D O (B ur st E D O - E D O en r á fag a) trata de aprovechar el hecho de que los datosØ0Ù ÔZÚ

en una arquitectura de sex ta generación se piden por ráfagas de cuatro datos en cada uno de susdos módulos para mejorar su acceso.

Las diferencias de funcionamiento con respecto a la E DO son básicamente dos:

¶ Se sustituye el latch de salida de datos por un registro que permite desacoplar completamen-te la salida de un dato con la selección de la columna del siguiente. E sto permite segmentarÛ(Ô�ùWÞ�Ô0Üiú Ú�×ZØZûBÜambas operaciones (p ip elining ), lo que se traduce en una disminución del tiempo de cicloa partir del segundo dato de la ráfaga, que ahora puede realizarse en un solo ciclo de reloj.La inclusión de este registro introduce un ciclo adicional de CAS para cargar el cauce desegmentación interno, pero no produce retardo adicional en la salida del primer dato: Dadoque este ciclo se produce siempre una vez transcurrido el tiempo de acceso a fi la, al ser éstemucho mayor que el tiempo de acceso a columna, podemos ocultar éste último anticipan-do un poco la selección de la columna, tal y como se aprecia en el cronograma de la fi gura1 0 .20 .b.ü�ý'þ ÿ ��

*

· Se introduce además un contador de dirección que genera internamente las cuatro direc-×ZÖBÜ ú ÚZÙ�Ö(Ý Ù�ÔÙ�Ø]Ý{Ôi×{×{ØZûVÜ ciones de columna de forma automática, siendo necesario presentar ex ternamente tan sólola primera de ellas. E sto lleva a una simplifi cación funcional que reduce la secuencia deeventos necesarios para su funcionamiento.

Como resultado de esta doble optimización, la memoria B E DO permite responder a razónde 5 -1 -1 -1 ciclos de reloj para una secuencia de cuatro datos consecutivos de 6 4 bits (formato

Æ/Ç��(Ç��Ç��DIMM1 6 8). La fi gura 1 0 .20 permite también apreciar la disminución del tiempo de ciclo con res-ü�ý'þ ÿ ��

*

pecto a la memoria E DO , a la vez que también se reduce el tiempo de acceso a columna.

à�á^â�� ã ��í� �Pç��:í�� å[è ï��íEð�� ó¢ô õ ö��`ï ó3ô õ øLa memoria S D R A M o memoria RAM dinámica síncrona trae como novedad el funciona-Û{ØVÜ6×0Ý ÖWÜ¥Ø�Û"Þ6Ö

miento sincronizado con el controlador de memoria inmerso en placa base. E l sincronismo pre-senta múltiples ventajas desde el punto de vista operativo:

��!

¶ Simplifi ca la temporización, al no tener que hacerse cargo de retrasos en las señales.ú ÔVÞ#"�Ö(Ý�Ø%$ Ú ×{ØZûBÜÛ(Ô�ùWÞ¥ÔWÜiú Ú�×�Ø(ûBÜ

· O ptimiza el rendimiento del cauce segmentado (ver fi gura 1 0 .22).ü�ý'þ ÿ#&('*

)+*-,.)�/-, 021436587:9<;�=>9?5�14@A;B7DC+9<;E1DF�@�G HEI

JKJL MNO PMNQR NPO S

A partir de este ciclo

la precarga de otra fila

en un segundo bloque

entrelazado del chip

de CAS en BEDO)

(entrada de comandos)

(salida de valores)

RCD CAS

(similar al f lanco de b ajadade R AS en BEDO)

(similar al f lanco de b ajada

(selección de p alab ra)

CK podem os adelantar y a

R EAD

F ila

T IE M P OT IE M P O DE ACCE SO A CO L U M N AT IE M P O DE ACCE SO A F IL A

ControlACT IV E

Datos

P R E

P alab ra 1 P alab ra 2 P alab ra 3 P alab ra 4

L ínea de caché : U n bloque de m em oria de 4 palabras consecutiv as

DE CICL O

L atencia R AS : 2 ciclos( R AS to C AS D elay ó R C D = 2 )

(t = 1 5 n s ) (t = 2 2 .5 n s )

Direcciones Colu mna F ila

(t = 7 .5 n s )

L atencia C AS : 3 ciclos( C AS L atency ó C L = 3 )

L ongitud de la rá faga: 4 ciclos( B urst L ength = 4 )

T IE M P O DE RE SP U E ST A DE L A M E M O RIA SDRAM (3 7 .5 n s .)

133 MHz

Reloj

SDRAM

TVUXWZY\[^] _#`ba4cd_ e�f<g6hjiEkmlon�prqsitqvuxwzy|{~}-{��{-g��i��{~k�u�n��s�� #qs{~g�q�i��iEqsi�n#��kji��uxnzk��mi2h�n#g�hj{��m��n�k?w-�+hjiEk�j�|g��(k?{�g�{��{-��{�yxn�qsu4lXi�k�i�g��%u�n�i�g6h?kji��j��h�u4iE��{ qsi�n-��(i��m{�¡¢�j��hju|i��{£q�i¤��ux��y|{�¥

¸ Incorpora un doble entrelazado: ¦�§#¨�©�¦«ª8¬��¬�®�¯«°²±E n anchura al nivel de módulo, que es lo que en última instancia provoca que sólo ³ ¦�§ ¬�§6´+µ�¶�©�¬podamos encontrar SDRAM en formato DIMM. E sto conduce a un sincronismo totalentre el zócalo de memoria y el reloj de la placa base, permitiendo la aceptación de fre-cuencias más elevadas que la E DO o B E DO (precisamente es la asincronía intermodularinherente a las memorias E DO y B E DO lo que les impide funcionar correctamente porencima de los 6 6 MH z, aún a pesar de su sincronismo intramodular).

E n longitud al nivel interno de los chips, con objeto de solapar peticiones de distin- ³ ¦�§ ª�¯(§z·�¸�¨E¶#®tas fi las en la matriz de celdas. Lo describiremos más adelante (ver sección 1 0 .1 3.4.5 )

* ¹#ºj»�¼z½j¾puesto que antes conviene conocer los detalles del interfaz SDRAM.

¿ÁÀ!ÂDÃdÂ�¿ Ä2Å<ÆsÇ�ÅÉÈsÊ¢ÈÁË~Ì.Í�Î

E n su fase de inicialización, la placa base programa la SDRAM indicándole los parámetros Ï ©#¯E·�©�¬+Ð�¬#´�¸8Ñ(§que establecen la ráfaga a utilizar en todos los diálogos posteriores. E l controlador de memoriaen placa base (puente norte del juego de chips) toma estos parámetros de la RAM-CMO S, unasveces predefi nidos por el fabricante y otros confi gurables desde la B IO S según indicamos a conti-nuación:

LONGITUD DE LA RÁFAGA (B ur st L eng th ). P osibilidades: 1 , 2, 4, 8 o una fi la completa. Valor ª«¯�§#·#¸�¨E¶#®predefi nido en todos los P C: 4 (número de accesos para llenar una línea de caché).

TIPO DE RÁFAGA (B ur st Ty p e). P osibilidades: Secuencial (0 -1 -2-3) o entrelazada (1 -0 -3-2). ¨~¸ Ï ¯Valor predefi nido en todos los P C: Secuencial.

MODO DE ESCRITURA (Wr ite B ur st M ode). P osibilidades: La ráfaga completa o una direc- Ðv¯E®z¯ción aislada. Valor predefi nido en todos los P C: Ráfaga completa (condicionado también porla manipulación de líneas completas de caché).

LATENCIA CAS (C A S L atency ). P osibilidades: 2 ó 3 ciclos. P uede programarse desde la ª�¬�¨�¦�§6´�¸E¬opción SDRAM CAS LATENCY TIME de la B IO S (ver menú CHIPSET FEATURES SETUP -sección 24.3.4). La sección 1 0 .1 3.4.7 nos descubre que la segunda opción suele ser siempre

* ÒÔÓ<ÕmÖØ×+ÙØÚ�Û* ¹#ºj»�¼z½EÜmás conveniente.

Ý-Þ ßáà#â�ãåä?æ�çéè¤ê+ë~ì²íBîEïðè�ñóòôàõâ�ñ�òDö�÷+òDâ�à#ç

ø\ù�ú�û6ü�ý-ù þ�ÿ��Aý��(ù�ü��ù� þ ÿ��ý��ý �� ù�ü�� þ ÿ��ý�� ý6û��Éù�� ø�� ø�� ! "�� þ�� Þ$# þ��% � Þ$# ��%�& �(' Þ)# ��'�*+�,.-/+�0�+�1 2 3 3 3 3 3 3,�4 4�5.6.7 891/+:4:, ; 2 2 2 3 3 38=<91/+�> 6 ; ; 2 2 ?A@CBEDGF HJILKM@ 37.6.N O P Q P Q RASCTEUGV WXV:Y[Z \]=^`_ba9c P Q P P RASCTEUGV WXV:Y[Z deSCYfSCgEhiSjlkm^�n:a a9c ^.o`_�plN.a c P Q Q P \ \ deS)YqZr.^.c=s�t N.^=ulc P P Q P WXv=w=xMy�V \N�kmaEz9{ln�c=|l} ^.c }.^.c=n�t P P P Q \ \ \

~X��:� �)�� l� Y/��S)��xMY�YfS$��w=��T�U��xL�� S�y:h��m�ES�w=V¡ ¢��y:£�T� ¢�¤h��YLS�U¥xLv:T¤U¦V:T§��Y¨gE�� ©w=��ª«��ª¬V�h�xfSmZ�.�w=�� U¥h�xLg �®S�w=�Gª°¯� ±Y�S²S�U¥��xL³.xLw�S�w°w=��U�S:w�S¡�ES$�ix�YLYMS´�GT°µ¶��T�U·xLv:T¤w��GY/U¥V�ª°S:T�w=V¸��ª¬x��xfw=V¹� V�hX��Y¨U¦V:Tl��hiV�Y�S:w=V�h�=�� w=�� w=��GY�g�� wm�¸U·V:Tl�ih�V�YºZ¼»½W©� � WX��xL� �.��Y��U��Z¨�� ¾:W¿�� V$À�¾�WXV�Y��Eª¬TÁ��UGUG�� ®�l��h�V�g ��ZmÂ ��Â h�x�� T S)g�YM��Z�R©� � R©S)TmÃÄ��w�w=h�� Zm��Å � ��S)�iS�Z�\ ��Æ S:Y�V�h¿xMh�h��Y��³�S�T9��Z Ç � dÈS)��xLY�Y�SÉS�U�ix�³$S«S¬YLSÊg�S)�ËS�ZÍÌZ

A partir de aquí, todos los datos se extraen bajo la ráfaga establecida, actuando los comandosen el flanco de subida de la señal de reloj de la placa base, tal y como ilustra la fi gura 1 0 .21 .

ÎlÏ�ÐÒÑ�ÐÔÓ Õ®ÖØ×=Ù�Ú�ÛmÜÝ�×ßÞ.à)à$×�Ü·Û

La operativ a de funcionamiento más usual en S DR AM comporta el uso del comandoN=s�a`_bá.c

,â¥ã:ä�å�æ�ç:è¦é$æseguido de

^.c N.O/]=^/_�a c

para las ráfagas de lectura/escritura, respectiv amente. Junto conN=sla`_�álc

se proporciona la dirección de fi la, y junto con^9c N.O

/]=^¨_ba.c

la dirección de columna. La operativ abásica para esta memoria puede desglosarse en tres partes:

¶ E l tiempo de acceso a fi la o latencia^.N�n

, cuyo v alor más usual es de 2 ciclos de reloj. S eê�ë�ì�í î ï

denota por ðòñ�ó�ô (R AS to CAS Delay) õ . Indica el tiempo que tardan en actuar los amplifi -cadores de señal al niv el de la fi la de celdas sobre la matriz de cada ch ip. E s equiv alente altiempo de acceso a fi la en E DO y B E DO . De h ech o, los ch ips de S DR AM tambié n disponende líneas R AS y CAS , aunque é stas v an codifi cadas en el bus de control, h abilitándose segú nel comando que se env íe (v er tabla 1 0 .1 1 ).

· E l tiempo de acceso a columna o latencias�N�n

, v alor programable que oscila entre 2 y 3 ciclos.êiì�ö�÷¸î�ø ù ú

S e señaliz a mediante ðËó�ûýü , dando un tiempo en nanosegundos, o tambié n empleando lassiglas CL (CAS Latency), indicando un nú mero de ciclos de reloj. E n la sección 1 0 .1 3.4.3þCÿ��

*

describiremos la segmentación interna al niv el de columna que disecciona este tiempo, enla fi gura 1 0 .24 su relación con la frecuencia del bus, y en la sección 1 0 .1 3.4.7 la forma deþCÿ��

*þCÿ��*

elegir este parámetro para lograr una confi guración óptima (en general, a mayor frecuenciadel bus de memoria, mayor latencia CAS deberá tener su módulo).

¸ E l tiempo de salida para completar la ráfaga, que será siempre de 3 ciclos, ya que se compo-å�� $æ��æ î �ne de 4 datos y la segmentación posibilita la salida de un dato por ciclo de reloj.

La suma del tiempo de acceso a fi la y columna constituye una v ez más el tiempo de respuestapara esta memoria, y la inv ersa de la frecuencia o ritmo de salida de datos, su tiempo de cicloå�ä� $ä�å$ä��è�æ��(Clock Cycle Time), que se indica mediante ð ó��

.�� !�"$#�!&%('*),+*�-�.��!0/ ë=ö�÷�132 �54768�:9;'=<�>@?A'*B0> 1�C #�>�'*!(%�'*��DE>.+�9;'*>5B0F�� C #(>�FG>.),BHD�!(>.�.>I�J�K#�F�DL%�DM#&!�DEN�+ODE%(#&);D�!�9P>Q�5D�%�DDL� �K> R;� 1(STC #&>�R;#(>.+*>Q>.R;9UD�)�>.!V9;��),!(�HDW+*��RYXW� '*�.+*��R�%(>�),>.+*��Z.[\��]�.��!�"^#&!(%('*)_+*�`�.��! 2 �K4 a S �.+*>b?8'*B0> 1 / ë�ì�1cC #(>H'*!(%�'*��DV>5+dB0e*!('*B0�V+OD�F�RP�`%(>f9;'*>.B0Fg� C #�>h%�>Kig>09;)UD�!&R;� #&);),'*)f>.!�9P)_>%(��RY�K��BbDL!�%&��R�6�aj?Akml�no%(>p%('="^>.);>.!q9U>.R�N(+OD�RY%�>5+�B0'*RUBr�pi(+*� C #(> 1(ShC #(>pRU#(>.+*>�R;>5)8/ ë�ì�í7s / ì�ö ÷HsotEuwv [��x�K��!"y#&!�%&'*);+*�9zDLB0Fg�3� �W�.��! 2 6�{r9U� 2 6�{b|@>.+}D Sq1 / ëEëmíW1(C #(>pD�#(! C #(>pR;#(>.+*>ERU> )~9�D�B-i('*�.!V%�>�%(��R8�5'*�.+*��R 1 ),>KF�);>.RU> !�9zD0>.+cB0e*!&'*B0��+}DLF�RU�W%�>9U'*> B0F�� C #(>�%&> i�>�9P);DL!(R;�5#�);),'*)@>.!q9U),>p%(��R��.��BHD�!(%��R�6�aj?8k�l�nw%(>�i(+*� C #(>.RY%('*R;9;'*!�9U��R5[

��*�� ^��:��K��^�H�T�O��:��O��J� ��

��

BUS DIRS.

BUS DATOS

DRAM Convencional

Amplific.de señal

Decodif.

Bufferde salida

de columna

TIE M P OS DE AC C E SO A C OL UM N A P ARA:

CAS

Dato 1 Dato 2

Dato 1 Dato 2

Columna 1 Columna 2 Columna 3

Dato 3

Dato 3 Dato 4

Columna 4

Dato 4

DATO 2DATO 1 DATO 3 DATO 4

LATENCIA CAS = 1 ciclo

Col. 2

D a to 1 D a to 2 D a to 3 D a to 4

SDRAM

BUS DE DIRS.

Decodif. col,amplif. señaly búfer salida

BUS DE DA T O S

Col. 1 Col. 3 Col. 4

T IEM P O DE A C C ESO A C O L UM N A :

DA T O 1 DA T O 3 DA T O 4DA T O 2

Reloj

133 MHz

^¡�¢�£~¤�¥~¦ ¡�§©¨«ª¬:©®�ª¡Q¯,°=±(®@²�³´¦hµ�¶·£8¸7¹�º»¶·£A¸�¼ ¾½�¢�¿3£~¤�¥~¦T¼À�¡�¯,Á:ª¬:°Â¡QÃÄ¥j¿0ÅÇÆÈ¼

LATENCIA CAS = 2 ciclos

Col. 2

Búfer de

DATO 1

DATO 2

DATO 3

DATO 4

y amplif. señalDecodif. col.

salida

D a to 1 D a to 2 D a to 3 D a to 4

D a to 2D a to 1 D a to 3 D a to 4

TIE M P O DE AC C E S O A C OL U M N A P AR A:

SDRAM

B U S DE DATOS

B U S DE DIR S . Col. 1 Col. 3 Col. 4

133 MHzReloj

LATENCIA CAS = 3 ciclos

Col. 2

SDRAM

BUS DE DIRS.

D a to 1

Búfer de

salida

BUS DE DA T O S

Amplificador

de señal

Decodificadorde columna

D a to 4D a to 3D a to 2D a to 1

D a to 4D a to 3D a to 2

DA T O 1

DA T O 2

DA T O 3

DA T O 4

T IEM P O DE A C C ESO A C O L UM N A P A RA :

Col. 1 Col. 3 Col. 4

Col. 1 Col. 2 Col. 3 Col. 4

133 MHzReloj

É¬.¢�¿J£~¤�¥~¦h¼Àg¡�¯_Á:ª¬:°Ê¡�ÃË¥Ì¿0ÅÎÍ�¼ ÉÏ�¢�¿J£~¤�¥~¦T¼�À�¡�¯,Á:ª¬:°Â¡�ÃË¥j¿rÅÎÐ�¼

ÑfÒÔÓ�ÕAÖÌ× Ø�ÙAÚ^ÛÄÛ Ü·ÝpÞ~ßÔà´á�â�ã$äGáËåçæèã$éJá�ê�äwë5éìçæíéJá�êÈå�î·äíî·éïÞ$åíæíéæðä�ñ�ã�åoò·óõôböh÷ øIù_åûúrübáÄåíæíéJæýä�ñ�ã�åþóõôböV÷å�ë5ÿ$áËâ3ñ�ä�áËå��Ëê�ã��ä�� ÷ �jÝ ó� ä�xÝ ó�þø�ù ��ú`ò·ó ôHöV÷ âJäçá Þ�å�êÈéJáÄâJã$å��WöVò î»é��ðâqãmâqÞ$äËø�ù_â�úVò·óõôböV÷ â3äGáÞmå�ê�é3áËâJã$å��xöõò7î»é�íâJã$âJÞ^ä�ëJø8ù;îËú0ò·óõôböh÷ âJäçá Þ$ågê�éáÄâqãmå��WöVòÎî·é�ýâqãmâqÞ$ä�ëø

H emos ubicado esta terna de tiempos ( �� , �� y �� ), sobre la fi gura 1 0 .21 , donde se "!$#&%('()*

toman latencias R AS y CAS de 2 y 3 ciclos, dando un tiempo de respuesta cinco v eces superioral tiempo de ciclo. S i lo que se quiere es una referencia ú nica ligada a la frecuencia, consultar laespecifi cación P C-X X X (v er sección 1 0 .1 4.2.1 ). "!$#&%*),+

*

-/.1032�04. 51687:9�6/;/<>=@?BADC:;

E l sincronimo inh erente a la S DR AM permite aplicar la idea de la segmentación que ya v imos EGFIH J8K>LNMIOIMGHQPpara el procesador (v er sección 3.3.1 ) a dos niv eles:

* RTSVUXWZY>[Z\^]

E n la operativ a al niv el de columna, se obtiene una ráfaga de cuatro datos consecutiv os en _ `baIc,d(e*fBgprecisos períodos de un ciclo de reloj, con objeto de que la salida se sincronice con el busde memoria. S i la latencia de CAS fuese siempre de un ciclo, lo tendríamos h ech o (sería laidílica situación que se refleja en la fi gura 1 0 .22.b), pero h abitualmente es de 2 ó 3 ciclos, loque obliga a segmentar en esas mismas etapas para que el ritmo de salida de datos aumenteh asta uno por ciclo de reloj. Las etapas de segmentación deberán acogerse a la duración deltiempo de ciclo de la memoria, administrándose segú n el caso entre las unidades funciona-les inv olucradas segú n se muestra en la fi gura 1 0 .23.

* "!$#&%ih�j

E n la operativ a al niv el de fi la, conv iene observ ar que el decodifi cador de fi la y la matriz _�kGl cbgde celdas quedan ociosos una v ez h a llegado el comando R E AD que traslada la activ idad alniv el de columna. E l bus de direcciones y el bus de control quedan libres tambié n a partirde ese instante, pudiendo ser aprov ech ados para iniciar un nuev o acceso a memoria mien-tras se está fi naliz ando el ú ltimo. P ara ello, el controlador de memoria emite un comando

m8n oqp"rtsvuxw*y{z^|>}B~:��(��z*��p�rb��3�t�>�3rtp"y

Bu

s d

e d

ato

shabilita línea RAS

Bu

s d

e c

on

tro

l

Bu

s d

e d

ire

cc

ion

es

T1

Búfer de

salida

columna

dir.

fila

c o m and o RE AD : habilita linea C AS

c o m and o AC T IV E :

pa

lab

rad

e m

emo

ria

dire cció n de columna

fila

datos

num.

Amplific.

de señal

datos

col.

T2

M atriz

de

c eldasDecodif.

de fila

Decodif.

de col.

fila

num.

T3 T4 T5Si latenc ia C AS= 3 :Si latenc ia C AS= 2 : T3 T4Si latenc ia C AS= 1 : T3

D ir e c c io n e s / d a to s .L ín e a s d e c o n tr o l /s e ña le s d e r e lo jL a p s o d e tie m p oe q u iv a le n te au n c ic lo d e r e lo j

S I M B O L O G I A :

C L K 1 C L K 2 C L K 3 C L K 4 C L K 5

L A TE N C I A R A S L A TE N C I A C A ST1 T2 T3 T4 T5

R e loj

��1� �"�� /�(�G ¡�t¢¤£¦¥8§©¨�ªB¢ «¬��®¥ ��¯±°³²µ´ ¥i¶¢¬¨�·B�¸¹«º��§,»8½¼¾ ¿¢&¥ À¾¥GÁx¥ ½»8�GÁÂ¥"ÁÃ¼¬¢q¥ Ä$¥G½¨�«�¥ «��Å�»8Ä§¸¼¾¥*£¦Á$»Æ«¬¥"£$»8Ä�Ç8¼¾�^§,»B ¡À:»B¢��(¢È�¥¡ÁÂÉ*ÊË¥B�8¥Ã�t¢ §t¨�§t½»¤ÄÌ§,»8¢¾Ä��Í§,¼º£¦¨½·8»8Ä¹«º�Áx�¸�»"Î,ÏQ�@�tÐ¾¥B�¥B Ñ»8Ä¹¥B«��t ÆÉBÄ¶£x»º«�¥BÄ¹®¥BÄ¼¬¢q¨�«�¥8«º�(ÄÒÊ�¼¬¢q§©¨�»B¢&¥"��(ÄÒÇ¤¼��¹¨�¢8£¦�tÁ¦·/¨½�(¢��t¢Ñ�t¢Æ§(¥B«�¥Ó§,¨�§,�»^Ä$�t�GÔ¾¢¿�»8ÄÕ·*¥B½»8Á$�bÄÒ«¬¥G«º»ÖÄ×Àq¥iÁØ¥Ù�¥Ó®¥*£x�¸¢¾§t¨�¥Ó«º�ÛÚÜ²±�ÝÏ

ÞÖß@àºáÖâ@ãÖßºä¤à, que como máximo puede adelantarse h asta el instante en que sale el tercer dato

åIæIç*è(é*êbæië¸çde la ráfaga por el bus de datos (v er fi gura 1 0 .21 ). E sto es así porque el bus de datos no

* ì"í$î&ï(ð(ñva a quedar libre hasta dos ciclos más tarde, y el mínimo que tardará en necesitarlo estenuevo acceso sería de dos ciclos (uno para la latencia RAS y otro para la latencia CAS encondiciones ideales).

De los nueve ciclos que consume un acceso a la SDRAM en el caso de que la latencia RAS seados, la latencia CAS sea tres y la ráfaga tenga una longitud de cuatro, tenemos: Los dos primerosciclos segmentados inter-acceso para solapar la salida de datos de un acceso con la entrada de ladirección de fila del siguiente, y los siete siguientes segmentados intra-acceso para lograr la salidaò(ó*òiôtõGö©÷Götø*ùbøen ráfaga de cuatro datos dentro de un mismo acceso. Esta última segmentación es más efectiva,no sólo por contar con un mayor número de etapas, sino por tener garantizado el llenado delcauce en todas sus etapas. En cambio, el aprovechamiento de la segmentación al nivel de filadepende de que existan accesos pendientes de ser servidos.

La latencia RAS o RCD suele omitirse en las especificaciones técnicas de una memoria SDRAM,ùtúBûNü*öIýIöIý þxÿ��lo cual tiene una doble justificación:

¶ Suele ser de dos ciclos de forma casi generalizada.þ$ÿ�� ôtõ*ò��· Apenas entra en juego. El creciente tamañ o de las memorias y la mayor longitud de filaþ¦ÿ�� ýÍö>ú Öý��

respecto a la de columna que han utilizado muchos fabricantes aboga por tamañ os de filade hasta 128 K bits por chip, en los que para una anchura de chip de 4 bits caben hasta32K palabras de memoria. La fila actúa así como una caché más cercana a memoria principaldonde puede aprovecharse la localidad de referencia (ver analogía 10 .4). �� ð *

�� ! #"%$'&)(�*+&,"-�!./(0$21�&)(3�245.76 83�

9:9; <=>?<=@A =?> B

C .-DE.-FHG �I*�*�(KJLG�JM(�*3"7(31N*O$P.�Q ��*R*,(KJLGS.-Q'(�.�&LG-�T$UG��!(�. VW1�$UX-.3X Y�Z\[][ ^_Z![][ Y�Z`[a[ ^_Z![][X-( X-( b#c�[ d�^We d�^We Y�^gfh�g[ b#c�[ d�îe d�^We Y�^jfh�g[

X-.�&LG3J &K�!.-1OJk4l(3�m� 8��1OJ 83�n1HJ 83�n1HJ �R�n1OJ 8��1HJ 8��n1HJ 83�o1OJ ��n1HJprqrs-t�uwv xys�t�uzvR{ |�}3~ x��| x��%~ |�~3~ �3}3~ |�p�p |�pH� �3}��prqrs-t�uwv ~�s�t�uzvR{ x-�3� x��3} x��%} x%x�� x-�Hx x��3x x��p x�x��

p��%��qrs-t�uwv�{ ~�s�t�uzvR{ �op �np �%� ��p �np �op �� pp��s-t�uwv ~�s�t�uzvR{ |�� |%~ |3~ x�| |�� |�~ |3~ x�|

��n� �� - K¡!¢-� £¤N¥¦��§�¨�©�� £h¤«ª��n§¬£� ®¤7§ ¯°ª²±# �¤�³�´�³µ¤3¶n·�§�£��#¸¹�nº®��¤�Ö¡T£h� �»�n�¼¥5� �½¤7��¡5��¬��¡¾§¬Ö¡¿��o¥��¬��R�½³µ·�³r£h¡\ºÀ¤3��¤3§# �¤3³r �¤3¨7§��n¥¿�n¶�Á¿��³Â¤7§«º®·§¬¨7¡!Ã�§°£h¤7¥Ä ,��Å�nÆ��Å£h¤�ª¥¿�²Ç#·�¤È�] K�,�o§�³µº®¤7�K¡!�r±É¥¾��·§¬¡¾£��££�¤¹ ��§�³��+ ,¤oÊhË��¼¥5�- K¤7§�¨N¡¾��Ì¦ÍÏÎÐ¤�³r£h¤]Ñ¼Ö¡TÖ¥¿��³Â¤3§°Î�Ò�Ì/Í�¯ ±Ð¥T�È¥5�- K¤7§�¨N¡¾�Ó�ÔÍyÎÕ¤%³r£h¤SÖ½¨H¡5¨H¥¾��³3Ê

Dicho de otra forma: P or cómo referencia el softw are a memoria, lo normal es que el controla-dor de memoria emplee muchos comandos ×²Ø#Ù²Ú por cada ÙhÛ#ÜÞÝ�ß#Ø , ya que la probabilidad de que à�á-â3ãoä3â-å%æ�çHè�áun nuevo acceso se encuentre en la misma fila que el anterior es muy elevada. Todos estos accesosse inician operando sobre el decodificador de columna, ahorrándose el paso por el decodificadorde fila y la matriz de celdas, y recortando dos ciclos al tiempo de respuesta.

P or todo ello, resulta más realista comparar las memorias SDRAM empezando en ese punto,tal y como muestra el firmw are de la B I O S a la hora de informarnos de una ráfaga 3-1-1-1 (para é�ê-ë3ê-ë%ê-ëCAS = 3) ó 2-1-1-1 (para CAS = 2), y otro tanto ocurre en los catálogos de los fabricantes.

ì²íÞî2ï�î2ï ðiñóòô�õ\öÉõ÷ñ²òhø�ù«ú)ûLñhòóø�ñÉü öÓñ²öÕùýû+õ�üýþÏü#þ�ÿ¾ò��nû)ù�ò�ü�þ

Contrastando frente a memorias EDO / B EDO , recordaremos que el 5-1-1-1 que éstas indicancomo mejor salida se toma desde RAS, y que al sumar en SDRAM los dos ciclos de RAS al 3-1-1-1que parte de CAS, nos queda un marcador igualado de 5-1-1-1 en ambos casos, esto es, 5 ciclosdel bus de memoria como tiempo de respuesta y uno solo como tiempo de ciclo. A pesar de lo �� á�ã �que pueda parecer, las ventajas de SDRAM no son pocas, ya que:

¶ Estamos comparando el mejor supuesto de B EDO (tiempo de ciclo de uno) con el peor deSDRAM (latencia CAS de tres). . ��

· Las posibilidades de la SDRAM para robar los dos ciclos de la fila son muy superiores, alcontar con las armas de la precarga y la segmentación. ��

¸ La capacidad de la SDRAM para trabajar en buses de memoria de frecuencia mucho más �� !�"#�!$%"&�elevada que los que permiten la operativa asíncrona de las F P M, EDO y B EDO las conviertenen la única alternativa de futuro.

Veamos de qué manera se plasman estas mejoras potenciales sobre el rendimiento de apli-caciones reales. U tilizaremos el ancho de banda para comparar las prestaciones de los tipos de �!�%�('%) $*�!�+�memoria principal vistos hasta aquí: F P M, EDO , B EDO y SDRAM.

El benchmark ó programa de evaluación utilizado es el ,.-�/ 021#3 2.1, que opera trasladando $4�!�5�('&6%�#�&7bloques de información de un tamañ o determinado de unas posiciones de memoria a otras. Eltamañ o del bloque nos va a permitir de paso analizar el rendimiento de la caché y su infl uenciaen el ancho de banda de la memoria principal.

El equipo es un P entium a 166 MH z con placa base 8:9%9 ;=<>8@?BA CEDGF�HIF dotada del chipset ?%J K4<GLde Intel y que incorpora una caché L2 externa segmentada de 256 K bytes. Sabemos que es un �IM&N%O(P%) Q åequipo obsoleto, pero es uno de los pocos que se entiende con los cuatro tipos de memoria quepretendemos comparar.

R*S T�U4V!WYX[Z\^]`_(a b@ced&fg]hjikUlV#hmion!p(ioV!U4\

Los resultados obtenidos se resumen en la tabla 10 .12:

¶ Las dos primeras filas muestran sobre todo el rendimiento de la caché L1 integrada, ya queq�rq(s*t uwvel bloque de datos a mover cabe íntegramente en los 8 K bytes que el P entium incorporacomo caché de datos. El ancho de banda resultante de mover los datos de 8 en 8 bytes esconsiderablemente mayor que de 4 en 4 porque así se aprovecha mejor tanto el ancho delbus del P entium como el tamañ o de su línea de caché. En estos dos casos, el ancho de bandade la SDRAM queda por debajo de la EDO RAM.

· La tercera fila indica el rendimiento para bloques de 10 0 K bytes, que ya se salen de la cachéL1 pero quedan dentro de la L2 de placa base, por lo que es el rendimiento de este chip loq&rq(s*t u xque realmente se evalúa. De ahí que los resultados sean independientes del tipo de memoriaprincipal utilizado, e incluso insensibles a la aleatoriedad de referencia. N o se refl eja en lastablas, pero un aumento de caché L2 hasta los 512 K bytes tampoco tiene efecto alguno sobreel ancho de banda. Sin embargo, el prescindir de la caché L2 tiene un enorme impacto sobreél, descendiendo hasta los 20 Mbytes/ segundo.

¸ La cuarta fila compara el rendimiento de memoria principal. Estos resultados muestran quey5z(yw{&|4}&r~|*}��5q�}(~ r � la memoria EDO tiene el mismo rendimiento en formato SIMM y en formato DIMM, lo cuales evidente a sabiendas de lo que significa el cambio de formato en EDO (doblar el ancho desalida de datos en un módulo DIMM y entrelazar en anchura a nivel de módulo es igual queforzar la inclusión de módulos SIMM por parejas y entrelazar luego al nivel de banco en laplaca base). También vemos que SDRAM gana en ancho de banda, consecuencia de haberamortizado ya el coste de la latencia RAS al haberse referenciado a multitud de columnasque comparten una misma fila, pero que su ganancia no es significativa.

En consecuencia, la principal virtud de la SDRAM sigue siendo su escalabilidad a frecuenciaselevadas, no compensando su inclusión en buses de frecuencia 66 MH z o inferiores, donde elmargen de seguridad que hubo que concederle en sus inicios para paliar su inestabilidad dilapidóy.r&|��z�� z�&z#�!�4| }!�r&� las ventajas provenientes de su mejor diseñ o (entrelazado, segmentación y precarga).

�5��o� ��w��5��5��w�� :�� !¡��

Los comandos ¢�£%¤¦¥�§w¨ y ©wª�¨w£5«w¢wª�¬%¨ pueden ser mucho más efectivos si se combinan con unentrelazado en longitud. Veamos en qué puede ayudarnos este ingrediente.

P or un lado, para que la latencia RAS de un comando ACTIVE se amortice desde muchosREAD/ W RITE, todos ellos deben compartir la misma fila; por otro lado, cuando un comando©wªw¨�£%«�¢wª�¬5¨ referencia a una nueva fila, ésta reemplaza a la última que se tenía en los amplificado-res de señ al, algo nada conveniente, pues por localidad de referencia sabemos que el softw are va��{q&r��}��rI�a necesitarla con prontitud.

P ara evitar esto, la SDRAM distribuye el total de filas de la matriz de celdas de un chip dememoria en bloques entrelazados en longitud, habilitando filas de amplificadores de señ al,uno para cada bloque. Esto provoca a su vez el desdoble de las líneas RAS y CAS por bloques�{��® �#z%¯&��}��z#�entrelazados, y así, se denomina SDRAM single-sided la que cuenta con dos señ ales RAS y CAS(para estos dos bloques) y SDRAM double-sided la que dispone de cuatro.

Ahora, los READ/ W RITE que amortizan la latencia RAS son todos los que se encuentran enel subconjunto de filas, y además, la precarga de una fila no fuerza el sacrificio de la anterior,puesto que puede situarse sobre otro bloque del entrelazado.|zIz(y4~%�#r&°{

Al nivel de chip, la selección del bloque entrelazado sobre el que actúa cada comando se rea-liza desde un par de líneas ( ±w¢�² , ±�¢�³ ) de su patillaje, pudiendo considerarse parte del bus dedirecciones, ya que actúan conjuntamente con las líneas que multiplexan la selección de fila y co-�4}!|z4q�q#}I{ ¯� r´y�}&z!�4µ{

¶(·%¸�¶�¹%¸ ºG»½¼5¾I¿ÁÀÃÂ�ÄÅÀ[¾»½ÆÇÂe¿oÈ(ÀÃÂ&»oÉmÆ!Ê Ë&Ì

ÍÎÍÏ ÐÑÒ ÓÐÑÔÕ ÑÓÒ Ö

lumna, permaneciendo activas en ambos instantes. Como el direccionamiento se gobierna desdeel controlador de memoria en placa base, la forma de repartir las filas entre los bloques, y portanto, el tipo de entrelazado a utilizar en los chips SDRAM no lo deciden ellos, sino que quedaen manos del controlador de memoria. P ero como ya adelantamos, el mejor esquema a adoptaren un entorno P C es el entrelazado en longitud de orden inferior con 2 o 4 bloques como máximo(notar que sólo se dispone de dos líneas para direccionar el bloque).

Ya advertimos que la fila de la matriz de celdas se estaba comportando como si fuera unapequeñ a caché, y con este nuevo ingrediente, estamos en disposición de completar la analogía.

×Ø

ÙÚ

Û Û Û ÜÞÝàß�áãâ@ä:åæß ç�èêé½ëíìàîðï ñ�òjó ï ôêõ öø÷�ï ù¦ú�ûlüþý ïíÿ&ö��eõ õ�ó��íó ô õ ��ï��

U na caché trata de acelerar el acceso a memoria delimitando un pequeñ o subconjuntoque concentre la mayoría de peticiones a memoria, para a renglón seguido beneficiarsede una ágil implementación en base a invertir el principio “ Más grande, más lento” .Aunque nace con una pretensión diferente (ahorrar costes en el patillaje requerido parael direccionamiento del chip), la fila de una matriz de celdas es una delimitación en clarasintonía con esta idea: La llegada del sincronismo y la segmentación interna a la memoriale han puesto en la mano ayudar al rendimiento actuando como un búfer que retiene losaccesos más recientes a memoria, precisamente los más referenciados según el principiode localidad que también trata de explotar la caché.

�� ! "� #%$&�&')(*��+�,$ -/.0�,$��1�,$�2 ��3$546� �2�7��8$9$6�)$6� �;:;<=$ >?��@A$B@ � �)<=$9C��D��[email protected]$ �H$��[email protected];�N�O��,C;$) MPRQTSVUU nidad física B iestable Amplificadorpara el bit (SRAM) de señ alU nidad de transporte Línea de caché F ila de la matriz dey gestión de 256 bits 20 48, 40 9 6 ó 819 2 bitsDireccionamiento Etiqueta en P rimera coordenadaa los datos directorio caché en la matriz de celdasDelimitación que captura El tamañ o El tamañ olocalidad como bloque de línea de filaEnte que explota localidad La asociatividad de líneas El entrelazado de filasa nivel organizativo distribuidas en conjuntos repartidas en bloquesRasgos indispensables Sincronización Sincronizaciónpara optimizar y segmentación y segmentación

La analogía se corrobora a nivel comercial: Los fabricantes de SDRAM emplean sólo dosbloques entrelazados en sus chips fabricados con anterioridad al añ o 20 0 0 , y hasta cuatrobloques en los diseñ os posteriores, opción que prevalece ya en DDRAM. Justo lo quesucede con las cachés, donde comercialmente se comenzó con un tamañ o de conjuntode una o dos líneas, predominando en séptima generación un tamañ o de cuatro u ocho.En ninguno de los dos casos se esperan crecimientos mucho mayores en el futuro, envista del improbable aprovechamiento por parte de una localidad de referencia de unosprogramas cuya constitución interna apenas ha cambiado en los últimos veinte añ os.

W;W X�Y�Z�[,\^]&_a`cbId�e�f�g2hi`&jAk8Y�Z�jlknm�oIknZ�Y�_

1 2 3

7

5

4

6

7

4

6

RAS to CAS Delay de 2 ciclos)(asumiendo una latencia RAS ó

20 25 3 0 3 5 4 0 4 51 5

1 6 6

1 5 0

1 3 3

1 25

1 0 0

8 3

6 6

6 0

5 0

FR

EC

UE

NC

IA D

EL

BU

S (

MH

z)

1 0

7 5

B u s a 166 M H z

6 0 6 6 .6 8 0 8 3

Chips de entre 2 y 16 Mbitsfabricados entre 1998 y 2002

Chip de entre 16 y 512 Mbitsfabricado entre 1999 y 2002,a excepción de (*)

Chip de entre 64 y 512 Mbitsfabricado entre 2001 y 2002

Chip de entre 64 y 512 Mbitsfabricado en 2002

Chip de entre 16 y 512 Mbitsfabricado en 2002

12

5

3

fabricado en 1998(*) Chip de 16 Mbits

p o r d e b a j o d e 66 M H zZ o n a p a r a b u s e s

T IE M P O D E AC C E SO

A C O L U M N A (ns.)

E SC AL A P ARA C O M P ARAR C O N E D O

E N B U SE S D E H AST A 6 6 M H z

T IE M P O D E RE SP U E ST A

E Q U IV AL E N T E (ns.)

Z o n a p a r ab u s a 133 M H z

b u s a 10 0 M H zZ o n a p a r a

Z o n a p a r ab u s a 66 M H z

20 ns x 2 = 4 0 ns

1 5 ns x 2 = 3 0 ns

1 3 .3 x 2 = 26 .6 ns

1 0 ns x 2 = 20 ns

1 2 ns x 2 = 24 ns

1 6 .6 ns x 2 = 3 3 .3 ns

9 ns x 2 = 1 8 ns

8 ns x 2 = 1 6 ns 8 ns x 3 = 24 ns

7 .5 ns x 3 = 22.5 ns

7 ns x 3 = 21 ns

6 ns x 3 = 1 8 ns

Alternativa agresiva que NO funciona para la

frecuencia de bus que se presupone debido a

inestabilidades de una tecnología inmadura.

con la frecuencia de bus, permitiendo aprovechar

Alternativa agresiva que SI funciona, a la par

al máximo sus cualidades. RENDIMIENTO OPTIMO.

le hace perder parte de su rendimiento.

pero el margen de seguridad habilitado

Alternativa conservadora. Siempre funciona,

Lapso de tiempo desperdiciado por la

menor frec. de bus vs. frec. del chip.

1 0 ns x 3 = 3 0 ns

1 2 ns x 3 = 3 6 ns

7 .5 ns x 2 = 1 5 ns

1 3 .3 x 3 = 4 0 ns

1 5 x 3

Círculos: Latencia CAS (CL) de 3 ciclos

Cuadrados: Latencia CAS (CL) de 2 ciclos

diferentes parámetros de configuración

Líneas que unen un mismo chip bajo

prqJsut�vxw y�z�{}|�~ �;�%�;�i��"��6��*��l�O�^��+��N��*�V�H� �O�l��"�}��;��;��"��;��D� ��2�7¡��¢�c��£�¡��H¤J�2�1��¥��O¦��;��¥§u¨c©��}�2ª«��N��V�;��O��¬�M�M��¢¡�ª��¤J��+��£��^��¥§I®;��¯��*�¢�;�°�²±��}��³��"�;��¥��ª+��;�´�O��l�&©"�2��7�µ��¶·�H�«��¸ ��}�6�³�"��"©��B��µ�Mª+¹&º��¢ªD�M� �"��O¡��2��7�µ��»;�}�E¼��2�^��½��H�"¡D©"�¢��ª��9��¾�O�l�O��»6¿;¡��À�2�Á�3¡©��ª��;�"��Â2�;�O�¢¯��+ª+¹��2�"�}¼&��®6�V£��Ã��9��2�x©"��»6��ª��¥�&©��}¼&�9�O��Ä��Å©"�¢��ª��«��H��2�"��¡��©²��*�¢�9ª��ª��l�cÆ��MÇ ��¿;¡��}¼&�B��6©��9£�¡��"�2�R��M±��¬©��È�È«� É�Â�®

Ê6ËÍÌÏÎÍÌÑÐ Ò·Ó5ÔÖÕ�×=Ø�Ù/Ó�Õ

La memoria SDRAM se comercializa con un tiempo de ciclo entre los 15 ns. (19 9 8) y los 6 ns.Ú)Û&ÜÞÝ&ß)àOá&â�á(20 0 3), siendo ésta última la versión que proporciona pleno rendimiento para un bus de 166 MH z.

La figura 10 .24 ilustra todas estas variantes tomando como referencia los diseñ os comercialesÚ&â�ãBà2â�äBå&Û&æde ç+èGé&êlë�ì en el período 19 9 8-20 0 3. Allí podemos ver cómo las versiones con latencia CAS (CL) de3 ciclos consiguen el menor tiempo de ciclo y por tanto, serán las que permitirán trabajar al chip asu máxima frecuencia. Esta frecuencia sería la inversa del tiempo de ciclo en todos los casos si no

í ã&ÛBßIî�Û�ä6ß)à2âfuera por el período de inestabilidad que atravesó esta tecnología en sus inicios, obligando a ha-bilitar el margen de seguridad que desperdiciaba parte de su velocidad. El margen de seguridadï�â�ã)ð&Û�ä á&Û

æ2Û�ð�î�ã�à�á&â2á se fue estrechando conforme aumentaba la frecuencia gracias a la maduración del diseñ o: En lafigura 10 .24 vemos que se concede a los chips 1 al 5 para CL ñ 2, pero sólo al chip 1 para CL ñ 3. Seda así la paradoja de que para CL ñ 3 arriesgamos menos en la temporización a pesar de aguantaruna frecuencia superior.

En la parte inferior del eje de abcisas se incluye una escala comparativa entre el tiempo deacceso a columna de un chip SDRAM y su tiempo de respuesta equivalente para buses de hasta66 MH z, que es la métrica de rendimiento utilizada por las memorias EDO / B EDO . Ya avisamos

ò�ó)ôÞõ�ö Ú�æ�÷cø ó�ùde que el tiempo de ciclo en una memoria síncrona resulta entre cuatro y cinco veces inferior altiempo de respuesta de una memoria EDO equivalente, aunque el rendimiento neto es superioren SDRAM por las ventajas esgrimidas en la sección 10 .13.4.4.úBû"ü�ý�þ"ÿ

*

�� "! #�$

%&%' ()*+(),- )+* .

Salida de 4 datosLatencia RAS:2 Latencia CAS: 3

col. 1

col. 1col. 1

dato 1

fila fila col. 2col. 2

col. 2

col. 3col. 3

col. 3dato 2 dato 3

col. 4col. 4

col. 4dato 4

Reloj133 MHz

Reloj100 MHz

fila fila col. 1col. 1col. 2

col. 2col. 3

col. 3dato 1 dato 2 dato 3 dato 4

col. 4col. 4

Segmentación

Segmentación

Dos etapas con el cauce segmentado lleno.

TOTAL:

TOTAL:

60 ns.

70 ns.

SDRAM de tiempo de ciclo 10 ns. y latencia CAS de 2 ciclos.

Salida de 4 datosLatencia RAS: 2 Latencia CAS: 2

en ns.Tiempo

0 10 15 20 25 3 0 3 5 4 0 4 5 50 55 60 65 75705

T ranscurre una sola etapa con el cauce segmentado lleno.

SDRAM de tiempo de ciclo 7.5 ns. y latencia CAS de 3 ciclos.

G anancia apar ente atendiendo ex clu siv amente a la f r ecu encia de r eloj: 3 3 % ( 3 3 MH z sob r e 100)

Ganancia efectiva en el tiempo de respuesta de una línea de caché de 32 bytes: 16.66% (10 ns. sobre 70)

/1032547698 :<;>=�?A@ BDCFE�GIHKJ<L�J�MONQP�JSRUTVL�TXWYRUNQGZN�T�W�MOE[T�W�MOL�T]\AWKJ[GZTXGZE�LON J_Û`ba�ced RUTgfihjhkd l�mVnoEpMOLqJ[RATfirjr]d l�m�sutDJIv�T�wj\AWYRYJxJpHKJ<LyT"WzMyJ]v{T�L|\YW}r�rF~ GV��v�Ly�jHANQRYJA��HKT�LOEZvO\[w�J�WYJ<WK��N�J�WAT"MyJ�v{T��\uT�RYJxT�W_vO�j�QE]� JGVN�M�J�R}�"\�JpWKRUEV��JV��E�GVHYJ<L�Jj�XN��W�v{T�TX��T��My�YJ�vOTXwj�YW_T��MONQT"GVH�EkRUT�LOTiv{HA\YT�v{MyJZRUT�\uW�JZ�Q��WYT�JZRUT��"J��A�js

�� ¢¡ £e¤A¥U¦�§©¨"§ª¨�«�¬®¯¬U¤U«K§�°[§©¬U¤�±�²

Otra de las conclusiones que aporta la fi g ura 1 0 .24 es que para aum entar la frecuencia de un* ³<ÓµK¶p·�·

ch ip deb em os sub ir la latencia C A S h asta su m á x im o de 3 ciclos. E n esencia, esto nos descub reque no estam os frente al procesador: S i sob reaceleram os un P entium 4 de 3 G H z h asta los 4 G H z , ¸X¹»º»¼i½ ¾j¿ ÀXÁ�Âel ch ip es ex actam ente un 33 % m á s v eloz , pero si h acem os lo m ism o con una S D R A M de 1 0 0 M H zh asta los 1 33 M H z , no resultará un ch ip un 33 % m á s rá pido, ya que ello nos ob lig a a reestructurarinternam ente el tiem po, consum iendo m á s ciclos de un período de reloj m á s corto. ¿ Q ué ocurreentonces, g anam os o perdem os? S e intuye que alg o g anam os, aunque no tanto com o parece.

P ara dar una respuesta m á s precisa nos ayudam os de la fi g ura 1 0 .25, donde ilustram os có m ose distrib uye el tiem po en sus tres partidas principales (latencia R A S , latencia C A S y salida derá fag a - v er secció n 1 0 .1 3.4.2) para las dos v ariantes: S D R A M de 1 0 0 M H z con C L Ã 2, y S D R A M

* ³<ÓµK¶p·�Äde 1 33 M H z con C L Ã 3. A m b as representan el par de confi g uraciones v á lidas del ch ip com ercial Å�Æ�Ç<ÈjÉiÊ»ÉiËjÌ ¾ Énú m ero 5 de ÍZÎÐÏpÑQÒYÓ en la fi g ura 1 0 .24, asum iendo el RAS-to-CAS-Delay (RCD) o latencia R A Susual de dos ciclos en S D R A M .

N uestra v ara de m edir el rendim iento es en este caso el tiem po que se tarda en serv ir una líneaÊ�Ô ¿�ÕjÖ Ë�Éi×pÆ

de cach é , la petició n de m em oria m á s usual en cualquier P C . L a g anancia que refl eja la S D R A Mde 1 33 M H z es só lo la m itad del 33 % esperado. L as partidas correspondientes a la latencia R A S yla salida de la rá fag a sí rev ierten esta m ejora, pero la latencia C A S es m á s lenta aú n con el b us m á srá pido (22.5 ns frente a só lo 20 en 1 0 0 M H z ), y por eso la g anancia m edia cae estrepitosam ente.

L leg ados a este punto, uno puede acordarse de lo aprendido durante la seg m entació n del ¿ ÔiØ�Ç�Ô"Ù�Ë�É<Å»ÌiÚ�Ùprocesador (consultar secció n 3.3.1 ) y recordar aquello de que u n a s eg m en tac ió n en N etap as

* ÛÝÜ�Þ{ßáà�âáã�äs in d ep en d en c ias alc an z a u n a ac eler ac ió n d e N. E x trapolá ndolo a la seg m entació n v ista para lalatencia C A S , un C L de 3 (frente a 2), se traslada a una aceleració n de 3 (frente a 2), consum iendoun tiem po inferior. ¿ C ó m o justifi car entonces que salg am os perdiendo? E sg rim im os dos m otiv ospara ello:

å�æ ç�è<é"êìë�í�îðï�ñ�òjóõô�ö�÷øï�ùûúüèýéiù ú�þ"ÿ�ú�é"è<î

�� ! #"$�&%'�&(�)+*�,-�/.102*�3�465�)+*879):�;5�):<�"=0> �*?)@7A0A.B�C5�)D*FEG7�H84I�#"=09JK�L0�"�MN%1�O��4IP�, 5�0RQ:S�TVUW,X467C*Y��.VZ0��["N�! C��*\%]0^4I�&(�0�*L4_)+*��`JWT�Sba[c�<dJe%]0A.X5�0;,f02,f)+*�46�hg`g`ikjlE �L0��["$�m C��*?%n0G.9P# �0�*L4_)+*Y�ASo�1<C�pgq09%1�O"r"=0s520�"t.u4_.]%n02,v�5�0G,f0�,f)D*L46�/ �*�4w�C7&4I C�#"IZ@7d)x�^Teysz9{@7A�O"=)�.|g`g`ikj}E 5�0GT&y æ E;<AJV%]0V.VS

¶ S e pierde m á s tiem po en llenar y v aciar el cauce que en ex plotarlo. D e nuev o no estam os~�~&��V��

frente al procesador, que ejecuta un có dig o de m illones de instrucciones. E n la m em oria laspeticiones se realiz an de form a atom iz ada: P or partidas de 4 datos en los que para 3 etapasde seg m entació n el cauce só lo se llena durante un efím ero ciclo de reloj, el ú nico en quefunciona a pleno rendim iento.

· L as etapas de seg m entació n no está n b ien aprov ech adas. S i para C L � 2 el tiem po de acceso��C~V�A�O�V�

a colum na es de 20 ns, nada im pide que tam b ié n pueda serlo para C L � 3, puesto que el ch ipes el m ism o y sus unidades funcionales tienen en am b os casos el m ism o retardo natural. E lprob lem a aquí es el pernicioso efecto del reloj dig ital, cuyo período de 7 .5 ns. prov oca quepara é l no ex istan los 20 ns, sino los 22.5 ns, desperdiciá ndose m á s de un 1 0 % del tiem po enesperar la lleg ada del sig uiente fl anco de sub ida.

L a caida de la m ejora en un 50 % se am ortig ua un poco si am pliam os nuestra m edició n altiem po de serv icio de una línea de cach é , en el que ya entran en liz a tanto el tiem po necesario� �^� �&��e��e�para env iar la direcció n por el b us de m em oria com o el requerido para recib ir la rá fag a de 4datos. E stas dos operaciones sí rev ierten en su totalidad la aceleració n de la frecuencia del b ush asta los 1 33 M H z .

L a conclusió n a la que lleg am os es que un ch ip S D R A M con C L � 2 desaprov ech a parte de sus�e��#�e~9� � �e�d�

cualidades, porque reprog ram á ndolo con C L � 3 podrem os apuntar m á s alto en la frecuencia deb us de m em oria, y acab am os de v er que el sacrifi cio de ese ciclo queda plenam ente am ortiz ado.

��Y� � �W�l��F�� ¡� ¢£ ¤¡�� ¥`¦8§8¨¤©�ªu�`§«�`�q¬ � ¦8§ ® ¯°¨ ¢�± ² ³+� � ¢´± ² µ

E stam os frente a una S D R A M capaz de responder datos tanto en el fl anco de sub ida com o enel fl anco de b ajada de la señ al de reloj, es decir, se trata de una SDRAM 2x. L a fi g ura 1 0 .7 m uestra

¶�·�¸C¹eº »V¼½¿¾BÀ�ÁeÂ�Â

* el aspecto de un m ó dulo de m em oria D D R A M , y la foto 1 0 .6 el de un serv idor con 1 .5 G b ytes dem em oria de este tipo.

E sta m em oria llev a con nosotros desde 1 9 9 7 , m om ento en que com enz ó a ser utiliz ada enel á m b ito de las tarjetas g rá fi cas, cam po en el que aú n conserv ab a cierta delantera a m ediadosde 20 0 2 Ã . C om o alternativ a para la m em oria principal, la D D R A M se topó con el ob stá culo

��AÄC��del b us local, entonces en 1 0 0 M H z , pero tras la lleg ada del K 7 y su b us de 20 0 M H z ( 1 9 9 9 ), elm ercado com enz ó a tom ar interé s en sus propiedades. L a propia A M D era parte interesada ensu desarrollo, pues el b ando enem ig o, Intel, apostab a entonces fuerte por la R D R A M en 20 0 0 ,

Å�Æ�Ç�ÇÉÈeÊ`Ë|Ì�ÍÎ'Ï�Ð�ÏÒÑÔÓ�ÕrÖ-Î×ÈVÖ�Î]ØLÕrÙ`Î]ÏAÚÔÛuÜDÝ�Î8ÞYÏeß�Ï�Î]à�ÏXáfâ�Ç�ÇÉÈ�Ê`Ë|ÌoÍqãÔÎnä�å�ÏXÖeØ�Ð�Î]æCÛuã�Ý�ÎèçeÛuÙ`ã�Ð�Ï�ä�é

ê�ë�ìrêuí�ì î8ï�ðOñ&ò=ó×ôuõ'óöñCï�÷lôfòùø�ó×ôVïùú°÷Aû üVý

þÿþ��

100x2

200x2

300x2

133x2

166x2

250x2

9 1410 118 12 13 15 19 20181716

TIEMPO DE ACCESO A COLUMNA (ns.)

Kingston − 2001(comercial)

Infineon − 2002

Kingston − 2002(comercial)

Micron − 2001(comercial)

(experimental)

FR

EC

UE

NC

IA D

EL

BU

S (

MH

z)

7.5 x2 = 15 ns

6 x2.5 = 15 ns

5 x2.5 = 12.5 ns

3.3 x2.5 = 8.3 ns

7.5 x2.5 = 18.375 ns

10 x2 = 20 ns

Latencia CAS (CL):

2 ciclos.

2.5 ciclos.

�� ! " $#&%"' (*)+��,.-0/1(2�435�$,.62798;:=<�>?6@(BA56C:5(2-��D3E6GF;A5,GHI62:KJ9>?3;62:L�93��4,NM�OQPR-S6@TVU1JW3;6G��(@(B6@,.J�=(CJ�)�A�TX:5�YH�6@:Z��F1(2-�,R��,NM[UL��>\�V)��9,]�6@>R,.-SJ9:;6@,^6C_`-a,bP.62:cP?6@,d�e/5:5�4)S6f,d3E6hg�i9i9g;jEkEl�)�Jm)SJc,d(Nn;-SUo,pU;>RJ�7�>\��Tm�93EJ9,Uo�q>N�!A;:5�e)a�rPR62:5(C-s�mtu%"kv3E6!gEjxw!(2-�(2)SJc,u,.J�U1J�>.PR��:y)+�QTmzq_`-�Tm�{<�>?6@(CA�6C:o(*-+��|}-S:`]962>\,.�W3E6~,.AvP.-�62T=UoJm3E6D(C-s(C)SJoj

la ú nica m em oria que pudo m ontarse sob re los P entium 4 en su prim er sem estre de ex istenciautiliz ando el jueg o de ch ips i8 50 .

L a fuerz a corporativ a de la D D R A M frente a la R D R A M reside en que sus especifi cacionesno está n en m anos de un m onopolio com o ��!�c�f� que cob ra un canon por su uso, sino que sondesarrolladas por el J E D E C ( Junction E lectronic D ev ices E ng ineering C ouncil), el org anism o de �r�C�r�2�q��estandariz ació n de sem iconductores que reú ne a m á s de 30 0 com pañ ías del sector. E l m ercado delP C , pesetero donde los h aya, siem pre tuv o claro a quié n apadrinar, ob lig ando a Intel a rectifi carpoco m á s tarde para dar cob ertura a la D D R A M con su jueg o de ch ips i8 45. E ste h ech o constituyóel espaldaraz o defi nitiv o que la D D R A M necesitab a para su posterior desarrollo.

�`��a� ��}��o��v��`�E ¢¡¤£¦¥§�E�} N�v¨Y©«ªQ�¬D®

D ecir que una D D R A M es una S D R A M 2x puede llev ar al equív oco de creer que es el dob lede rá pida. S u rendim iento no es tan superlativ o, ya que la respuesta en fl anco de sub ida y b ajadasó lo se aprov ech a durante la rá fag a de salida de datos. E n las latencias ¯c°;± ( R C D ) y ²9°;± ( C L ), elciclo de reloj que se em plea es el m ism o que en S D R A M , y aunque C L b aja su cota m á x im a de 3 �r�r³�´�µa 2.5 ciclos, R C D puede sub ir de 2 a 3 ciclos. E n ese caso, para g anar con D D R A M h ay que apelaral ciclo de reloj m á s v eloz al que apunta por su m ejor diseñ o y fab ricació n.

P ara v erlo m á s claro, enfrentam os el tiem po de respuesta de una línea de cach é para unaS D R A M de 1 33 M H z (parte superior de la fi g ura 1 0 .25) con el de una D D R A M de 1 33x 2 M H z

* ¶q·.¸o¹�º@»(parte inferior de la fi g ura 1 0 .27 ). A m b as lleg an a su cita con la salida de datos a los 37 .5 ns., y

* ¶q·.¸o¹�».¼es a partir de ah í cuando la D D R A M cob ra v entaja g racias a su desdob le en la salida de datos.L a g anancia efectiv a de la D D R A M es inferior al 20 % (ah orra 1 1 .25 de los 6 0 ns. que consum e la ½r�B��2�c¾�¿C��ÀmÁfÂÃS D R A M ), frente al 1 0 0 % de m ejora que v islum b rab a la frecuencia. E sto se deb e a que durante eltiem po de respuesta de la prim era palab ra de m em oria am b as actú an de form a m uy sim ilar.

Ä9Å ÆLÇqÈ2ÉËÊ?ÌrÍÏÎ!Ð¢Ñ�Ò1ÓGÔ@ÕÖÎr×ÙØÚÇQÈ�×aØ�Û2Ü¢Ø�È2ÇqÍ

Latencia RAS

166 MHzde

Relojes

Relojesde

133 MHz

G anancia ap ar ente atend iend o ex clu s iv am ente a la f r ecu encia d e r elo j : 2 5 % ( 3 3 M H z s o b r e 1 3 3 )

Salid a 4 d ato sLatencia RAS: 3 ciclo s

Latencia RAS: 3 ciclo s Latencia C AS: 2 .5 Sal. 4 d ato sT O T AL:

T O T AL:

4 2 ns .

4 8 .7 5 ns .Latencia C AS: 2

T iem p oen n s. 0 3 6 9 12 15 18 2 1 2 4 2 7 30 33 36 39 4 2 4 5 4 8 5 1 5 4 5 7 60

D D RAM d e 1 3 3 M H z x 2 (t. ciclo 7 .5 ns . y 2 − 3 − 3 tim ing )

D D RAM d e 1 6 6 M H z x 2 (t. ciclo 6 ns . y 2 .5 − 3 − 3 tim ing )

Ganancia efectiva en el tiempo de respuesta de una línea de caché de 32 bytes: 14% (6.75 sobre 48.75 ns.)

ÝÞ�ß�à�á�â ã�ä�åSæoç è`é[ê�ë=ìLí�îRí�ï.ð�ñrí$ò�óôî.ó@õ5òEð�ë=ðSó@õ9ïRêDó2õcï.î?óôö;õoí÷ëeó@ë=ê�îRð�íDø~ø"ùûúGü òEóhý@þ�þqÿ��"ü ��VêqïRî?íDòEóý��rÿ��Dü �� í� ó��4ö�õLò5íWí�ìLí�îRó2õcïRí� ó@îö;õ�� ë�� î��qì;ðaò;í��9ì1ó2îRê� ö��9íqõoí�õ��CðsíWõ;óBïNí� .ó��cö�ó@ò;íWó2õ� ! "�êö�õ ý�#$� �Bö5í�õLòEê%"aí&�2ê�ëXì5í�îRí��Bð' 4õ� .ó÷ó)( ó*�¢ï!+oí� ó��+;õ¤ó,"�ïRðSó@ëeì êKòEóDîRó� .ì�ö;ó* ï\íhòEóDöLõ5í&".-sõ;ó@ímò;ó/�@í�1032�

CLK

(selección de palabra)

R E A D

R E A D

(entrada de co m ando s)

P al.1 P al.3(su bu nidad del ch ip sincro niz adaen flanco de su bida)

P al.2 P al.4(su bu nidad del ch ip sincro niz ada

TIEMPO DE ACCESO A FILA

RCD(t = 18 ns) (t = 15 ns)CAS

TIEMPO ACCESO A COLUMNA

(6 ns)

CLK

TIEMPO DE CICLO

TIEMPO DE CICLO

DE LA SUB UNIDAD

LATENCIA DE LA MEMORIA

en flanco de bajada)TIEMPO DE RESPUESTA PARA UNA LINEA DE CACH E (4 2 ns.)

TIEMPO DE RESPUESTA DE LA MEMORIA DDRAM (3 3 ns.)


( R A S t o CA S D e la y ó R CD = 3 )La t e n c ia R A S : 3 c ic lo s

(CA S La te n c y ó CL = 2 .5 )La t e n c ia CA S : 2 .5 c ic lo s

( B u r s t Le n g t h = 4 )R á f a g a : 4 c ic lo s

(t = 3 ns)CKDEL CH IP DDRAM

p a r a la s e ñ a l CA S d e e s t a s u b u n id a d

R e t a r d o d e u n s e m ic ic lo

A C T I V E

F ila

DDRAM

Relojes

Direcciones

R E A D

Control

R E A D

Datos

Datos

Lín e a d e c a c h éd e 3 2 b y t e s

166 MHz

ÝÞ�ß�à�á�â ã�ä�å�æ34 è65¦õcï?óCî!( í7�yòEó¤òEð8�7"sê��ê �2ê�õ ë=ó@ëeê9î.ðaí ø~ø"ùûúGü � òEê9õ5òEó ì êEòEó2ëXê9 hí�ìLî.ó��Bðaíqî:"aí .ó<;5í"[òEóî?ó<"sê7=[ò;ó� ?òEê�>3"+í�ò5í&��ö;ó÷ì1ó2îRë=ð�ï?ó!í�"aí? .í"Sðaò;í�(�ö�õ��CðSê9õ5íqî@>oíA= ê� bó@ë=ðB�2ðB�,"SêC D �Eoí4õ��*êC dòEó: .ö3>;ðaò;í&�F>LíA= í9ò;í3

GCHJILKJINM OQPSRUT�PSVXWYV[Z\^]�_

L os pará m etros a confi g urar en una D D R A M son los m ism os que ya conocem os para S D R A M :L atencia C A S , latencia R A S y tiem po de precarg a en otro b loque entrelaz ado del ch ip. L a conso-lidació n de esta terna h a traído com o secuela que se ab rev ie diciendo que una D D R A M es 3-2-2tim ing ( v er secció n 1 0 .1 4.2.3), donde estos tres nú m eros representan los ciclos que defi nen cada

`�a�b[a)c d7egfUeihkj* l7m!n�oAprq

sit�u^s�v�u wQx.yCz�{}|S~��|�zAx.��~�{��i|S~�x��8�,� �7s

��

Dec

od

ific

ad

or

de

fil

a

8192

Matriz de celdas

flanco de subida

de señalAmplificadores

Dec

od

ific

ad

or

de

fil

a

8192

8192

Matriz de celdas

flanco de subida

de señalAmplificadores

8 1 9 2 x 1 0 2 4 x 1 6

10 24 ( x 16 ) 10 24 ( x 16 ) 1024 (x16)

8192 x 1024 x 16

1024 1024

Decodificadorde columna

Temporización

Decodif.de

comandos

Reg.

modo

BU

S D

E D

IRE

CC

ION

ES

BU

S D

E C

ON

TR

OL

BU

S D

E D

AT

OS

Lín

eas

de

dir

ecci

ón

(A

0−

A1

2)

(DQ

0−

DQ

15

)

Reg

istr

oR

egis

tro

sali

da

entr

ad

a

direcc.

Registro

Contadorde refresco

Controladorde refresco

dir. de col.Búfer de

de ráfagaContador

Latch dedir. de col.

Demux.

de dir.

de fila

1:4

M atriz de celdas

flanco de b ajada

8192 x 1024 x 16 8192 x 1024 x 16

flanco de b ajada

M atriz de celdas

Dec

od

ific

ad

or

de

fil

a

8192

8192

Amplificadoresde señ al

1024 (x16)

1024

Dec

od

ific

ad

or

de

fil

a

8192

8192

M atriz de celdas

flanco de sub ida

8192 x 1024 x 16


1024 (x16)

1024

Latch dedir. de fila







M atriz de celdas

flanco de b ajada

8192 x 1024 x 16

M atriz de celdas

flanco de sub ida

8192 x 1024 x 16 8192 x 1024 x 16

flanco de b ajada

M atriz de celdas

de señ alAmplificadores

1024 (x16)

1024 (x16)

1024 (x16)

8192

CK E

CSRASCASW E

CLKCLK

CLK CLK

CLKCLK

CLK CLK

CLKCLK

(64M x 16)DE 128 M b y tesCH I P DDRAM

CLK

CLK

S E ÑA L E SD E R E L O J :

para el b loq ue 0, para el b loq ue 0, para el b loq ue 1, para el b loq ue 1,

para el b loq ue 2, para el b loq ue 2, para el b loq ue 3 , para el b loq ue 3 ,

Sel

ecci

ón

de

blo

qu

e (B

A0

−B

A1

)

�� ¡ .¢3£ ¤k¥§¦8¨7©�ª�¨�«%¨¬U®°¯X±B²U³9´X®�µQ¬U®@´�¶?·�¸�¦.¹�¥¥»º�¼»½ ¬U®¿¾�À�ÁÂ½ ¯CÃ9Äg®�µÅÃ�¨�¶�·�¸Æ´3ª1¨Ç¾�È¯3¦.Ägµ�É¬U²�Ä�¨�¬U²¬X®ËÊY¯Ì±.²U³9´X®�µ»®,¶CÄgª!®�±'¨�Í�¨¬X²�µ@®�¶ ±'²�¶3©�¦NÄ�´Ì¬ ¬U®�²�ª�¬U®,¶ ¦B¶UÎÏ®�ª!¦B²ª*Ð�¥Â¨�¬U²Ñ³C´X®�®�±Ò¨�¶�·�¸X²Y¬X®,±Ó«%Ô[¬X´3±.²Õ¥»¥ºÖ¼»½®*µ�¬U®�È7Ê&¯3¦NÄ�µ,ÉXµ!²¶�¶X®�·,®�µg¨7ª�¦.²CµD·,´�¨AÄgª!²&·�¸X¦'¹Ìµ@·×²�«&²&Ø�µrÄ!®»Ä!ª�¨7¯�¨AÙr¨7¶�¬U²�·,²¶AÙÚ´X¶9Ä1¨k«?®,¶CÄ!®/¹�¨�ª�¨�·)²�¶UÎÏ²�ª�«�¨7ªÛ´3¶«?ÔU¬U´3±B²ÝÜÞ¬U®:ßX¾�À�½Ý¯ÆÃ�Ä�®�µ1àiÐ3¼§±�¹Xª�®�µg·)¦'¶Ì¬U¦'ª°¬3®�±B¨�¹�¨7ª!Ä!®�·,²�±'²�ª�®�¨¬Ì¨Ç¶X²Cµ$³C´X®�¬X¨7ª�áâ¨Ë®�±¡¬U¦'¨�©ª�¨7«�¨Ë¬X®�¯3±.²U³C´X®�µ¬X®�´3¶Õ·�¸Ì¦.¹ ãU¥º�¼�½ ¬X®/ÈÊ�½Ý¯[Ã�Äg®�µ�É[Äg¨«ä¯3¦BØ,¶Ý¬U®?¾�È�¯X¦.ÄgµÖÃåÊ�¯3±B²[³C´X®�µ°®,¶CÄ!ª�®<±8¨7Í�¨�¬U²9µ<Ð

uno de los tres parámetros por ese orden.

De nuevo, todas las unidades funcionales trabajan en el flanco de subida de la señal de relojCLK, con lo cual, para responder en flanco de subida y bajada se utiliza un segundo reloj, æ/çéè ,cuya señal es inversa del primero. E sto justifi ca q ue en la temporizació n de la DDR A M sea lícito êAëiìAí�î�ïð<ñóò7ôóð�õ)öconsiderar semiciclos de reloj (como en los 2.5 apuntados para CL). S i tomamos un ú nico reloj,pongamos de 166 M H z, y comparamos con S DR A M , la ráfaga de salida de datos sería 3-1-1-1 enS DR A M y 2.5 -0 .5 -0 .5 -0 .5 en DDR A M .

E n la fi gura 10 .28 presentamos el cronograma de funcionamiento para esta memoria, distin-* ÷7ø!ù�ú9û!ü

guiendo por colores sus dos relojes. A llí observamos q ue el tiempo de ciclo q ue marca el ritmo êJý�ôóðóô*þ*îde salida de datos es de 3 ns. P ero si medimos en latencia como h acen los fabricantes, cada subu-nidad del ch ip controlada por una señal de reloj (CLK o æ/çDè ) muestra internamente un retardode 6 ns. E sto ex plica q ue en las especifi caciones de las casas comerciales y en su etiq uetado seaé ste ú ltimo el valor q ue aparezca precedido del guió n q ue marca el tiempo de ciclo. E n defi nitiva,como parámetro ex terno del interfaz DDR A M para nosotros, el tiempo de ciclo debe ser 3 ns, loq ue tambié n encaja como valor inverso de la frecuencia 166x 2 M H z operativa para el ch ip.

ÿ��

La fi gura 10 .29 muestra el diagrama de bloq ues para un ch ip DDR A M de 128 M bytes de ca-

�� "!�#%$�&�')(+*-,/.�021435(�6879�:!;6<7�=�>-7�!��"'

?A@CB D"EGFIHKJML4E�L;JONQP RSEGTUE�@VB ?WP�L�X�YGHZE D�HZ[4L\Y;[/P]LVJMEV^4_`JaP�L�b�YCc�["P�d/Bec4Ef[\b�ghE�L-ijB�H �VkdI[/b�L"X"J�l [/PmTnJML"H<EV^ [IPpoqFrc4i�[4^ [\PsF"J9ij^ tuivJ�TwJ�P;x�yz"{/{�{�|\{�} {Q~�}4� �"� �`�`� z"{�{/� �2��z]��z]��zI�-�QzI�/�/� ��z�~��"��f�pzV�jzV�jz/�z"{/{`}]|\{�z {Q~�}4� �"� }4��Q��z z"{�{/� �2��z]��z]��zI��`�/��{�{/� �2��z�~��V�jzV�jz/�z"{/{�{�|\{�z {Q~�}4� };z"� �`�`� z"{�{/� �2��z]��z]��zI�-�QzI�/�/� ��z�~��"��f�pzV�jzV�jz/�z"{�{�z {Q~�}4� };z"� �`�`� z"�/�� z]��z]��zI�-��I�/� ��z�~��]��z]��zI�z"{�{�} {Q~�}4� };z"� }4��Q��z ��/�/� ��z�~��V�jzV�jz/� ��{/{�� zQ~¡��z��z��z"{�{�z {Q~�}4� };z"� }4��Q��z ��I�� z�~��z��z��¢�`��j�£�e��{/{�� zQ~¡��"��z"{�{�} {Q~�};� z/�"� �¤�`��}C� z"{�{/� �2��z]��z]��zI��`�/��/��/� �2��z�~��V��z"{�{�z {Q~�};� z/�"� �¤�`��}C� z"{�{/� �2��z]��z]��zI��`�/��/��/� �2��z�~��V�jzV�jz/�z"{�{�z {Q~�};� ��}Cz �¤�`��}C� z"{�{/� �2��z]��z]��zI��`�/��z"��/� �2��z�~��V�jzV�jz/�z"{�{�z {Q~�};� ��}Cz �¤�`��}C� z"{�{/� �2��z]��z]��zI��`�/��/��/� �2��z�~��V�jzV�jz/�

¥§¦©¨�ª/¦ «"¬®¯«�° ±�² ��³��/´��µ�¶n·�¸v¹�µ�º`»¼�½¹��¾»�¹/´�¶�¸£»¼¿<�"ÀÁ¶4�Aµ�¿<�½·¤¹�Â�¿ÄÃ`ÀÄ¶w·`�I¸��eÀ�¹��¾»£��¿Á· �¾ÅÆÅUÇ�ÈU� µ�¶+�É¿<»¼¸�¹IÂ®~

pacidad. S i nos q uedamos só lo con los trazos negros, lo q ue tenemos es un ch ip S DR A M de 64M bytes, h ech o q ue nos permite sopesar q ue no son tan grandes las diferencias entre ambas.Ê/Ë¤Ì�Í�ÎVÏ�Ð4Ñ

Las dos señales de reloj, CLK y ÒnÓ�Ô , actú an sobre matrices de celdas disjuntas cuya respuestaÕ�ÖV×]ØVÙ;Ö\Ëse alterna para producir una salida el doble de rápida q ue sus latencias individuales. La ló gica dedireccionamiento para la fi la y la columna es comú n a ambas, sincronizándose de forma conjuntabajo una misma señal de reloj, pero no así las líneas R A S y CA S q ue entran a cada ch ip cuando sedecodifi can los comandos DDR A M .

Ú Ø Û]Ü/×CÖ�Ý4Ë]Þ Ú Ö ÚE n la secció n 10 .13.4.5 comentamos q ue en el ch ip S DR A M ex istían un par de líneas R A S yß\à½á¤â"ã½ä

*

CA S diferentes por cada uno de sus dos o cuatro bloq ues (single-sided o double-sided, respecti-Ï]Ð Í å æ Ð Ívamente). E stas líneas CA S separadas se aprovech an en la arq uitectura DDR A M para desfasarlasmedio ciclo de reloj cuando se decodifi can los comandos DDR A M en aq uellas matrices de celdasq ue conforman la salida para la señal de reloj ÒçÓ§Ô . De esta manera, el comportamiento de estasÕ�Ö�×;ØVÙ;Ö\Ëmatrices es mimé tico al de la otra mitad del ch ip, q ue responde en CLK, mientras q ue la ló gica dedireccionamiento para la fi la y la columna es comú n a ambas mitades, sincronizándose de formaconjunta bajo una misma señal de reloj.

è�é�êìë�ê�í îðïGñóò�ô�õ�ö�ï/ò

La tabla 10 .13 describe la gama de productos disponibles por parte deo�JML�H<B�P

a fi nales de20 0 2. Los saltos se suceden de 66 en 66 M H z debido a q ue el reloj de la placa base h a venidoprogresando a pasos de 33 M H z, valor al q ue debemos añadir el multiplicador 2x característicode la DDR A M . La punta de velocidad para esta tecnología son los 60 0 M H z, punto en el q uerecogerá el testigo la nueva memoria DDR -I I (ver secció n 13.3.3).ß\à½á¤âI÷£ã½ø

*

E l salto tecnoló gico h asta las 0 .15 micras h a permitido crecer en velocidad y capacidad a laDDR A M , en clara sintonía con lo q ue le ocurre al procesador. Tambié n se aprecia q ue la latenciaÖ;ù�Ö\úrû�Ø æ;Ð\ÍCA S se resiste much o más al descenso q ue su h omó loga R A S , y q ue se ve más perjudicada por laaceleració n q ue por el incremento de tamaño.

è�é�êìë�ê�ë üUöQý�þ�ô�òrô�ò ÿ�ï ñóï�ö�ÿ¤ô � ô�ï�ö��-õ

P ara analizar el rendimiento de la DDR A M en sus diferentes variantes de programació n yentrelazado, utilizaremos la especifi cació n X -Y -Z tim ing (ver secció n 10 .14.2.3). U na comparativaß\à½á¤â��

*

en té rminos de frecuencia y anch o de banda bajo la especifi cació n P C-X X X X e incluyendo ya a laR DR A M , nos la ofrece conjuntamente la secció n 10 .14.2.2 y la fi gura 10 .40 .ß\à½á¤â��¼÷

*ß\à½á¤âI÷��*

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-.-/ 01230145 132 6

7�8�9;:�<!=�>?8A@CBED FG@IHKJML N N N O O O O7�8�9;:�<!=�>?8PHQBRD F�H�7SL N N N N O O OT�8!=�9VU�WYX�:Z:�<[9�W\:^]_8a`b8!X�U c O d c c O degf'h�ikjmlSnporqts^hkf'hvuwfxuys�ikz�h {[|S| }Z~!� }�~�� {[|S|�� {'|�|y�� }g~�� }g~!�eg��!�t�bz�h�o��;�yf'�^z�h�� {[|S| }Z~!� }�~�� {[|S|�� {'|�{S��y{ }g~�� }g~!�� nt��yz�uwfxq�s�ntu�sP��zSn � �E¡ {[|S| {'|S��S� {^{��^| {[|S�� {S{[�y��|S| {S{'��£¢�� {a�S�w�m{'¢� nt��yz�uwfxq�s�ntu�sP��zSn¥¤¦�E¡ {[|S| {'|S��|�§ {[��|��?�� {[|S��¢S| {S{[¢y��^� {[�!�t��S| {��^�y��

¨ ©YªC«S© ¬�Y®¯¬!° ±�² f+ntuwj�³´j\fbn�ikz uwf µ¶s ³Pf+³´zS�Gj)s �·� ² �·¸ {b��!¹�� ¸ º#» f+n hk��hAuwj�¼�f+�hks�h�¼!s�� jmsSn�ikf'h'�M½Kµ¾ n�uwj¶�¿f f+³PÀ�µmf'sSu�z f[hÁÀy�GzSÀCzS��¿jmzSnts�µvs�µ#�Gf+ntuwj�³Pjmf+n�ikztÂM��sSq�j�Ã'n�uwz�h�fÄn�z��k³�sSµ�j » s�uwz s {�|^| fbn f'µ·�'s^hkz ³��hu�f'h�Å¯sÆ¼SzS��s�q�µ�f�Â�Ç��fxsS��ikÈ�sPuwfxÀ��n�ikzÉuwfÊÀ�sS��i jmu�sËf'nAiGzwu�sShÌµ¶sShÌz�Àwikjm³Pj » sS��j\z^n�f'hZÍÎ}Z~!� Ï }ÐzÁuwj)h�ÀCzSn�j�qyµmf[Ñ¿�

H emos escogido una serie de eq uipos con procesador de 8 0 0 M H z, 128 M bytes de memoriaDDR P C-210 0 de Ò >?=�WmU�<

con etiq ueta -7 (q ue denota un tiempo de ciclo de 3.5 ns. para nosotros)y 133x 2 M H z de frecuencia, y una serie de cuatro placas base: U na con juegos de ch ips ÓYÔ c NSN Õ�Ö'×�Ø�Ù�Ú Û�Üde V I A bajo ÓÞÝÄßÌà�á <!X�:�Wãâ�>äWåX de

B Ò J, y tres con juego de ch ips de æ <[9;:�] para su ç :�<�9G> á�è æåæåæ HéU�ê[ë

ê�:^W è >ä<[::d�d�ìyí Ô ,

Bîê�U�]�]�U ç WmU c'N�Ny

c'N�N�B. Las pruebas se realizaron para el bench mark ï >ð<añ;9VU�<a:óò�ò ô Õ+õ�ö�÷+ø�ù�ú'û

c�üýOcomo representativo de los programas de gestió n, el bench mark

N�J Ò 8^WÿþÐO^ì�ìSìpara el softw are

gráfi co de juegos 3D (consume buena parte de su tiempo realizando operaciones de renderizado)y el bench mark

D�>�DwU��å9 Dw8�<aX�Wå8AO�ì^ìSìpara medir las transferencias de datos con la CP U y la F P U .

Los nú meros reflejan la media obtenida sobre la serie de cuatro plataformas, a ex cepció n de loscorrespondientes al entrelazado en longitud a nivel de ch ip, q ue pertenecen ú nicamente al P Ceq uipado con K7 .

Los resultados obtenidos se muestran en la tabla 10 .14. A llí podemos apreciar có mo la reduc-ció n de 3 a 2 ciclos en la latencia R A S apenas produce mejoras, mientras q ue esa misma reducció nen CA S es bastante más efectiva, lo q ue confi rma la gran cantidad de casos en los q ue la DDR A M � ù��aÕ+õ�öaØ'ù��es capaz de esq uivar la latencia R A S mediante la reutilizació n de los datos de una misma fi lay/ o la precarga en un bloq ue diferente. La mejora respecto a una latencia CA S de 2 ciclos no lle-ga al 10 % salvo q ue la aplicació n h aga un uso muy intensivo de la memoria, con lo cual, si elsobreprecio a pagar es superior a ese 10 %, es preferible descartar la mejora.

R especto al entrelazado, el incremento del rendimiento es superior en la transició n de 2 a 4bloq ues q ue en el paso inicial de 1 a 2. Creemos q ue en S DR A M este incremento estaría más

Õ+õ��aúaÕ � ù��!ù��Úeq uilibrado en ambos casos, pero en DDR A M el trasiego de datos es superior y las oportunidadesde precarga en otro bloq ue se convierten en un gran baluarte.

Conclusió n: Dado q ue la fluctuació n en los parámetros R CD y CL no es muy grande de cara alrendimiento neto de la memoria, una vez más se recomienda sacrifi car é stos en favor de apurar lamáx ima frecuencia q ue admita el funcionamiento del ch ip. R especto a las posibilidades de entre-

ö[Ú¿õ�ö � ×�ÆØ��õlazado interno, las mejoras son más signifi cativas, pero prácticamente todos los diseños DDR A Mdel mercado disponen de un factor 4 de entrelazado fi jo, por lo q ue aq uí no ex iste disyuntivaalguna de programació n.

�� ! "�� #%$ ��& ' ()�*� �+& ' ,La percepció n de interactividad por parte de un usuario multimedia pasa ineludiblemente por

disponer de un rápido acceso a memoria, y estas necesidades contrastan sobremanera con el lentoperegrinar de la tecnología de memoria.

Los esfuerzos por mejorar la memoria DR A M convencional h an q uedado en un mero apro-vech amiento de la integració n en silicio para escalar el reloj de la S DR A M h asta los 20 0 M H z y - ú!Õ!ö�×^Õ+õ�ö�Ø'ùdesdoblar su señal con multiplicadores de 2x (DDR ) y 4x (DDR -I I - ver secció n 13.3.3).

* .�/1032547618

9;: <>=�?A@CBED�FHGJILK5MONQPRSG�TVUW=�?�TXUZYA[LUZ?A=�F

La otra solució n para incrementar el anch o de banda consiste en aumentar la anch ura del bus\A]_^L`ba�c�\hasta las 128 líneas. Esta idea, tan sencilla sobre el papel, desborda el patillaje del chip, arruina lasincronización a elevadas frecuencias y complica el enrutado de las líneas por el espacio físico deuna placa base actual.

Ante semejantes escollos en la vertiente evolutiva más lógica para la memoria, se buscaronalternativas en la concepción de la arquitectura interna de los chips DRAM con objeto de dotarlos\�degf�c]5\�e�hAi�\�jde mejores propiedades eléctricas. Las variantes que quedaban eran reducir la frecuencia o acor-tar la anchura de los datos, y ambas parecían contraproducentes. La primera lo es a todas luces,pero la segunda no: Supone dar un paso atrás para tomar impulso y encadenar varios hacia ade-lante. Con un bus estrecho, la sincronización es mucho mejor, los problemas de ruido eléctrico yenrutado se minimizan, y la frecuencia tiene licencia para volar hasta valores estratosféricos. Asíhan ganado batallas buses estrechos como USB y FireWire frente a alternativas anchas como elPCI de 64 bits, especificado mucho tiempo atrás y rechazado por el mercado por caminar por unasenda equivocada.

Esta misma idea aplicada a la memoria es lo que abandera RDRAM (Rambus Dynamic RAM),un diseño de kmlnJo_p�q , compañía fundada en 1990 cuyo primer golpe de efecto llegó en las navida-

r \Ls�tbaujdes del 97, cuando batió el record de ventas con vxwzy{}|5yb~u�� , la video-consola basada en tecnologíaRISC. Desde entonces, la compañía ha mantenido el liderato del ancho de banda de la memoria,llevando a cabo numerosas mejoras para minimizar su única debilidad: La elevada latencia queantecede a la transferencia de datos.

�_��z�m�%� �� }��

Las prestaciones de la memoria RDRAM se sustentan sobre dos pilares básicos:

¶ A nivel arquitectural, un nuevo bus denominado Canal Rambus Directo que apuesta por la\cb�a_hAebf�^Aea�cb\�d� \�]5\�d transmisión a frecuencias muy elevadas bajo dos premisas fundamentales:

La separación de los buses de datos, direcciones y control para minimizar los efectosprovocados por el ruido eléctrico.

El estrechamiento del bus de datos, inicialmente hasta sólo 16 bits (aunque luego am-pliado), con objeto de favorecer la sincronización entre las líneas.

· A nivel eléctrico, la adopción de una nueva especificación de señales denominada k� m¡f�d�¢�^�ebc5hg^£r;¤A¥(Rambus Signaling Level ), que permite operar a frecuencias de 400 MH z en fl anco de subiday bajada, esto es, 400x 2 ¦ 800 MH z.

En los módulos SDRAM, cada línea tiene un enrutado diferente y dependiente de dos variablesinternas: El número de chips presentes en la placa de circuito impreso del módulo, y su espacio dealmacenamiento (ver figura 10.3 0.a). Como consecuencia de ello, el retraso de cada tipo de línea§©¨1ª3«_¬1

*

(datos, direcciones y control) se degrada de forma completamente diferente cuando aumenta elnúmero de módulos (ver figura 10.3 1), lo que complica el margen de temporización del sistema.§©¨1ª3«_¬L¬

*

Como además los módulos DIMM se conectan en paralelo al bus de la placa, cada DIMM presentao bien una fuerte carga capacitiva o un largo enrutado que le impide un funcionamiento correctoa elevadas frecuencias.

En cambio, en un sistema de memoria RDRAM los módulos se conectan en serie formandouna cadena (ver figura 10.3 0.b), lo que hace que la carga de las patillas esté desacoplada del resto§©¨1ª3«_¬1

*

y presente idénticas propiedades eléctricas. Así, conforme vamos añadiendo más memoria, lacarga se incrementa por igual con independencia del tipo de línea de que se trate, siendo ésta otrade las claves para la escalabilidad de la memoria RDRAM.f©jg^\bd�\�th�dbh�®�\�®

¯L°u±�¯7²u± ³!´¶µ_·�¸º¹¼»7½¾¹E·�´¶¿�»Q¸ZÀL¹¼»´ZÁX¿AÂ ÃÄ

ÅÆÅÇ ÈÉÊ ËÈÉÌÍ ÉËÊ Î

ÏÑÐ_Ò ÏÔÓÕÒ

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ÏØ×3Ò ÏÔÙ�ÒÚÜÛÞÝÞÛ ß5àÞáXâ ã�ä�å;æèç;éêç�ëQç;ìíîåuæ�ï;ç�éCðñë�ç©ëòå)ó�ôõð÷öùøúöÕû�üýã�þÿð��Õì��Aæ�÷þ�� óXç��æ� bð;óVðñéºå5æ�ë��ï��uéêåuæ�ï5ç ïuð�íîåuæþ ð�ó óØô�bð�� Aå�ì�íEô ì��5ôõïð�ï þÿð��ð�� å��ïuç ��ðëòæ��_ì�� ð_ë�©åuæýïuç "!$# � å�ìí ð%� í}å5æ�&úä©ð �óXçAæ¾ç5ì��gô ð ï5ç �uì ïuç©é'�uð�ïuåï�ô æ7ô( �ð�ïuå�óúïuç)�Að_éºå�ó�ìbå;æ ô ë* ;ô ï;ç+�bç�óJéêåuæ,�.-�ô� gæ ç�ì ç;é�ç©ì��æ/�!ï;ç�éWð�í10_ì�ïuå5æ¾çñç�ì ç5é ó%ç2�3�Aæ��.�gð�íLóXå �uì5ôõïuð�ïuçAæ ðéð� 5ó ç��ôõð5ó æ1ç éWðgæ�ë ô4��óXå;æ1å éCïð�ï5�_óXðbæ6 �ð�óVðÜæ�� ð�í ôzé�éCð�� ç�&�þ7��!ø�å5æ982�:��ðéºåuæ ö<; üñü �bð%�/= å5æ��uìbå� å�ì ç�é>� å)ó ó%çAæ� ©å>ìbï�ô ç�ì�í}çë?��ï��_éºå ï;ç@��å ì�í ôzì��ð%��ôA��ìB� ç5éÕå;íLó å ïuçAæC �óXå��5ô æ}í}å ï5çD��é�&!þ ï�� û!æ� ©ç/� í}å ï;ç �uì�ð uéCð%�ð �ðgæ ç) �ð5óXð �uìñæ ô æ í}ç©ëòðïuç�ëòç©ë�å�óÑôõð÷ö"øúöOûèü � å�ìE�%��ð�íLóXåF82�:��ðéºåuæ�çAæ íLó7�%�Lí>�_óVð�ï5åuæ�ç©ì�ïuå5æ��ð_ì%� å;æ��ç5éG �óÔôzëòç�óXå é ô(©ó%ç*�E��ç©é�æ ç/�5�_ìbïuåå:�� ð�ï5å�&OþÑç��IHÜô æ¾í ðJ�Aç�ì5ôCí ð_éïuç�éæ ô æîí}ç5ëòð�ì��_ëQç�óVðìgïuå æ��bæK8��:�Að_éêå;æ�&

L�MON(PON�Q R SOT9UWVYX[Z+\%S�]_^`VaX bdceR R

El nuevo zócalo de la memoria RDRAM se denomina RIMM (Rambus Inline Memory Modu-le). Tanto las dimensiones del módulo como sus fijaciones al zócalo de placa base son similares f_gih�jCk�l�g�m�k_j%ln o g�p�q�r�g�m�k_j.la las que ya conocemos desde la llegada de los módulos DIMM (ver sección 10.7.6). Esto permi- s�t�uwv/x>y

*te abaratar los costes de fabricación por la reutilización de las mismas plantas de ensamblaje decomponentes.

La foto 10.7 muestra los módulos y zócalos para un típico sistema de memoria RDRAM. A pe-sar de su aspecto muy similar a DIMM, cualquier aspiración a la interoperabilidad entre ambos g>k�z%j/{.m�|_j�{G}resulta inútil. Desde la frecuencia de reloj hasta la funcionalidad del patillaje resultan radicalmen-

~�� C��%��>�_��/��%��C�>��C��

(256

Mby

tes)

184 contactos de

conexión a la placa

base a través de

un zócalo DIMMLíneas de circuito impreso que discurren por la placa base(2

56 M

byte

s)

(256

Mby

tes)

MO

DU

LO

D

EM

EM

OR

IA D

DR

AM

(256 M

byte

s)

(a) DDR A M.

(b) R DR A M.

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

DDR A M

C H IP

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

MO

DU

LO

RD

RA

M

DA

TO

S

16

16

16

16

64

BU

S D

E C

ON

TR

OL

BU

S D

E D

IRS.

Y R

EL

OJ

A L MIC R O P R .

A L MIC R O P R .V T E R M

ME MO R IA

C O N T R O LA DO R

DE

1 6

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

C H I P R D R A M

MO

DU

LO

RD

RA

M

MO

DU

LO

RD

RA

M

B U S L O C A L

4 0 0 MH z

R E L O J

53

B U S D E D A T O S

F I L A [2:0 ]C O L U MN A [ 4 :0 ]

1 6 1 6 1 6

5 5 5333

C O N T R O LA DO R

DE

ME MO R IA

B U S L O C A L

A L MIC R O P R .

�K��6 ¢¡O£ ¤�¥¢¦¨§:¥ ©�ªI«_¬®�¯_°i¯.±�²´³%¯�µC¶¸·�¯J¹C«$¶Wµ"º�²´»_¶½¼@µ"¶¾±i°�µ/·´¯_¿/¯_À5«�À:µÁ¬®»�À5Â5·Ã«¾ÄÆÅe¯�ÇÉÈÊÈ?Ë�Ì�Í µ"¶+�¯.°Î¯.·´µC·´«�Ï�¼ÅÑÐwÇKËÈÒËÌ�Í µC¶ÓÄ�µ"°�²ÃµÊ�¯�°Ô¯JÂ5¶)Ä1²ÕÄÖ±iµC¬B¯EÀ:µ×¬Eµ/¬®«_°i²´¯JW°i²Ã¶�¹"²Ãw¯.·¢À:«_±i¯_À5«EÀ:µJØ.Ù_ÚJÍ)Ð`¼�±�µ/ÄÛ¹"«_¶ÓÜJ¬,»:À:ÂW·´«�ÄÀ:µ�Ý�Þ�Ù®Í)Ð�¼�±�µ/ÄK¼Dß,¹Ôà�²Ã�Ä�¹C¯$À�¯�Â5¶�«�á

te diferentes en RDRAM y DDRAM.

Su elevada frecuencia de funcionamiento obliga a los zócalos RIMM a situarse a pocos centí-metros del procesador, ya que el margen de fl uctuación que se permite a estas señales es bajísimo,

â_ã�äCå3æCç�è�ã/æy el retardo que éstas sufren es directamente proporcional a la distancia recorrida.

Las placas base suelen disponer de entre dos y cuatro zócalos RIMM, formando una cadenaen serie que se ex tiende hasta el controlador de memoria, con terminación paralela RSL (RambusSignaling Level) en el otro ex tremo según indicamos en la figura 10.3 2. Si el usuario decide no lle-é.ê�ëwì�í>í

*

nar todos los zócalos RIMM, entonces tendrá que insertar continuadores del canal para mantenerè/î�ç.å$ãÎç�ï_æ�â�î/ð�ñ�äla integridad de las comunicaciones.

El generador de reloj se posiciona en un chip dedicado ubicado justo al final del zócalo RIMMò ñCç_ñ�ð�æ�â.î/ð â%ñð%ñ%ó3î�ômás lejano al controlador (ver figura 10.3 2).é.ê�ëwì�í>í

*

Los módulos RIMM también incluyen el típico chip SPD (Ser ial P r esenc e D etec t ) que imple-õ"ö�÷mente la autoconfiguración y proporcione sus parámetros a la BIO S durante el proceso de encen-dido del sistema. Esto salvaguarda la compatibilidad de todos los módulos RDRAM al margendel fabricante y de la capacidad del chip.

ø>ù�úYøÔû�ú üþýÃÿ��%ý ��/ý��

�� ! �� "

Tamaño de la memoria Tamaño de la memoria

D I R E C C I O N E S

R E L O J

D A TO S

C O N TR O L

D I R E C C I O N E S , R E L O J ,D A TO S Y C O N TR O L

Retraso en la carga de las lín

eas

Retraso en la carga de las li’neas

#%$'&)(*(,+�-*. / #102&3+4(*+5-*. /

63718:9<;>= ?A@CBEDF? GIHKJILIMENPORQ S'TVU�NXW*YZQE[IN\W�M $ O $A] [ $_^ W*M $ Y ^ Q `aW ] W�T�bcWdYeYcW�f $ M WdY ^ W�NPT $hg W g L ] Q $ OiLIT ] W�YcjkW�O�b�L$ YcNlO $ j $ O�Q ^P$m^ W�T .n0po bcWdY /rq:$ [ ]tsvu O $w^ WxM $ Q ydU'NPQ W ]t^\$z] W�j ] W�YcW�T�b $ W�MFOiL g j{L ] b $mg Q W�T'btL ^ WxM $|g W g L ] Q $(x(,+�-�. }~g QEW�T�b ]�$ YxU�NXW�M $l^ W�M $�^ W ] W�O� $ OiL ]c] W�Ycj{LmT ^ W $ M $�+�(x+5-4. o ] W��WZ� $ M $ NXT\Q u O $ OiQ�SmT ^ W�M $ Yj ] L'jXQ W ^\$I^ W�Y�WRM��Oib ] Q�O $ Y ^ W�bcL ^X$ Y�YcNPY�j $ bcQEM M $ Y o O�LIT�b $ O�b�L'Y�U�N\W3M W3jkW ]tg Q bcW�T $ YjPQ ]$v]�$ ` ] WdO�N\W�TPOiQ $ Y g N2O��XLg�s Y�W�MEW�J $I^\$ Y # W�YcO $ M $v0 Q�M Q ^X$'^�&�/

Módulo RIMM1 Módulo RIMM2 Módulo de continuidad

Controladorde memoria

(puente nortedel chipset)

Controladorde memoria

(puente nortedel chipset)

Módulo DIMM1 Módulo DIMM2

Zócalo DIMM vacío

conectada a

Bus conterminación

Terminaciónparalela RSL

1,4 voltios

Generador de reloj de Rambus

RDRAM

SDRAM/DDRAM

sin concretar

63718:9C;�= ?v@�B D\� G + W�M $ O�QESIT ^ W�M 0 NPY ^ W g W g L ] Q $ OiLITnYcNPY g S ^ NXMEL'Y3WRT (,(*+4-�. ` ] W�T�bcW $V+�(,+�-�. /

�� \�'�Z ¢¡v��¡I ¢£2¤l¥¦¡v§r¨�©ª

En la memoria SDRAM, el zócalo DIMM se conecta con el controlador de memoria a travésde largas trazas donde el fenómeno de la refl ex ión de señales eléctricas incide notablemente, más «¬¯®�°±®v²

³'´ µ�¶v·�¸º¹�»±¼¾½w¿�ÀIÁkÂ�Ã�ÄK½±ÅÇÆÈ¶z·dÅ�Æ�É�Ê�Æ�·�¶v¼

aún porque las líneas del bus no finalizan limpiamente en el ex tremo opuesto al controlador (verfigura 10.3 2). En la memoria RDRAM, en cambio, el montaje sobre un zócalo RIMM se comportaen todo momento como si el módulo se hubiese soldado directamente a la placa base, eliminandocualquier tipo de refl ex ión y ofreciendo a la vez una baja inductancia que posibilita un funciona-miento mucho más uniforme a elevadas frecuencias.

Para hacer eso posible, la manufacturación de un módulo RIMM es tremendamente ex igente:Requiere mínimas diferencias en la longitud de la traza de sus líneas, el grosor de éstas, y laË�ÌIÍ�Î±ËRÏ'ÐÍ�ÑvÒdistancia de separación entre pistas, lo que indudablemente encarece su coste.

El nivel eléctrico y la presencia de un gran bus interno de 144 líneas (128 si no dispone deÓ�Ô Ë¯Ñ Õ±Ë

Í�ÏvÖ¯Ë�Î Ô ÑAÐ¯Í�×�Ï paridad/ ECC - ver figura 10.3 4) incurren en una complejidad adicional que desemboca en unØAÙcÚ2Û�ÜcÝ* área de integración en torno al 20 % superior al de un chip DDRAM de similar capacidad.

Y si el chip sale más caro por materia prima, aún se encarece más si nos adentramos en su pro-ceso de fabricación. Su complejidad inherente obliga a integrar el chip bajo encapsulado micro-Ë�Ï'Ð�Ñ�Þ�Ò�ßIàdÑ�ÕváBG A (B all G r id A r r ay , con microsoldaduras sobre la base del chip - ver sección 3 4.3 .1) o su equi-âäãæå¯ç�è4é%êzëìéîí

*

valente más actual CSP (C h ip Sc ale P ac k aging), ambos bastante más caros que el TSO P (T h inSmall O utline P ac k age, con patillaje dispuesto sobre las aristas laterales) que puede ser utilizadocomo alternativa barata en DDRAM.

Además, la inmaculada perfección que se ex ige al comportamiento eléctrico de la RDRAMhace que pocos chips de una oblea pasen la validación en la horquilla superior del rango deï±Ñ±à±ÍiÕ±ÑAÐ¯Í�×�Ïfrecuencias, lo que aboca a malvender la mayor parte de ellos.

ð�ñdò�ó ô�õ÷ö øpù�úEû�ü�ý,þ~ÿ�� þ� �� !� #"%$�"%&�'

Los datos de que disponemos corresponden a la fase inicial de fabricación de la RDRAM,cuando se integraba a 0.22 micras bajo tres frecuencias candidatas: 3 00x 2, 3 5 0x 2 y 400x 2MH z. N o obstante, los consideramos ex trapolables a la situación actual, en que se integraa 0.15 ó 0.13 micras ex igiendo frecuencias de 400x 2, 5 3 3 x 2 y 600x 2 MH z.Acomodando nuestra información a la campana de G auss típica del proceso de validaciónde chips, el porcentaje de chips que pasaría las pruebas de validación a cada una de lasfrecuencias de trabajo sería el siguiente:

ä A 400x 2 MH z: 28 %

ä A 3 5 0x 2 MH z: 40 %

ä A 3 00x 2 MH z: 28 %

ä Chips defectuosos: 4 % restante.

Sólo para contrastar con SDRAM, allí el porcentaje de chips que superaba las pruebas ala frecuencia de 13 3 MH z (la máx ima para esa misma distancia de integración y marcotemporal) era superior al 70 %.

A los argumentos anteriores, todavía hay que sumar dos agravantes: Primero, el coste delÑdÎ Ô Ñdï±Ñ�Ï±Ö±ËvÒdisipador de calor que debe incluir el módulo de memoria para esparcir con presteza el calorgenerado en los puntos más tórridos de sus chips constituyentes. Segundo, el coste adicional dela placa base que auspicie los módulos, a la que se ex igen idénticas filigranas eléctricas en laslíneas y contactos metálicos relacionados con los zócalos RIMM.

(�)+*,(.-+* /1032547698;:.<=8>4?03@A:B6DC�8;:E0DFG@IH JEK

LMLN OPQ ROPST PRQ U

Señales procedentes del con

trolador de mem

oria:

Datos 1 8 /1 6 1 8 /1 61 8 /1 61 8 /1 6

Señales conectadas a la entrada del siguiente m

ódulo:

Datos

Colum

na

A mplific.de señal

de celdasM atrices

o oo oo o

A mplific.de señal

de celdasM atrices

D ecod.col.

D ecod.fila

5

3

A mplific.de señal

de celdasM atrices

o oo oo o

A mplific.de señal

de celdasM atrices

D ecod.col.

D ecod.fila

5

3

A mplific.de señal

de celdasM atrices

o oo oo o

A mplific.de señal

de celdasM atrices

D ecod.col.

D ecod.fila

5

3

A mplific.de señal

de celdasM atrices

o oo oo o

A mplific.de señal

de celdasM atrices

D ecod.col.

D ecod.fila

5

3

CHIP 0

Fila

Colum

naFila

MODULO DE MEMORIA RDRAM COMPUESTO DE 4 CHIPS

CHIP 1 CHIP 2 CHIP 3

B L O Q U E 0

B L O Q U E 1 5

B L O Q U E 0

B L O Q U E 1 5

B L O Q U E 0

B L O Q U E 1 5

B L O Q U E 0

B L O Q U E 1 5

VXW�Y�Z\[�] ^`_�a3bcb d�egfih5j�kmlonqpckrjcs lutvp�jcw3xypzk�l#kElux{>|}n�~B��~�� x+s f�j �In{>n+��ikI{i�}f��|G��xo��j�f�k�f��>{�k��.�cxpcko�E��w3��sckEn+f��7�#f�| wGn#l�kEl�x�{>|}n#pz|Gf��x�sck�p�k��n�{i|}p�n�p��

Dem

ux. 1

:8

9

1 2 8 x 72

C A P A C I DA D T O T A L DE L C H I P : 32 M b y tes d a t o s + 4 M b y tes E C C = 36 M b y tes = 2 88 M b it s

1 2 8 x 72 72Dem

ult

iple

xor

1:8

1 1

5

4

1 02 4

2 4

2 4

Dem

ux. 1

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Dec o d if .

C o mp a r a

Dec o d if .

C h ip

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D ir e c c ión d e c o lu m n aO n /O f f

O n /O f fD ir e c c ión d e f ila

4C h ip I DC h ip

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O p C o d e

O p C o d e

C o lu m n a

R E G I S T R O S DE C O N T R O L

C h ip I DY

1 7D

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x. 1

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LX

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xor

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9 9

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Bú

fer

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8:1

9

M O DO S DE A L I M E N T A C I O N

9

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1 7

2 3

72

7

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72

99

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4

1 2 8 p a la b r a s c o n 72 a m p lif ic a d o r e s c a d a u n a

3

5

RO

W

CO

LU

MN

CL

KC

LK

Mu

ltip

lexor

8:1

Bú

fer

escr

itu

ra

S C K S I O 1S I O 0C M D

9 9B u s in te r n o d e g r a n a n c h u r a

( 1 44 b its c o n ta n d o la o tr a m ita d )q u e e n c a r e c e e l c o s te d e l c h ip

D Q A 0 ..D Q A 8D Q B 0 ..D Q B 8

E s ta m ita d d e lo s d a to s E s ta m ita d d e lo s d a to s

b a ja d a d e la s e ña l d e r e lo jr e s p o n d e e n e l f la n c o d e

s u b id a d e la s e ña l d e r e lo jr e s p o n d e e n e l f la n c o d e

T O T A L D E A M P L I F I C A D O R E S D E S E ÑA L E N E L C H I P :1 2 8 ( p a la b r a s e n c a d a f ila ) x 72 ( a n c h u r a d e lo s d a to s a c a d a la d o ) x 2 ( la d o s , d c h o . e iz q d o ) x 1 6 ( b a n c o s e n e l c h ip )

ES

PE

CIF

ICO

DE

RA

MB

US

INT

ER

FA

Z R

SL

SIM

ILA

R A

DD

RA

MN

UC

LE

O D

EL

CH

IP

9

Amplificadores de señal. Cada círculo contiene:

ORGANIZACION DEL CHIP: 16 bloques x 1024 filas/bloque x 128 palabras/fila x 144 bits/palabra

Bloque

Bloque

BLOQUE 0

BLOQUE 1

BLOQUE 2

BLOQUE 3

BLOQUE 4

BLOQUE 5

BLOQUE 6

BLOQUE 7

BLOQUE 8

BLOQUE 9

BLOQUE 10

BLOQUE 11

BLOQUE 12

BLOQUE 13

BLOQUE 14

BLOQUE 15

�X �¡�¢\£�¤ ¥`¦�§3¨ª© «v¬��®¯�°.®`±o®�²z³µ´c¶3·z¸5¹�³�º»²�³�¹c¼y½.¾c�¿ÁÀA¬ÂÀ�ÃµÄ ²z³ÆÅ+Ç%Ä ´5È�Éi³EºX½�·+¼�¿�®`°>Ê²�®²�Ë?Ì»ÍÎÍ�Ï5ÐÑ¹c³E²c³®�¿c°i³E½�Ê®�°Òº�³B³I¶�º=¹�½I³Eº�3Ó+·#²c³Eº>²z·´�¶}³�²z³I¶�3¼5É�³E°�ÔÕ®�Ö×¾�®�º�Éi®#½�·+¼zÔ�·�°i±o®�°Ø¹�¼Ùº=�¼zÔ�Ú}¼Ù²z³�¶3Ú�¼c³�®�ºX}¼+Éi³I°i¼�®�ºEÏ

Û+Ü Ý�Þ`ßIàâá>ã?äæå�ç�è�é�êBëEìíå?î�ïðÞñß�îGïDòIó�ïDßIÞ`ä

ô5õ�öø÷�öDù úBû;ü�ýcþ ÿ �� ÿIýcû��

El controlador de memoria RDRAM se comunica con sus módulos de memoria (y éstos a suvez con sus chips) por medio de buses muy estrechos, de 16 líneas de datos y 8 líneas de dirección,3 para la fila y 5 para la columna (ver fig ura 10 .33). Dentro de cada uno de los chips, estos busesse desdoblan en ocho para proporcionar internamente las respectivas vías de comunicación:

¶ U n bus de datos interno, de 12 8 líneas, q ue se llena a razón de 8 viajes de 16 bits (uno cada��

1.2 5 ns en el caso de la versión base de 40 0 x 2 MH z, q ue completa el llenado en lo q ue seríaun ciclo de 10 0 MH z).

· U n bus de direcciones, de 2 4 líneas para la fila y 40 para la columna, q ue se utilizan parcial-��

mente para emitir los comandos de control y códig os de operación al chip.

Esto ex plica la dualidad de esta arq uitectura, cuyos chips se encuentran internamente atesta-��

dos de líneas de comunicación, pero q ue atendiendo a su aspecto ex terno presentan pocas necesi-dades de patillaje tanto a nivel de chip como de módulo. En la sección 10 .7 .6 vimos q ue se utilizan "!$#&%�')(

*

un total de 184 contactos para éste ú ltimo, pero la tabla 10 .5 revela q ue la mayor parte de ellos se "!$#&%�' **

dedican a dos claras prioridades en entornos de elevada frecuencia:

Distribuir la alimentación de forma muy tamizada para evitar corrientes elevadas, y porconsig uiente, reducir la potencia disipada para aliviar la temperatura.

� �)+",�� Aislar separadamente cada línea activa utilizando referencias a tierra individuales con ob-jeto de dotar de g ran estabilidad a las señ ales.

�� -��

Aunq ue todas estas líneas entran de forma conjunta a cada uno de los chips del móduloRDRAM, un campo del bus de control transporta el identificador del ú nico chip q ue actú a pa-ra resolver el acceso. S endos comparadores a derecha e izq uierda de los reg istros de control

�� .�.��/-0� �� .)1��),

permiten al resto de chips desactivarse y no interceder en el uso del bus con aq uél.

El nú mero de chips es alg o q ue se deja a elección del fabricante, con una limitación má x ima0�2�+��

� � .)1��),�de 32 chips (el campo q ue identifica el chip en el bus de control dispone de 5 bits). Respecto almínimo, si un módulo RDRAM suministra 16 bits y puede ser implementado mediante un ú nicochip, podríamos pensar en usar 8 chips para multiplicar la anchura de la memoria hasta 12 8 bits.P ero así es precisamente como trabajan la S DRAM y la DDRAM, soluciones q ue se muestranmucho menos escalables q ue ésta.

�"�� .�.��30��)+4��0"��65

Dentro ya del ú nico chip activo, se decodifica el nú mero de bloq ue proveniente de otro campo3 ��7��del bus de control para enviar la señ al de activación al ú nico bloq ue q ue interactú a con el bus dedatos interno de 144 líneas. Este bloq ue acepta la coordenada de fila para volcarla ínteg ramente a

398 ��los amplificadores de señ al, una mitad a cada uno de sus dos laterales si tomamos como referenciala fig ura 10 .34. S obre estos dos g rupos de amplificadores actú a la coordenada de columna para "!$#&%�*$:

*3 .��-��+"0�� seleccionar la palabra q ue sale al bus de datos a razón de ocho viajes de 18 bits (16 si no ex isteparidad/ EC C ), cuatro bajo C L K por la derecha y otros cuatro bajo ;=<?> por la izq uierda en pulsosalternos.

En determinadas arq uitecturas, como por ejemplo el @BA�C�DFEHGI J , la placa base oblig a a q ue los��0��"� ,��

,�� 0K"��0 ��)��+ L zócalos RIMM se llenen por pares de módulos RDRAM. Esta imposición no tiene nada q ue ver

con el funcionamiento interno de la memoria, sino q ue está relacionada con el hecho de q ue elancho de banda en un módulo RDRAM de 16 bits y frecuencia base 40 0 x 2 MH z es justo la mitadq ue en el bus local del P entium 4. Así, la placa base realiza un entrelazado ex terno en anchura porparejas de módulos para log rar eq uilibrar el ancho de banda en ambas partes. L a fig ura 6.5 ilustraMON�PRQTS-UTVXW

*

la necesidad de este conex ionado por pares, q ue ya no es necesario cuando se utilizan módulosRDRAM de 32 bits.

Y)Z[\Y9][ ^`_ba�c�dfe�g9hiejc _bklgmdon)e�g�_opqk�r s�Y

tutv wxy zwx{| xzy }

(subunidad del chip sincronizada

(CAS Latency ó CL = 9)

Latencia CAS: 9 ciclos

(RAS to CAS Delay ó RCD = 9)

Latencia RAS: 9 ciclos

0 ns. 20 ns. 30 ns. 40 ns. 50 ns. 60 ns.

TIEMPO DE ACCESO A FILA(t = 22.5 ns)RCD


CAS

Ráfaga: 8 ciclos

(Burst Length =8)

(t = 22.5 ns) (20 ns)OCUPACION DEL BUS

COMPUESTA DE 16 palabras de 16 bits

LINEA DE CACHE DE 256 BITS

10 ns.

Líneas ROW[0..2]

para dirs. y control

Líneas COLUMN[0..4]

para dirs. y control

CLK

CLK

en flanco de bajada: 1 6 bits)

(subunidad del chip sincronizadaen flanco de subida: 1 6 bits)

TIEMPO DE CICLO DEL CHIP DRAM (t = 1.25 ns.)CK

0 ns.

Latencia CAS: 9 ciclosLatencia RAS: 9 ciclos

10 ns.

Ráfaga:4 ciclos

(t = 15 ns)RCD

(t = 15 ns)CAS

TIEMPO ACCESO COLUMNA

TIEMPO ACCESO FILA OCUPACION

DEL BUS

20 ns. 30 ns. 40 ns.

TIEMPO DE RESPUESTA PARA LA LINEA DE CACHE (3 6.66 ns.)

CLK

CLK

Líneas ROW[0..2]

Líneas COLUMN[0..4]

(subunidad del chip sincronizadaen flanco de subida: 1 6 bits)

(subunidad del chip sincronizadaen flanco de bajada: 1 6 bits)

LINEA DE CACHE DE 256 BITSCOMPUESTA DE 8 palabras de 3 2 bits

TIEMPO DE RESPUESTA PARA LA LINEA DE CACHE (65 ns.)

(8 salidas por 3 li’neas dan 2 4 bits)

(8 salidas por 5 líneas dan 4 0 bits)

q ue los de la fig ura anterior)en la m ism a escala tem poral (estos relojes se encuentran

Datos

Datos

Relojes 400MHz

RDRAM 16 bits

Relojes 600MHz

Datos

Datos

RDRAM 3 2 bits

y 12 0 0 MH z (60 0 x 2 )

y 8 0 0 MH z ( 4 0 0 x 2 )

~�� "�� F��$��?��q�� ¢¡�£�¡¥¤�¡��X¦§��¦¨¡�$�©�¥ª¬«ªl®m¯ ° ��¡�B��²±�¡��¦¨¡�³��±´�$��¤-�q�� b£µ��´¡³¶�� ¢��¦¨��´·�j¡³¹¸�º��¦¨�b ��q��F��³?�´�» q�¼««»ªm®m¯ °´¤�¡�¦¨¡¼ ©�¼³$�� ¤�¤-�¢½��¾��»¿À q�X¸Á¤-¡ bµB¦Â�&�X¸§ ¢�Ã³i��ÄB�� Å��$�� Æ¡�Ç?��³F��¡È� ��´�É µ��Ê±��j¦§�H�F�X�Ã ©�Ë³j�� ¢�´�¼��µ´�B¤��b¡�B��¥È&� ÇR¡Ë³Ì��¦¨��¤��¤� b¡�³¹½¨Í6��B¤�¡³��º³$µ´È��©��Â¸ÎÈÀ�"Çi��´�BÏ

Ð4ÑÅÒÆÓÅÒoÔ Õ�Öb×ÎÖoØHÖÚÙ�Û�Ü�ÝÞàß�á&âãØ\á´ÞXÜ&ÖÚÞ)Ý�ä�á�ÞÃå�æçÝ�ß ÝÜBÝèâ4Ù9ÝÞ

A pesar de su orig inalidad, la RDRAM presenta alg unas similitudes con diseñ os anteriores:

¶ El esq uema de direccionamiento dentro de las matrices de celdas es el mismo q ue se viene é�ê�ë�ì�í-î ï ðñ ð ò�ï ê�órepitiendo ya desde la memoria F P M DRAM.

· L a versión de módulos RDRAM con paridad dedica un bit adicional por cada byte de datos. ô ê�ì�í�ï ê�ï�õ�ö�÷�÷El controlador puede también implementar la corrección de errores EC C de 16 bits sobreuna palabra de 12 8 bits, con lo q ue ambas operaciones pueden implementarse sin aumentar

øù úÀû�ü�ýÿþ�� û¼ü��oü�û��

el nú mero de chips del módulo. N o obstante, suscribir paridad o EC C aq uí está menosjustificado q ue en S DRAM/ DDRAM, ya q ue su tasa de errores es inferior a la de aq uéllas.

¸ Ex iste un modo de funcionamiento en el q ue las direcciones de columna pueden ser aleato-�� "!�#"#$��%'&�!�(

rias dentro de la fila, en consonancia con lo q ue ya le ocurría a la S DRAM.

¹ L a forma en q ue se consig ue responder en fl anco de subida y bajada de la señ al de reloj es)�*

mimética al caso de la DDRAM, aunq ue no está de má s recordar q ue en este caso la imita-dora es esta ú ltima por ser el diseñ o má s joven de todos. L os matices de direccionamiento ysalida de datos pueden observarse má s lú cidamente en el cronog rama para esta memoria,q ue adjuntamos en la fig ura 10 .35.+-,/.10"2�3

*

º L os chips RDRAM también implementan una seg mentación interna q ue solapa estas tareas(�!54768!�&�9�:-#��;'&

al ig ual q ue en S DRAM/ DDRAM, permitiendo una continua ocupación del bus interno du-rante los 10 ns q ue dura la salida de datos. El protocolo RDRAM tiene ademá s un controldirecto sobre todos los recursos de fila y columna concurrentemente con las transferenciasde datos, de ahí el calificativo de “ directo” con q ue se apoda el canal. L a seg mentación inter-na consta de siete etapas: Transporte de fila, decodificación de fila, transporte de columna,decodificación de columna, acceso a celda, transferencia de datos y escritura en bú fer.

» U n módulo de memoria RDRAM también puede realizar la precarg a y la selección de unanueva fila de celdas concurrentemente con operaciones de columna sobre otra fila ayudá n-dose del entrelazado en long itud al nivel de fila, repartiendo éstas entre los bloq ues si-

!�&�9$�$!�<�:5=�:��%g uiendo un esq uema de orden inferior para aprovechar las propiedades de localidad en lasreferencias a memoria. Ahora bien, en RDRAM el factor de entrelazado es má s ag resivo (16frente a 4 en DDRAM y S DRAM), y con él aumentan las oportunidades para solapar estaslatencias. Esto es coherente si recordamos q ue el entrelazado al nivel de las filas de un chipse articulaba para mitig ar las dependencias estructurales en los amplificadores de señ al delcauce seg mentado, y q ue en RDRAM tenemos siete etapas de seg mentación frente a tres enS DRAM, lo q ue aumenta tanto la posibilidad de confl ictos como el g rado de concurrencia delos accesos. P or eso, el control interno en RDRAM admite tres modos de precarg a y el pro-cesamiento de hasta cuatro peticiones simultá neas q ue involucren a bloq ues entrelazadosdiferentes, con las q ue se log ra superar el 9 5 % en la utilización de los buses.

>@?�ACB DFEHG ICJLK�MON P�Q RTSVUVWVRXQ8Y[Z�Y]\_^ RXS Q`Y abRXab^[WVc�Y d�efd�gfh iCWVRXSjUkR Yl efd�gfh mneoepdqgph

C onsideremos un P C dotado de 7 68 Mbytes de memoria principal compuesta de 3módulos de 2 56 Mbytes y 4 chips cada uno.En caso de optar por memoria S DRAM/ DDRAM, tenemos el esq uema de la fig ura10 .30 .a, donde se entrelazan en anchura los cuatro chips del módulo, y en long itudlos cuatro bloq ues del chip q ue se reparten las filas sig uiendo un esq uema de ordeninferior.En caso de disponer de memoria RDRAM, tenemos el esq uema de la fig ura 10 .30 .b,donde se prescinde del entrelazado en anchura al nivel de los chips de cada módulopero en cambio se disponen 16 bloq ues entrelazados en long itud y de orden inferiorpara las filas al nivel interno de cada chip.

¼ P ara permitir optimizaciones al nivel interno de cada módulo RDRAM, el nú mero de chipspor módulo y el tamañ o de la fila en sus matrices bidimensionales de celdas también se

rs8turwv8t xzy|{~}5��w��}�y|��y�� v

��

�n��$�� ¡�$��¢8�~�� ¡��¢$£¥¤��~��¦8� §��¨©�� ª¬«8¯®°¦8� ��¢��±¦8�f²³�´��µ��~¶�·�-��¨¸£¹�º¥» µ�¼ ¹ ¤`�½¨¸¾�¼ ¹¿º ¤'À�¨¸��¾Á$¾/Â1®Ã¼ ¹ �$¾�®Ã¼ � £T��¨Ä��¨¸£8¾ ��£X��Å�$�Æ�´²ÈÇ-£n�ÊÉz�Ë��Â8¾©¨¸£X�Ì8Í�Í�ÎXÏ Ð5Ñ Ð5Ï`Í�Í Ò`Ì Ð�Ñ8Ó ÔÖÕT×¿Ø|ÙOÚ°ÛÜÐ5Ý�Ý8ÝÌ~Ò-Í�ÎXÏ Ð5Ñ Ð�Þ~Í�Í Ò`Í Ð�Ñ8Ó ÔÖÕT×¿Ø|ÙOÚ°ÛÜÐ5Ý�Ý8ÝÞ~Í�Í�ÎXÏ Ð5Ñ Ð�Ñ8Í�Í Þ´ÒXß°Þ8Í Ð5Ñ`ÓCàCÐ�Ó`Þ ÔÖÕT×¿Ø|ÙOÚ°ÛÜÐ5Ý�Ý8ÝÒ�Ì�Ì�ÎXÏ Ð5Ñ Ï°Ð�Í�Í Ì8ÒTßnÌ´Ï°ßXÌ8Í Ð�Ó`Þ á8âXãTØåäæÚ°ÛqÏ�Í�Í~ÏÑ8Í�Í�ÎXÏ Ð5Ñ Ï�Þ~Í�Í çèà�é Ð�Ó`Þ êÊëÄì/Øåífî8Ú°äÜïÈî�×�îpÏ-Í8Í`ÌÑ8Ñ~ð$ÎXÏ Ð5Ñ Ï�Ñ8Ñ�Ñ çèà�é Ð�Ó`Þ êÊëÄì/Øåífî8Ú°äÜïÈî�×�îpÏ-Í8Í�ÞÞ~Í�Í�ÎXÏ Ì~Ï Ì8Ï`Í�Í Þ´ÒXß°Þ8Í Ï-Ì~Ï ñóò7ì/âXÕô×/Û�Ú°ÛqÏ�Í`Í8ÏÒ�Ì�Ì�ÎXÏ Ì~Ï Þ´Ï`Í�Í Ì8ÒTßnÌ´Ï°ßXÌ8Í Ï-Ì~Ï ñóò7ì/âXÕô×/Û�Ú°ÛqÏ�Í`Í8ÏÑ8Í�Í�ÎXÏ Ì~Ï Þ8Ó8Í�Í çèà�é Ï-Ì~Ï êÊëÄì/Øåífî8Ú°äÜïÈî�×�îpÏ-Í8Í`ÌÑ8Ñ~ð$ÎXÏ Ì~Ï Ò�Ì8Ì�Ì çèà�é Ï-Ì~Ï êÊëÄì/Øåífî8Ú°äÜïÈî�×�îpÏ-Í8Í�ÞÑ8Ñ~ð$ÎXÏ Ñ`Þ Ð�Í8Ñ�Ñ`Ñ çèà�é Ì8Ï�Ñ õ÷öåãTØåíøäùÏ�Í�Í8Í8Ò

ú¬û]ü ý�û þ�ÿ�� þ�� î��8î�íÜî¯Ú°Û í°Ú°âTÙåä8ë��é ��Ôbõ ÚTØåë/ï1ä8ãXØ�ÕXÙ|Û¶Û�ã Ï�Í`Í8Ì�� î�� Û�ò��ôîpÚ°Û Ù�î�ã��5î�ífØåÛ�ã~ì/äfò7ä8×/×�Û�ë��ï ä�ã1Ú°ÛÜî Ù�î Ú°Øåë/ï ä�ãXØ�ÕXØåÙ|Ø�ÚXî�Ú Ú°ÛfÙ�ä8ëèínÚTâXÙ|ä~ë � î-ÕX×¿Ø�ò�î`ÚTä8ëbï1ä8×�� Ø�ã��~ë©ì¿ä�ã �[Û�ò��ôãXä�Ùåä��ß âXãôî Ú°ÛfÙåî8ë��ô×/íÜî8ëïÈØ|ä8ãTÛ ×wî�ë Ú°Û�Ù ípÛ�×wò î�ÚXä�� ê ÙÊí°Ú°âXÙåä÷Ú°Û Ñ�Þ ÕTØ|ì¿ë �~î Ú°Øåë/ï ä`ãTÛæÚ°ÛfÛ�ëÄï Û�ò�Ø!�1ò�î`ò�Ø"8ãOßVï1Û�×/ä÷î#� Û5ò��ôî÷Ï�Í�Í8Ìùî%$Tã�Hî�Ù ìwîøâTã ì�×/Û�ò��Xäfî�ã~ì/Û5ë Ú°Û &8âÈÛ ë/Û ïX×�änÚTâ��ò�î¯ë/â ÚTØåë/ï1ä8ãXØ�ÕXØ|ÙåØ�ÚXî�Ú ò7ä8íøÛ�×�ò Ø�î`Ù('Hçèà-é ) Ô*$Xã ãTäÜÚ°Øåë/ï ä�ãXØ�ÕXÙåÛ,+-�

han dejado a elección del fabricante. P ero al ig ual q ue en S DRAM/ DDRAM parecen ex istirciertos valores de consenso, como los q ue apuntamos en el ejemplo 10 .8.

.0/2143 57698 :4;=<?>=@BADC�E2FBG=H�IJGKEMLNFOLQPSR TSC ý GKE�H�PSTVU ý GSE�WXA�WXY�Z TSC þ�[�\ Z ü�]S^ C_E

L a config uración q ue má s se repite en los módulos RDRAM de 12 8 Mbytes es lasig uiente:

ä 4 chips de 32 Mbytes (2 56 Mbits) cada uno.

ä 16 bloq ues entrelazados en long itud dentro de cada chip.

ä C ada bloq ue compuesto de 16 Mbits estructurados en matrices de 10 2 4 filas de12 8 palabras de 12 8 celdas cada una.

`4aBbdcBb!c egfihkjMlnm_opf�j

Aunque inicialmente existió una remesa de chips de 300x2 y 350x2 MHz, la primera RDRAMque adquiere cierta presencia en el mercado es la de 400x2 MHz. A partir de ahí, la frecuencia q2rtsvu-w%syxiu{z}|sobrepasa el gigahercio para trabajar a 533x2, 600x2 y 667x2 MHz, según se indica en la tabla10.15.

L a anchura de los chips y módulos RDRAM se mantuv o estable durante unos añ os en los 16 |Mx�u-~{w�rt|bits, siendo é sta una de sus características distintiv as. A mediados de 2002 comenzaron a v er laluz los primeros diseñ os con anchura de 32 bits, y la especifi cación de 64 bits se encuentra yafi nalizada y no tardará en engendrar modelos comerciales.

�%� �J��t��-��O�*�}��t��X�2��-��

E l ancho de banda es la gran baza de la memoria RDRAM. P roporcionando 16 bits cada 1.25��i -¡�¢ £t¤ ¥��M�t£t�ns en su v ersión base de 400x2 MHz se consigue un ancho de banda total para la memoria de 1.6G bytes/ sg. P ara la v ersión de 32 bits y 600x2 MHz contemporá nea para 2003, ese ancho de bandase triplica hasta los 4.8 G bytes/ sg.

L a latencia es la espada de Damocles de la RDRAM. L as latencias RAS y C AS internas má s¦ �,§¨¤��i {©}�

comunes son de dos ciclos, algo mejores que las postuladas por la DDRAM, pero la idiosincrasiade ese bus de Rambus que tanto engrandece el ancho de banda v a a pasar una elev ada factura ala latencia. L as penalizaciones que debemos reseñ ar son fundamentalmente dos:

¶ E l estrecho bus de direcciones (sólo actúan 3 líneas ª�«�¬ durante la latencia RAS y 5 líneas «¯®v°%±�² durante la latencia C AS ) requiere su desdoble sucesiv o durante 8 semiciclos paraproporcionar toda la información que requiere el interfaz de direccionamiento y control (24y 40 bits, respectiv amente). E sto retrasa 4 ciclos las latencias RAS y C AS a su comienzo.

· L a conexión encadenada de los chips por el bus hace que las señ ales elé ctricas lleguen pron-to a los primeros chips y tarde a los últimos. P ara lograr una sincronización común queunifi que la respuesta de la memoria con independencia del chip con el que dialoga el con-trolador, é ste programa un retardo v ariable para sus discípulos que inv olucra de formaconjunta al v iaje de ida (dirs.) y de v uelta (datos) con el que se garantiza que los v aloresprocedentes de memoria estará n siempre disponibles al margen de su procedencia. E l re-tardo má ximo puede ser de 2, 3, 4 ó 5 ciclos dependiendo de la frecuencia del módulo yla latencia de sus chips constituyentes, aunque tanto para 400x2 como para 533x2 MHz laespecifi cación de Rambus recoge 6 supuestos y 3 de ellos requieren un retardo de 3 ciclos.Al ser este v alor la mediana y la moda de la muestra, lo hemos tomado como v alor repre-sentativ o en todos nuestros aná lisis. Así pues, esta partida retrasa 3 ciclos las latencias RASy C AS a su fi nalización.

C ontabilizando la suma total, las latencias RAS y C AS ascienden a nuev e ciclos cada una:C uatro por el desdoble, dos por la latencia en sí y tres por la sincronización común. E stos nuev eciclos para cada partida son los que aparecen en nuestro cronograma de la fi gura 10.35 como³v´¶µ_·¨¸}¹

*

v alores má s característicos para la RDRAM.

C onv iene aclarar que aunque estemos haciendo consideraciones acerca del bus, no estamoscontabilizando en ningún caso el tiempo de transporte por el mismo, Dicho de otra manera, nohemos ev aluado el tiempo de serv icio de la RDRAM, sino su tiempo de respuesta, el mismopará metro de rendimiento que estudiamos para S DRAM y DDRAM, lo que nos otorga licenciapara una comparativ a lícita.

º=»½¼N¾ ¿ ÀÁ�Â ÃKÄ(Å�ÄKÆpÇ"È=ÄÊÉÌË Ë ÍXÎ Ï Ð{ÅÒÑÔÓSÆ�Ñ Ä ÍÕË ÍÌÎ ÏÖi×ÙØ!ÚBØÛÖ Ü�Ý�ÞpßáànâäãáåvÞ

Ya av isamos cuando comparamos el P entium 4 frente al K 7 ( v er sección 6.6) de que el principalæèçêéìëîíäïîðòñ*

problema era el sesgo de la v ara de medir, pues una v ez quedan al descubierto las v irtudes ydefectos de cada diseñ o, resulta fá cil perv ertir la comparativ a para dar el ganador que prefi ramos.

E ste riesgo no es exclusiv o de una comparativ a analítica, sino que atañ e tambié n a los resul-ó%ôöõ�¥�¤ä�÷ -¡}øi�}ù}útados de un benchmark. N uestra predilección por la primera no se sustenta sólo sobre el rigoracadé mico que se nos presupone, sino en otro hecho má s relev ante si cabe: E l benchmark puedeencubrir multitud de trampas, mientras que la analítica enseñ a siempre las cartas con las que sejuega.

E n el caso que ahora nos ocupa, hay que buscar el pará metro de rendimiento má s realista para¤ ¦ û �2ùtü-øi¤}§{ù�¢una memoria trabajando dentro de una arquitectura P C . E legir el tiempo de respuesta para una

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línea de caché L 2 supone caracterizar fi elmente la forma de cursar peticiones a memoria principalen un P C , al tiempo que se inv olucran conjuntamente latencia y ancho de banda.

N o obstante, debemos tener presente un punto dé bil: Al considerar una petición aislada amemoria, no podemos ev aluar la efi ciencia en el serv icio de peticiones concurrentes. E n realidad,esto resultaría tan complejo de incorporar en nuestro aná lisis, que antes de proponer un indigestomodelo que le de cobertura, preferimos limitarnos a hacer las consideraciones de paralelismo má s ÕlÖG×OÖ�ØGÙ�Ø�ÚÛÄÜ]Ýrelev antes como colofón fi nal a nuestra comparativ a.

A la hora de elegir los modelos comerciales a enfrentar, hemos seleccionado dos confi guracio- Þ5Ý�Û ßGÝ�àRáSÚ�âlÛäãåRæ Õ�ÚOß�Ö�Ûnes típicas del añ o 2000 y otras dos del añ o 2003, según hemos refl ejado en la tabla 10.16. De estamanera lograremos, por un lado, cierta perspectiv a ev olutiv a al tratarse de v ersiones en idé nticoestadio de progreso para cada tipo de memoria, y por el otro, una perspectiv a actual al constituirlas confi guraciones elegidas para 2003 las má s representativ as del mercado en el momento de ce-rrar la edición de este libro. Hemos incluido ademá s tres tamañ os de línea de caché L 2 para este å ×�Ù�Û å Ö�Ü¦Ötç9Ý�Û

ÞOÙ Ø æ àlÙGÖañ o, 32, 64 y 128 bytes, ya que aunque 32 era un v alor casi inamov ible hasta la sé ptima genera-ción, a partir de ahí el K 7 alcanza los 64 bytes en algunos modelos y el P entium 4 los 128 bytes yadesde sus orígenes, con lo que estos v alores son má s realistas.

C omenzando por el añ o 2000, la confi guración de RDRAM proporciona un ancho de banda è�éOéjéde 1.6 G bytes/ sg, mientras que su contrapartida en S DRAM sólo llega a 1.06 G bytes/ sg. P ero enel tiempo de respuesta de la línea de caché , la RDRAM pierde la batalla (36.66 ns para RDRAMsegún apuntamos en el cronograma de la fi gura 10.35, frente a 42 ns para DDRAM - v er fi gura

* ê5ëvìäíOî�ï10.28). E sto es debido a su mayor latencia y a que la línea de caché no es sufi cientemente grande

* ê5ëvìäí¦ðvñcomo para sacar prov echo del ancho de banda.

Tres añ os má s tarde, la RDRAM ha acortado las latencias RAS y C AS (aunque mantienenel montante de 9 ciclos, la frecuencia es un 50 % superior) y casi triplicado el ancho de banda.E n contraste, la DDRAM apenas mejora la latencia (se limita a recortar medio ciclo en la parteC AS ), y duplica el ancho de banda con la incorporación del multiplicador 2x. C omo resultado, èGéOéjòlas diferencias se acortan en la latencia y se mantienen en el ancho de banda en torno a un 35 %fav orables a la RDRAM (4.2 frente a 2.7 G bytes/ sg.), colocando ya por delante a la RDRAM.

P ara tamañ os de línea de caché superiores a 32 bytes, los escenarios son má s fav orables a la å Ö�Ü9Ö�ç9Ý�Û Þ�ÙØ æ àSÙOÖRDRAM, ya que aquí lo único que cambia es el tamañ o del bloque de datos a transferir, y para

esta tarea lo que cuenta es el ancho de banda, el gran bastión de la RDRAM. L as distancias v an asíensanchá ndose a su fav or, en torno a un 8 % por cada duplicación de la línea de caché . L as formasen que las memorias DDRAM de 64 bits y RDRAM de 32 bits responden a la hora de serv ir unalínea de caché de 128 bytes a un procesador P entium 4 fueron ya estudiadas a nuestro paso por el

ó9ô õ=ö5÷�øXù�ú�ûýüÿþ�� ü� � ö£÷��÷�ö5û

estudio del microprocesador ��! .

A la hora de ev aluar la efi ciencia en el tratamiento de peticiones simultá neas, la v entaja de laRDRAM se engrandece todav ía má s:

¶ L a concurrencia solapa latencias pero aumenta el uso del bus, lo que desplaza el protago-nismo de los pará metros de rendimiento desde la latencia hacia el ancho de banda.

· L a arquitectura de la RDRAM cuenta con mejores bazas para explotar el paralelismo:

A niv el de segmentación, cuenta con 7 etapas frente a 3 en S DRAM/ DDRAM (para elcaso de C L " 2).

A niv el de entrelazado, porque admite un factor 16 frente a sólo 4 en S DRAM/ DDRAM,que ademá s se aprov echa má s porque recordemos que el entrelazado oculta la latenciaRAS , que es de 9 ciclos en RDRAM frente a 2 en S DRAM/ DDRAM.

E n conclusión, nuestra comparativ a señ ala a la RDRAM como ganadora, aunque aún debemosapuntalar el aná lisis con algunos matices de relev ancia en el á mbito tecnológico y comercial.

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L a primera v ez que supimos de RDRAM fue en 1999, cuando nos encontrá bamos escribiendola primera edición de >?� @4ACBD�FEGH��A1� IJ CE�K�L'M . Q uedamos fascinados de sus portentosas facultades,y apostamos por ella. C uatro añ os má s tarde hemos ganado la apuesta: tecnológicamente, claro,NPORQ�S�TPU�N'Vporque comercialmente la hemos perdido de calle.

P ero v amos por partes. Tecnológicamente, tenemos una memoria mucho má s estable que laDDRAM. S ander S assen, nuestro mismo colaborador que en la edición de 2001 de este libro nosfacilitó sus experimentos de sobreaceleración que demostraron que un P entium III de 500 MHzpodía trabajar a 1 G Hz manteniendo a raya la v ariable té rmica, ha conseguido hacer funcionar a600x2 MHz una memoria RDRAM de 400x2 MHz y 2 G bytes bajo una placa base con chipset B ó1W�Xde Intel para P entium 4. L a sobreaceleración es del 50 %, muy superior a lo que podíamos esperarY[Z N]\�N�^�Ntratá ndose de la memoria, y la gran estabilidad de las señ ales elé ctricas bajo ese ré gimen no hacesino corroborar nuestra percepción de que RDRAM es el mejor diseñ o si se pretende apuntarhacia frecuencias elev adas.

U n experimento similar sobre DDRAM nos hace salir bastante escaldados: L a memoria DDRAM133x2 MHz sobre juego de chips B ó=_%W de Intel para su mismo P entium 4 sólo consigue un pelda-ñ o de sobreaceleración hasta 166x2 (un 25 %), tan sólo sobre 1 G byte de memoria como má ximo,y subiendo la latencia C AS desde 2 a 2.5, algo que como ya analizamos en la sección 10.13.5.5`badc;e%fhg

*

penaliza casi la mitad de esa mejora.

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C omercialmente, RDRAM es una memoria derrotada. L as prev isiones del mercado DRAMpara 2003 hablan de una cuota de entre el 10-20 % para DDRAM (y subiendo) y de entre el 0.1-0.2 % para RDRAM (y bajando), esto es, se v ende una RDRAM por cada cien DDRAM. P areceY ObS�oR^Cp�^RNtoda una paradoja, pero no lo es. Desde aquel 1999 hemos presenciado toda una campañ a dedescré dito para la RDRAM orquestada por intereses mercantilistas:

P ara los fabricantes, el coste por oblea es muy superior integrando RDRAM que DDRAM.q N�r�o�ptsN�\�U�S=T

P ara los distribuidores, el v olumen de unidades a repartir es muy inferior en RDRAM.^�p�T�URoCpur�Q%p�^=voRS=T

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BDCFE�GHC IHJLKMION P > ñH� �6îbòuî�ð�ùRQ�îëÿâÿãþ��S�UT þ�ÿâþ��S� !dñ8�4ò»ôâöáñ/!§î/!V�ôï]ðdñO!§ïHö îWQ�ô ó!ô��äôX�ßñ�ò�ùÄîY�¾ò�ù�õ;ï]ù@�Ûî=ö[Z

Para los mayoristas, el margen de beneficio es más estrecho en RDRAM. \O]$^`_$a8bWced]`c

Para los u su arios, el p rodu cto sale más caro a igu al cap acidad frente a DDRAM. f c f ]"a�b�_c

E n definitiv a, q u e Rambu s p retendía ganar mu cho dinero con todo esto, y nos p arece bien.Pero q u e lo haga a costa de toda la cadena comercial, inclu ido el u su ario final, ya no nos p arecetan bu ena idea, máx ime cu ando Rambu s ni siq u iera fabrica, p u es su labor conclu ye en la esp eci-ficació n del p rodu cto. E l sistema en bloq u e se ha confabu lado en su contra, p orq u e no tiene q u e g$] g�h`i2i"b�jekacep tar sangrantes dictadu ras cu ando ex isten alternativ as democráticas. Toma nota y cabalga conmesu ra, l �m:�n@�/9#�Hop� ; te env iamos salu dos desde el mu ndo q �1�/6$r .

sutwv1xwvzy {}|�~��/��X��~

L a tabla 10 .17 resu me las p rincip ales cu alidades de cada memoria. L a memoria RDRAM deRambu s nos hu biera p ermitido disfru tar de u na memoria p rincip al al más p u ro estilo p rocesador:E lev ada frecu encia y gran estabilidad, só lo mediatiz adas p or la temp eratu ra. Pero no v a a ser así, ]g h`c�dHb�g"_� a�_i$h�cX]��`_$ap orq u e el f u tu ro comercial está acomodado a su s esp aldas.

U na v ez más, lo imp ortante p ara nosotros no es el ganador, sino la didáctica q u e encierra elhaber asistido al desarrollo de dos escu elas antagó nicas cu ya finalidad comú n es el rendimiento.E sp eramos q u e ahora se tenga más claro el p ap el q u e ju egan la latencia y el ancho de bandaen el rendimiento de memoria p rincip al. Desp u é s de todo, tanto DDRAM como RDRAM v an adesembocar en u n p u nto comú n, ya q u e cada u na está bu scando lo q u e tiene la otra: L os z ó calosde RDRAM de 6 4 bits ya están esp ecificados (v er secció n 10 .7.8 ) , y la memoria DDRAM de 1 G H z

* ��A��"�$�es el objetiv o del consorcio DDR-II y DDR-II I ( v er secció n 13 .3 .3 ) .

* ��A��H��A�

�/� �=��X��¡ H¢�£�¤$¥¦�§p¨©�ª��§«¨z¬X¡¨z�X��

− TG: TSOP de 66 pines.

− F B GA de 60 so lda du r a s.

Empaquetado:

M T 4 6 V 64 M 4 TG −6

− K S: K ing sto n Tec h no lo g y .

− H M : H it a c h i.

− M C M : M o t o r o la .

− M T: M ic r o n Tec no lo g y .

− 4 : F PM D R A M .

− 4 1 : E D O D R A M .

− 4 8 : SD R A M .

− 4 6: D D R A M .

− C : 5 v o lt io s.

− L C : 3 .3 v o lt io s.

− V : 2 .5 v o lt io s.

− 1 6M x 1 6.

− 3 2 M x 8 .

pa r a u n t o t a l de 3 2 M b y tes).

− 64 M x 4 (64 M f ila s de 4 b itsen 4 b a nc o s de 1 6M x 4

− 4 2 : V R A M ( M em . v ídeo ) .

V oltaje:

I n ter faz :

F ab r ic an te:

( n ú mer o de f ilas x an c h ur a de c olumn a)

O r g an iz ac ió n in ter n a:

C K

C K

V eloc idad (tiempo de c ic lo y laten c ia C A S ):

− t = 7 .5 ns. y C L = 2 c ic lo s. D D R 2 66 pa r a m ó du lo s PC 2 1 0 0 .

− t = 6 ns. y C L = 2 .5 c ic lo s. D D R 3 3 3 pa r a m ó du lo s PC 2 7 0 0 .

®°¯²±´³Lµw¶ ·�¸º¹R»=¼ ½*¾À¿ÂÁeÃ�Ä@ÅOÆÇÁ�Ã�È8ÉÇÊËÁ�ÌÍÁX¿´¿RÊ/Î ÊÏÉ�ÁÐ¿@Ê/Ñ�ÒÔÓ7ÄRÕ7ÑSÉ�Á�Î Á�Î Ê/ÖAÄ«ÈËÑVÁ$×HØ*ÌUÆÇÌ�ÈÙÉ�Á�¿«ÈHÑ�ÚHÁXÖÔÑAÄRÊ/ÌÇÁ$ÑÛÎËÜHÑÁXÝOÃ�Á�Ì7É*Ä(É*È/ÑXÞ*ÒXÊ8Ö�ÖAÁ�Ñ#Õ�ÊHÌ�É�ÄRÁ$ÌOÃAÁ�È�¿wß²ÊHÖàÎËÈÃ�ÊYÁ$ÎáÕ7¿RÁ�ÈHÉ�Ê Õ�ÊHÖ�âÍÄ«ÒeÖàÊHÌUãäÁ"ÒÔÓÇÌ*Ê/¿RÊ/×HåHæ

SAMSUNG KOREA 0208H 128MB/4

MR16R1624AF0−CK8 8 0 0 − 4 5 011 Número de chips

Tamaño en Mbytes

País de fabricación

Frecuencia en MHz

Anchura del módulo en bits

Marca comercial

T S 16ML D 7 2V 6D 5

C ódig o del fabricante

C ódig o del fabricante

Tamaño: 1 6 M x 6 4 bits = 1 2 8 Mbytes

Trascend Tecn. I nc.

KV R200X 7 2RC2/5 12Tecn. I nc.

K ing stonFabricante + computador al q ue v a dirig ido:

Tipo de E C C

Anchura en bits.

Frecuencia en MHz. K V R : V alue R AM

(para PC clónicos)

Probable fecha de fabricación

6 4 = No E C C . 7 2 = E C C . R 7 2 = R eg istered E C C .

C apacidad

(6 4 bits de datos y 8 de paridad). Así:

V oltaje ( C : 5 v , L C : 3 .3 v , V : 2 .5 v ) .S e trata de D D R AM de 1 8 4 pines,

pero é stas y otras especificaciones

L atencia C AS o C L = 2 ciclos.

( 5 1 2 Mbytes)

(Ag osto’2 0 0 2 )

como la v elocidad q uedan iné ditas en el etiq uetado

®°¯²±´³Lµw¶ ·�¸º¹R»�ç ½L¾À¿èÁeÃ�Ä@ÅOÆÇÁ�Ã�È8ÉÇÊ ÁXÌ ¿@Ê/Ñ�Î é�É�Æ*¿(Ê/ÑYÉ�ÁÙÎ Á�Î Ê/ÖAÄ«ÈêÕ7È�Ö�È&ÃAÖ�Á$Ñ�ë=ÖVÎËÈ/Ñ�É�ÁìÉ�ÄíÑ#ÃAÄ@Ì/Ã�Ê/ÑYÑVÁ$×HÎ Á�Ì�îÃàÊ/Ñ$½4ï�Ä@Ì*×?ÑðÃàÊHÌLÞ4ÒñÊ/ÎáÊ Ö�Á�ÕÇÖàÁ$ÑAÁXÌOÃàÈHÌOÃAÁòÉÇÁò×OÈ�ÎËÈ È8¿�Ã�È*Þôó�ÈHÎ ÑAÆ*Ì*×�ÞõÒñÊ8Î Ê Î È8Ö�Ò$È É�ÁÍÒ$È�¿@Ä(É*È/É Á"ÑðÃ�Ü�Ì7É*ÈHÖ$ÞÂåã´ÖàÈHÌ=Ñ�ÒeÁXÌ�ÉÏÒñÊ/ÎöÊ÷ë�ÖAÎËÈöÒñ¿@éHÌ*Ä«Ò�È7æ

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�3� �¢¡w� £w¤^¥¦£w§ ¨�©«ª\¬ <®¯�¬4�°�± 3²\3¬4�°³²\´¶µ·´)�°�±�¸�µ�¹�º »\±�´)ª¶´½¼�¾a²¿¸ÀÁ¸w¬��ª�µ·�¬�Â�¾w²Ã¸AÀ³¾2¬�¾:Â�¾a²¿¾A±4´¶À�¸/²\3µ��µÄ¸w¬�´½¾�Å

Æ¿ÇÉÈÁÈ�Ê)ËÍÌ Î�ÏOÐHÎ<ÑÒZÓÕÔCÖØ×�Ù�ÓcÚÜÛ�Ý Þ Ù�ß3àáÙãâ6Ô¦äØâ�Úåâ/Ô�ÝçæåÙ�ß

A la hora de referirse a u n p rodu cto de memoria, el mercado q u iere u na sola magnitu d, y q u ep u eda entenderse sin intrincados tecnicismos. Así se ha tenido al Mbyte como referente del tama- èBé�êBé�èBé�ë2ìBéñ o, au nq u e el ep isodio del rendimiento ha sido más tortu oso, con el agrav ante de q u e simp lificaraq u í su p one u na temeridad, la misma q u e ya se comete con el p rocesador y su s MH z .

A nu estro p aso p or los p arámetros de rendimiento de la memoria señ alamos la latencia y elancho de banda como los más determinantes. E l mercado comenz ó ap adrinando ú nicamente lalatencia, y p oco a p oco se fu e dando cu enta de q u e los tiros v an más p or el ancho de banda.L o deseable entonces sería conju gar ambos en u n ú nico p arámetro, y p u estos a ser ex igentes,p onderar más el ancho de banda q u e la latencia. ¿ L o ha logrado el mercado? S í, au nq u e desp u é sde q u ince añ os y u n largo cu lebró n q u e se resu me en la tabla 10 .18 , y q u e trataremos de clarificardado su enorme v alor didáctico.

í îVïãð�îñ�òÕó�ò ô)õ�ö ÷�ø�ù{úûö

L os chip s de memoria llev an u na inscrip ció n en su lomo q u e su ele hacer las v eces de nú merode serie o Part Number. E ste etiquetado dista mu cho de segu ir u n estándar a p esar de las nu -merosas recomendaciones hechas p ú blicas p or los p rincip ales fabricantes del sector, au nq u e lo ü�ý>ë éBü�ìBþ�ë2ÿ��èhabitu al es codificar en é l atribu tos como el tip o de memoria, su v oltaje, el tamañ o y su organi- ��ì,èwý �� ì��Büz ació n, el emp aq u etado y la v elocidad de los chip s. L a figu ra 10 .3 6 mu estra el p atró n q u e más se

* �� rep ite con u n ejemp lo de DDRAM corresp ondiente al fabricante

��.

H asta la llegada de la memoria RDRAM, el referente p ara la v elocidad de los chip s f u e siemp rela latencia, antecedida p or u n gu ió n en el nú mero de serie del chip . E ste nú mero rep resentaba ��ìBéKë��ý��decenas de nanosegu ndos de tiemp o de resp u esta en los diseñ os asíncronos, y nanosegu ndos de ìwý�é �� ÿBé

è�é2ü � � éBü@ì!�tiemp o de ciclo en los diseñ os síncronos.ì+ý�é ��"� ÿ�é ��ý��#�

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U"V WYX�Z\[^]`_!acbed f gAhJi�jkb!lnmoXpZ�l5mrq\s mrZ\X�a

E n memorias F PM, E DO y B E DO , los chip s indican la latencia con u na sola cifra a la q u ehay q u e agregar u n cero p ara obtener tiemp o de resp u esta. L os v alores emp leados p or elmercado han sido:

ä -7 p ara F PM (70 ns.) .

ä - 6 y - 5 p ara E DO (70 y 6 0 ns.) .

ä - 5 y - 4 p ara B E DO ( 5 0 y 4 0 ns.) .

E n memorias S DRAM y DDRAM, los chip s indican u na o dos cifras p ara el tiemp o de ciclo,siendo los v alores emp leados los sigu ientes:

ä -15 (ns. p ara 6 6 MH z ) , -12 ( 8 3 MH z ) , -10 (10 0 MH z ) , - 8 (12 5 MH z ) , -75 (7.5 ns. p ara 13 3MH z ) , -7 (14 3 MH z ) y -6 (16 6 MH z ) .

ä -75 (7.5 ns p ara 13 3 x 2 MH z ) , - 6 (16 6 x 2 MH z ) , - 5 ( 2 0 0 x 2 MH z ) y -3 3 ( 3 .3 ns. p ara 3 0 0 x 2MH z ) .

N ó tese q u e si en las memorias asíncronas se asu me imp lícito u n cero, en las memoriassíncronas el p u nto decimal hay q u e intu irlo, p u esto q u e no ap arece ni en 7.5 ni en 3 .3 ns.

E s decir, q u e en u na memoria E DO , -7 rep resenta 70 ns. de tiemp o de resp u esta, mientras q u eese mismo -7 en u na S DRAM significa 7 ns. de tiemp o de ciclo. Para comp letar el caos, el tiemp ot!u vxwzy�u {#|~}de ciclo en las memorias síncronas coetáneas con las asíncronas equivale a la cuarta-quinta partedel tiempo de respuesta (o sea, que una memoria de 100 ns. de tiempo de respuesta se emparejaen la operativa SDRAM con un tiempo de ciclo de 20-25 ns. - ver escala en abcisas de la fi g ura10.24), y é sta ú ltima puede además confundirse con una DDRAM de 2.5 ns. cuando aparez ca esta��

*

memoria a 800 MH z (400x 2).

P ara disting uir entre tiempo de respuesta y tiempo de ciclo, la primera idea fue aprovech ar elsincronismo de la memoria SDRAM para utiliz ar la frecuencia como escaparate, lo cual suscribía

��!�� \��tres ventajas:

¶ L a frecuencia se ex trapolaba directamente del tiempo de ciclo, al ser su mag nitud inversa.

· Se daba al mercado un valor al que estaba sobradamente acostumbrado por ser el parámetropor ex celencia del procesador.

¸ Se utiliz aba un indicador numé rico mejor cuanto más alto, en consonancia con los índicesde rendimiento.

E l principal inconveniente de la frecuencia era su ambig ü edad, pues podía referirse a los ch ips� �� } �#�~}de memoria o al bus de memoria, e incluso podía confundirse con la frecuencia de la placa baseo del propio procesador. P ara apuntillar el caos, los ch ips SDRAM de 6 6 , 100 y 133 MH z sólopueden conectarse a un bus de esa frecuencia si se prog raman para una latencia C AS de 3 ciclos,ya que de reducir é sta a 2 ciclos nos vemos abocados a aumentar el tiempo de ciclo para ensanch arlig eramente el período de reloj, bajando entonces la frecuencia en similar proporción (ver sección10.13.4.7 y de nuevo la fi g ura 10.24).��

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¼ ½;¾À¿ÂÁÃEÄÆÅ«Ä ÇÉÈËÊ Ì ÍÏÎJÐÑÇ�ÈÒÊE n los módulos, el etiq uetad o se simplifi ca un tanto porque no trascienden tantos aspectos de

bajo nivel, aunque podremos descender ese peldañ o fi jándonos en los ch ips siempre que el etique-tado del módulo o un eventual disipador de calor no h ayan tapado su serig rafía. L a fi g ura 10.37 Ó�ÔÕ�Ö�× ×

*

muestra tres ejemplos de etiq uetad o de módulos procedentes de fabricantes bien dispares; todosellos mantienen información en su pág ina Web acerca de cómo ex traer toda esta información a Ø�Ù\Úpartir del etiquetado.

L a frecuencia indicada para el módulo no tiene por qué coincidir con la que calculamos parael ch ip, ya que eso sólo ocurre en caso de prog ramar el ch ip para el valor C L (C AS L atency) másconservador (3 ciclos en SDRAM y 2.5 en DDRAM). E n realidad, el ú nico etiq uetad o de los tres Û Ü Ú"Ý�Þ�ß Ù�à Û àque no es ambig uo es el de áÆâäã�å æèçèé�ã , porque al indicar tanto frecuencia como latencia C AS parasus ch ips constituyentes, sabemos que queda marg en para prog ramar la latencia C AS subié ndoladesde 2 h asta 2.5 ciclos, y así aumentar la frecuencia desde los 200 h asta los 26 6 MH z para losch ips, h ech o que se traslada de inmediato a su módulo.

êzë;ìäíîì5ê ï)ðòñ=ó)ô=õ�öø÷ùô1ðûú ÷�üAô ýÒþÆÿ��Tras el g alimatías anterior, los fabricantes de módulos de memoria tomaron conciencia de dos

cosas: H abía que unifi car el etiquetado al nivel de módulo frente al nivel de ch ips, y tomar en con-sideración el anch o de banda frente a la latencia. De esta manera, much os módulos de memoriacomerciales comenz aron a adoptar una especifi cación propia, peg ándole al módulo un adh esivoen el que se rotulaba la cadena de caracteres P C - X X X . E l valor XXX apuntaba la frecuencia delbus al que debemos conectar nuestro módulo de memoria para conseg uir un óptimo aprovech a- �� Ù�� Ù�� Ý Û à!Ù��Ú��miento de sus prestaciones.

L os valores C L con que se prog ramaban los ch ips y el resto de sus cualidades internas pasabanasí a un seg undo plano: L a fi rma que manufacturaba el módulo compraba una remesa de ch ips,fi jaba su parámetro C L para delimitar su tiempo de ciclo, y lueg o calculaba la inversa de é ste paraobtener la frecuencia que trasladaba a la etiqueta P C -XXX. P uesto que el anch o del bus llevaba � Ù�� Û ��Ý�� Û � Û Ú Û ��Ùlarg o trech o estabiliz ado en 6 4 bits (8 bytes), sólo h abía que multiplicar XXX por 8 para obtenerel anch o de banda de la memoria. P or ejemplo, una SDRAM P C -133 tiene un anch o de banda de106 6 Mbytes/ sg y obtiene su máx imo rendimiento sobre una placa base de 133 MH z .

E n esas estábamos cuando irrumpió la memoria DDRAM, en la que la frecuencia llevaba im-plícito un multiplicador de dos que confundía este cálculo, y la memoria RDRAM, en la que elanch o del bus ya no era de 6 4 bits, sino de 16 , evolucionando posteriormente h asta los 32 (2002) y � Ù � �\Ù � ��los 6 4 bits (2003). Ante este embrollo, lo mejor era indicar de forma ex plícita el anch o de banda.

êzë;ìäíîìùí ï)ðòñ=ó)ô=õ�öø÷ùô1ðûú ÷�üAô ýÒþÆÿ��Sin previo aviso, la denominación P C - X X X X pasó a tener 4 díg itos, y el nú mero a representar

una mag nitud bien diferente: Anch o de banda en Mbytes/ sg . E sa vara de medir es much o más Û �� à#Ù Ú Û �!à Ûjusta, ya que incluye a la frecuencia, a sus posibles multiplicadores de reloj y a la anch ura delbus de forma conjunta, sirviendo para cualquier tipo de memoria: SDRAM, DDRAM y RDRAM.Aunque en é sta ú ltima los fabricantes sig uen sosteniendo P C -XXX con el sig nifi cado de frecuen-cia, creemos que no tardarán en emplear el anch o de banda, h abida cuenta de que en el h oriz ontede la RDRAM aparecen tres anch uras de bus diferentes.

N osotros vamos a unifi car criterios utiliz ando P C -XXXX en todos los casos, facilitándonos asíla labor de comparar prestaciones. Si el mercado no nos sig uiera y continuaran apareciendo mó-dulos de memoria donde XXXX es inferior a 1500, ya sabe que están incurriendo en la ambig ü edadde indicarle sólo la frecuencia, y que tendrá que descubrir la anch ura en bytes para multiplicar Û à��!Ù �� Ù��Ý Û �

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ambos y lleg ar así a nuestra normaliz ación. O tra advertencia que queremos cursarle es que delproducto MH z A bytes no resulta de forma ex acta el Mbyte/ sg , sino un valor lig eramente infe-rior. E ste redondeo, del que ya advertimos cuando defi nimos el anch o de banda (ver sección 10.4),B�C�D�EF�D�C�E

* G�HJILKNMJO queda justifi cado por lo much o que simplifi ca los cálculos. P or ejemplo, para conocer la frecuen-cia de la placa base con la que se saca el máx imo partido a una memoria P C -XXXX, basta dividirpor och o el nú mero XXXX en todos los casos. Veamos por qué :D0P�Q0P�DNP�B R E6BE�ST E

E n DDRAM, cuya anch ura es siempre 6 4 bits, dividiendo XXXX por 8 obtenemos la frecuen-cia del bus de memoria, que es la misma que la de la placa base a lo larg o de toda la sé ptimag eneración.

E n RDRAM, cuya anch ura es de 16 , 32 y 6 4 bits, dividiendo XXXX por 2, 4 y 8 respectiva-mente, obtenemos de nuevo a la frecuencia del bus de memoria, que debe ser superior enun factor de 4, 2 y 1 a la de la placa base, por lo que si correg imos este factor lleg amos entodos los casos a aplicar una ú nica división por och o, al ig ual que en la DDRAM.B�C�U�V�S�P�WXF S�E�FR U�V�S6V YZVN[6C

L a fi g ura 10.40 refl eja la correspondencia entre las especifi caciones P C -XXX y P C -XXXX y laGNHJILKZM]\�^ *frecuencia en placa base. L leg ados a este punto, recomendamos moverse en todo momento to-mando el anch o de banda como referencia (o en su defecto, la frecuencia), pero nunca derivarh acia tiempos de ciclo, so pena de incurrir en un nuevo caos: E n DDRAM, lleg aríamos a un tiem-S`_0V�B�aNE U�b�Epo de ciclo para el módulo que no coincidiría con el de sus ch ips constituyentes, ya que é stosno son el doble de rápidos que los de SDRAM, sino submitades de é stos org aniz ados en bloquesinternos que responden en semiciclos de reloj de forma alterna.

c dfehgiekj lnmporqtsvuLwyxzs{mt|0x~}Ls��(� ��xkw�xhsn�H asta el momento h emos establecido lig aduras entre el etiquetado de la memoria y su rendi-

miento, pero en SDRAM y DDRAM el rendimiento está condicionado por la selección de unosparámetros que confi g uran el interfaz . E n la literatura más té cnica, estos parámetros conformanun trío bajo la denominación “ X-Y-Z timing ” , donde:

¶ X representa la latencia C AS ó CAS Latency (latencia de columna ó C L ) .

· Y representa la latencia desde RAS a C AS ó R AS to CAS D elay (latencia de fi la ó RC D).

¸ Z representa la latencia para la precarg a de una fi la desde otro bloque entrelaz ado del ch ip,es decir, cuantifi ca el benefi cio en la latencia de fi la g racias al entrelaz ado.

L os tres parámetros se dan en ciclos de un reloj cuyo período determina la propia terna, lo cualno deja de ser ch ocante. Tambié n resulta confuso que se indique primero la latencia de columna y��_�PF�aNE U�b�Edespué s la de fi la, cuando la secuencia de funcionamiento en la SDRAM sug iere justo lo contrario.

P ara colmo, en no pocas ocasiones h emos visto prescindir de la coletilla tim ing , y al emplearsetambié n g uiones para separar los valores de la terna de confi g uración, uno tiende a confundiruna memoria DDRAM 2-2-2 con sus valores para la ráfag a de salida de datos. E n este sentido,[�C��a�E U�b�Erecordaremos que la especifi cación de la ráfag a forma un cuarteto en el que los tres ú ltimos valoresson siempre ig uales, mientras que en este trío no tienen por qué serlo.

��r�z�� 6��?�� ¡ £¢-¤¥�§¦2 ¨¤ ©«ª¬ ª �<®��¯°�±¬ ®²ª ³ �«³ ¨¬L�²ª ©<¬L�J¢´�µ��©<ª¶®¸·¶�«® ¹ º

C on objeto de dotar a nuestro P C de la mejor memoria principal, h emos seleccionado diezpuntos de atención ag rupados dentro de tres vertientes principales (ver fi g ura 10.38):R�_�FNa�E�[ D�CV�a�C�F�S�P�WF

GNHJILK�»J¼ *

½¾ ¿~½]À ¿ ÁÃÂÅÄ(ÆÈÇÊÉ Ë�ÌÍÄÏÎÐÉ�Ì¡Ñ�Ò�ÓzÒÔÄ6ÕÖÄJ×�ÂØÓfÕÙÒÛÚÜÄ6ÚÝÉ�Ó:Â&Ò<Ñ�Ó=Â?Ë�ÇÂ?Ñ�Ò�Õ6Þ�Ä6Õnßrà á6â

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DIEZ PUNTOS CLAVE PARA ELEGIR UNA BUENA MEMORIA

Rasgos externos:

8

9

10

5

6

7

1

2

4

3

P ará m etros internos:

c om erc iales:

E sp ec if ic ac iones

C ontac tos d el c h ip .

N ú m ero d e c h ip s.

S elec c ió n d e z ó c alos.

G estió n d e errores.

T ip o d e m em oria.

V eloc id ad .

T am añ o.

E tiq u etad o.

M arc a.

F ec h a.

í�îðï¥ñ§ò�ó ô�õ÷özø�ù ú�û�ü"ý6þ�ÿ�� þ±ÿ��{ý�� Lþ�ý�� þ�� ý��zý�� ¨ý!�� "��#��$�%��&�'�({ý!�()+* ý6þ�ÿ��(ü��ÿ(ü#��,�¶ý��þJürþÈÿ-�Jý�þ/.0ý0�Jÿ�� ý0��ÿÊý6þ1�#��2�3��&�'� ý6þ�4

R asg os ex ternos. Ag rupan aquellos indicios de calidad que pueden ser reconocidos median-te una sencilla ex ploración visual. C uatro cosas tenemos aquí: L os contactos del módulo, sus 57698:57;!<"=:>ch ips, los z ócalos de la placa base y la g estión de errores (paridad y E C C ) .

P arámetros internos. Tipo, velocidad y tamañ o de la memoria. ? <�8:5@;0<"=:>E sp ecifi caciones comerciales. E l etiquetado y las diferentes denominaciones de los folletospublicitarios, las marcas más recomendables, y la fech a de fabricación. A =-BC57; A ?0D:E 5'>

N uestra atención recaerá a partir de ah ora sobre el módulo DRAM, la unidad comercial dememoria principal disponible en tiendas.

F GIH�JKGLNM(O"PRQSO TVUIW'TYX7Z[QSO\^]V_$\&_�\ `badcfe�a3gdhjiCe'h�a#c�k,lnmpo qrkts,mua

E l nú mero de contactos del módulo es mayor cuanto más actual es el módulo. 7 2 contactos <9v0BC57;'=entre 19 9 0 y 19 9 6 , 16 8 contactos entre 19 9 7 y 19 9 9 , 184 contactos entre 2000 y 2002, y 232 y 326 en2003 para los nuevos formatos de memoria RDRAM de 32 y 6 4 bits.

E l color y material utiliz ado para estos contactos tambié n delata la antig ü edad del módulo. A = E =�; wB D 8:57; ?0D:EAntig uamente era frecuente encontrar contactos de latón (plateados), mientras que ah ora son casi

todos dorados, más recomendables por ser las aleaciones del oro materiales con mejores propie-dades para la conducción elé ctrica.

Además, conviene ech ar un vistaz o al material utiliz ado en los pines de los z ócalos de me-moria en placa base, porque si son de diferente material que los del módulo, la tasa de errores x E7D A D y�D >�5aumentará. E sto es así porque el latón se irrita al ponerse en contacto a presión con el oro u otrometal, y el óx ido que desprende se adh iere al oro y se endurece, convirtié ndose en una línea dealta impedancia en períodos incluso inferiores a los doce meses. C onjug ando esta premisa y la delpárrafo anterior tenemos el orden de prelación que refl eja la tabla 10.19 .

* z'{�|3}�~��\^]V_$\&_�� `badcfe"�&��nc

E studios de los propios fabricantes de memorias de semiconductores revelan que el nú mero defallos que se producen en un módulo de memoria principal está más relacionado con el nú mero

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de ch ips empaquetados separadamente que con el nú mero total de bits del módulo. Atribuimos4658797�:9;=<

este comportamiento a cuatro raz ones:

¶ E l proceso de manufacturación es más complejo, con un nú mero creciente de soldaduras,>/?A@/B�CED�FHG8I8JLK

componentes a ser manipulados, y extensión de las líneas eléctricas que los interrelacionan.

· L a sincroniz ación interna entre las celdas de un mismo ch ip es má s exacta que entre lasceldas de ch ips v ecinos, aspecto má s crítico a reg ímenes de elev ada frecuencia. Con menosM INK�GPOHQPK,I MSR Q TUKV9V9W/X8Ych ips es má s fá cil que el módulo en su conjunto cumpla las mismas especifi caciones desus ch ips constituyentes. Por eso no es de extrañ ar que los fab ricantes escojan menos ch ips(esto es, ch ips de mayor anch ura) para montar sus módulos de memoria conforme éstosaumentan su v elocidad. L a tab la 10 .2 0 ev idencia esta correlación para el caso de la DDRAM.

¸ En la escuela opuesta, RDRAM, la sincroniz ación anterior no entra en jueg o, puesto queOET6Z/F8O9[/Q TUK

W9V9W/X8Ycada acceso responde desde un ú nico ch ip. L o que perjudica aquí es el h ech o de que lasseñ ales eléctricas atrav iesan los ch ips consecutiv amente ya que se conectan en serie al b us,y no en paralelo como la DDRAM. Por lo tanto, el retardo de las señ ales es proporcional alnú mero de ch ips, lastrando la frecuencia de trab ajo del b us.

¹ L a tasa de errores aumenta por dos causas fundamentales: Primero, el enrutado de lasZ/F M F [/TT�OEOHQ�O/T M

líneas es má s larg o y complejo a mayor nú mero de ch ips, y por lo tanto, tamb ién má s pro-penso a las interferencias electromag néticas. Seg undo, las incidencias prov ocadas por losrayos cósmicos aumentan para una memoria de mayor densidad, siendo ésta dos v eces má ssensib le al camb io de uno de sus b its cuando tiene cuatro v eces má s celdas. En el ejemplo10 .10 constatamos que esto perjudica a los módulos con un nú mero elev ado de ch ips.\H]S^`_�aSb

*

cNd�efc-g�e hjilknmporq�sLtukwvxq8tzyA{8|�{3k�}~kS��i�|�}�{��k��q/|�i�{�y8|�i�sAoNi�yA{�}��/k�}1�� g

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Supong amos un módulo de 2 56 Mb ytes de memoria principal y tres posib les diseñ os:

ä Módulo A: 16 ch ips de 16 Mb ytes cada uno.

ä Módulo B: 4 ch ips de 6 4 Mb ytes cada uno.

ä Módulo C: U n ú nico ch ip de 2 56 Mb ytes.

Si atrib uimos una tasa de errores E al ch ip de 16 Mb ytes, entonces seg ú n la relación anterior,el ch ip de 6 4 Mb ytes tendrá una tasa de errores de 2 E, y el ch ip de 2 56 Mb ytes tendrá unatasa de errores de 4E. L a tasa total de fallos en cada caso será la sig uiente:

ä Tasa de errores de A: 16 ch ips x (1E errores/ch ip) É 16 E

ä Tasa de errores de B: 4 ch ips x (2 E errores/ch ip) É 8E

ä Tasa de errores de C: 1 ch ip x (4E errores/ch ip) É 4E

Por lo tanto, el diseñ o C de un solo ch ip es dos v eces má s fi ab le que B y cuatro v eces má sque A a ig ual tamañ o en Mb ytes.

Si much os fab ricantes optan por colocar un g ran nú mero de ch ips por módulo es porque lesresulta má s b arato de producir. Recordemos que la fase de v erifi cación se efectú a al niv el dech ip, y un solo defecto ob lig a a sacrifi car todas sus celdas. Con pocos ch ips, cada uno tendrá má s Ê8Ë/ÌAÍ9Î Ï/ÎÐ9ÑAÒ�Ó�Ô Ê Ñ Ê Ô8ÕLÖceldas, lo que aumentará tanto la prob ab ilidad de que el ch ip teng a un defecto como la cantidadde memoria a sacrifi car por su culpa. De h ech o, los fab ricantes con solera del mercado ofrecen entorno a un 2 0 % má s b aratos los módulos que está n muy pob lados de ch ips.

��8�1� �j�¡ ¢¤£¦¥§¢=¢ ¨ ©-«¹¬È®�¯¹°À«±=³�´ ¶°À®&«¹·�¸'°Àº×» ¶¦° ±×½�³�¾�¿#°�« °�®&±Ä»²¿AÂÃ° ¶²° ¯¹« ¸ Æ²¶¯�®1»¶° ¸'°�¸Ç»¦ºÃ³�´

En Octub re de 2 0 0 2 consultamos los precios de memoria principal de su fab ricante líder,Ø�ÙÛÚ9Ü�ÝßÞáà�Ú. Eleg imos una tecnolog ía plenamente consolidada como la SDRAM PC-13 3 de 12 8

Mb ytes para ob tener un precio lo má s estab le posib le.El precio dado por un mayorista de Má lag a para un módulo compuesto por 16 ch ips de8 Mb ytes fue de 18.2 5 â , mientras que el mismo módulo pero con 8 ch ips de 16 Mb ytescostab a 2 2 .50 â . El sob reprecio a pag ar fue del 2 3 %.

L a inmensa mayoría de fab ricantes no repercute esta diferencia de precio en su g ama de pro-ductos, por lo que nuestro consejo aquí es claro: Siempre que le den a eleg ir a ig ualdad de precio, Ê8Ë Ö ÌAÎ/ãEË

ä�å æÀç�èAé�ênë/ìîíðïNñ�ò=ó'ô�õöí/÷�øùç�è8÷�ø�úAûNø�èAç�ì

quédese con los módulos de memoria prov istos del menor nú mero posib le de ch ips. Prob ab le-mente dentro de unos añ os, este consejo teng a una contraindicación en el aspecto térmico, peropuesto que aquí el procesador v a muy por delante, nos enseñ ará sob rados antídotos al respecto.

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N uestro sistema deb erá v enir equipado con el mayor nú mero posib le de z ócalos de memoria,��ya que esto aumenta tanto la fl exib ilidad como la futura expansión de una confi g uración.

A la h ora de pinch ar los módulos en sus z ócalos de la placa b ase deb emos tener en cuenta lascomb inaciones permitidas y proh ib idas, tal y como detallamos en la sección 2 2 .6 .1. Dentro de las��! #"%$#&('

*

que son lícitas, nuestras recomendaciones son las sig uientes:�)��*��+�-,�.�/��10

¶ U tiliz ar el menor nú mero posib le de z ócalos, ya que cuantos má s queden lib res, mayor será��2��-��la capacidad de expansión futura del PC y la fl exib ilidad de su confi g uración. Se trata, porlo tanto, de acaparar la má xima cantidad de memoria con el mínimo nú mero de módulos,eso sí teniendo en cuenta la pérdida de modularidad que esto conllev a, ya que en caso deestropearse un ch ip, el sacrifi cio repercutirá sob re su módulo al completo,

El ah orro de costes que supone, por ejemplo, adquirir un solo módulo de 2 56 Mb ytes enlug ar de dos de 12 8 Mb ytes tampoco es sig nifi cativ o, tal y como se desprende de la tab la10 .2 3 . Tan sólo nos h emos encontrado diferencias importantes en tamañ os extremos: por3�46587:9<;);

*

ejemplo, en el período inaug ural de comercializ ación de los módulos de 1 G b yte, su precioera muy superior al de dos módulos equiv alentes de 512 Mb ytes.

· En caso de utiliz ar módulos de diferente v elocidad, pinch ar la memoria sob re los z ócalos=��>��,�.+?�/�?de la placa b ase de forma que los b ancos numéricamente má s b ajos alojen la memoria má srá pida. Esto es así porque los sistemas operativ os actuales suelen utiliz ar las posicionesmá s b ajas del espacio de direcciones de memoria para alojar la información y los procesosmá s críticos para el rendimiento del sistema (v ectores de interrupción, controladores dedispositiv o, planifi cador de procesos, ...) .

¸ En caso de utiliz ar módulos de diferente v oltaje, v ig ilar que la placa b ase sea capaz de=��>�@�/�A��suministrar este v oltaje dual.

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DE

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Conocemos b astantes casos de placas dotadas de z ócalos SIMM de 5 v oltios junto a z ó-calos DIMM de 3 .3 v oltios que suministran 5 v oltios a todo el sistema de memoria encuanto se llena alg uno de los z ócalos SIMM. En estas placas b ase h emos v isto morir unoscuantos módulos de memoria DIMM por lleg arle 5 v oltios a pesar de estar situados sob rez ócalos de 3 .3 v oltios (sólo si son de una marca de solera tolerará n este camb io, tal y comoya indicamos en el riesg o 10 .2 ) .

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ME

MO

RIA

PR

INC

IPA

L

Bus de direcciones Anchura

memoria principalZócalos de

Gama de productos

Número

(32 bits)

(3, 4)

(32, 64, 128, 256 Mbytes)

C ontrolador

T ipo(S IMM, D IMM, R IMM)

FUNCIONALIDAD:

TAMAÑO(Mbytes)

ANCHODE BANDA

C ontactosS IMM: 30 , 7 2

R IMM: 184, 232, 326D IMM: 168, 184

(Mbytes/sg.)

F recuencia delb us de memoriaS D R A M: 10 0 , 133 MH zD D R A M: 266, 333 MH zR D R A M: 60 0 , 7 0 0 , 80 0

Bits de datos

D IMM: 64R IMM: 16, 32, 64

S IMM: 8, 32

PL

AC

A B

AS

EP

RO

CE

SA

DO

R

F recuencia delb us del procesador

(10 0 , 133, 20 0 , 266, 40 0 , 533 MH z )P en tiu m I I I , A th lo n , P en tiu m 4

del b us local

C ontroladordel b us local

(S D R A M, D D R A M, R D R A M)I nterfaz

(4 G bytes)direccionesR ang o de

memoria principalC ontrolador de

comerciales disponib le

RENDIMIENTO:

©«ª¬a®°¯²± ³�´cµ�¶p· ¸²¹�º�»8¼P½¾ºU¿+ÀÂÁÄÃÅ½�ÆÈÇpÉ6Ê�¿+½�Ë�ÁqÃ�Ê�ÉÍÌÎÆ�ÁÏÇpÆ�Á:¿�ÁÏÐ8ÁqË6½�½¾º ÆÂÊ�ËÑÇUÁ�É<Ò�ÓÔ½%Õ�É6ÊÖËÍÀ×º-Õ6½�É6ºpÊÖËÑÃp½ØÓÔ½+ÓÙÊ�É6À�ÁÇÚÉ6À×ºÚ¿�ÀÂÇUÁ:Æ#ÛÈÜÝ½�ÓÙÊ�ËÔ¼�Õ�À�Æ×À�Þ�ÁqÃ�Ê Ã�Ê-ËÔ¿%ÊqÆÂÊqÉ�½�ËØÇUÁqÉ�Á Ëß½�ÇUÁ�É<Á�ÉÔÁ:àÖ¼p½�Æ�Æ×Ê�ËIÁqË6Ç1½�¿)Õ�Ê�ËÔà-¼P½RÀ�ºP»Ú¼PÌ:½�º ÓáÁNÌ�ÊqÉ�Ó\½�º-Õ6½Ë6ÊqÐÚÉ6½â½�Æ�Õ�Á�ÓáÁ:ãPÊ Ì Áqà-¼P½�Æ�ÆÂÊ�Ë\à-¼p½ÏÉ�½+Ç1½+É<¿%¼pÕ6½+º ÓáÒqËIËßÊ�ÐpÉ6½Ï½+Æ�Á�ºU¿åäUÊ Ã�½ÄÐUÁ�ºUÃÚÁPÛçæèË6é�ÓÔÀêËßÓÔÊUëç¼�Õ}À�ÆÂÀÂÞ�Á�ÓÙÊÖËÕ}É�ÁqÞ¾ÊÖËÍÃ�À�Ë6¿+Ê:ºÖÕ6ÀÂº�¼pÊ�ËÑÇUÁ:É}ÁáÓáÁqÉ�¿�Á�ÉèÆ�Á:ËÑÉ}½¾Æ�Áq¿%ÀÂÊqºU½�ËÍàÖ¼p½Ô¿%Ê�ºUÃ�À�¿%ÀÂÊqºUÁ:º ÊìÉ}½�ËíÕ6É}ÀÂºpîq½�ºÎ¼pº Á�ËßÇ1½¾¿%Õ6Êï¿%Êqº8¿%É�½�Õ6Ê8ëÌðÕ6É<Á�Þ+Ê-Ë«¿%Êqº-Õ�À�º�¼pÊÖËñÇUÁ�É<Á�ÓáÁ:É}¿�Á�É�Áqà-¼P½�Æ�ÆêÁqË«à-¼p½òÆ×ÊÙÃP½%Õ6½�É6ÓÔÀÂºUÁ�ºïÃ�½�óÊ�É6ÓáÁÔÃ�½%ô8ºpÀõÕ�À�ö�ÁUÛ

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Si el nú mero de ch ips del módulo no es potencia de dos, tenemos b uenas noticias: L a presenciade ch ips de paridad/ ECC que aumentan la fi ab ilidad del módulo. Esta cualidad suele encarecer s�t+u�v�txwXy+t�zxwel precio de un módulo de memoria en torno al 10 -15 %, mereciendo la pena en función de laseriedad de las tareas a que dediquemos el PC.

Si uno declina esta posib ilidad, deb e sab er que los módulos sin paridad/ ECC imponen ciertas t{w�vS|�}�~x��|,}S��O�restricciones de interoperab ilidad: Pueden no funcionar en las placas b ase con paridad/ECC queno admitan prog ramar esta cualidad, la cual deb e ser desactiv ada utiliz ando la opción DRAMDATA INTEGRITY MODE del menú CHIPSET FEATURES SETUP de la BIOS para el controladoren placa b ase (v er sección 2 4.3 .4) , y la opción MEMORY PARITY/ECC CHECK del menú BIOS

* ��m��x��FEATURES SETUP para las líneas adicionales en el b us de memoria (v er sección 2 4.3 .3 ) .

* ��m��x��

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Adicionalmente, los módulos sin paridad/ ECC no pueden acompañ ar en un sistema de me-ª'«,¬�,®,¯moria a otros con paridad/ECC. En cuanto uno de los módulos llev e esta cualidad, todos susmódulos acompañ antes deb erá n llev arla tamb ién (a no ser, claro está , que prog ramemos la desac-tiv ación conjunta de todos ellos).

°²±F³µ´ ¶ ·F¸º¹{» ¼ ½Z¾¿¹bÀÂÁ ÃÅÄ4¾�½º¹,ÄÆÀÇÁ

Entramos a analiz ar los aspectos internos de la memoria principal. L as restricciones a la h orade eleg ir e instalar el mapa de memoria de un PC v endrá n impuestas por las propiedades de laplaca b ase y del procesador, siendo ella má s importante, sob re todo a la h ora de log rar un óptimoÈ'® ¯8 ¯ É�¯8Ê�«rendimiento de la memoria. L a fi g ura 10 .3 9 sintetiz a todas las implicaciones de uno y otro en elË8ÌÎÍ*Ï�Ð Ñ

*

tamañ o y el anch o de b anda de la memoria.

Ò'Ó²Ô�ÕÖÔ[Ò ×§Ø¿ÙbÚXÛ�ÜmÝ�ÞàßáÜãâ�ÛqäåÝ'Ùxâ

Cada sistema permite la conexión de unos tipos de memoria determinados dependiendo dedos características de su placa b ase: L os z ócalos que utilice y el controlador de memoria de quedispong a.

æFçéè,êìëîí ï4ð ñ'ò²ó�ôpç�íOõCondicionará la elección de los módulos de memoria principal que se

h ayan fab ricado b ajo ese formato. L a tab la 10 .2 1 sintetiz a los interfaces a los que se encuen-Ë8ÌÎÍ*Ï�Ð Ñ*

tra limitado cada tipo de z ócalo, lo que a su v ez determina la anch ura del b us de datos.¬�öS ¯S®,÷æFçió�íQøÖè�ùSíúç�ôpïûíAù ï4ð ç�ô ëÆçüôAó�ô ýûôpþ�ðQõ

Determina las opciones de refresco que se puedenaplicar sob re los módulos de memoria. Modalidades de refresco h ay much as, y h ab rá queaseg urarse de que el controlador tiene implementada aquella que necesita el módulo que,÷ ÿ �� ÷®,¯��S÷ �queremos incorporar al sistema.

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ä En memoria principal de quinta y sexta generación, se producía una incompatibilidadentre la memoria FPM y la EDO por el hecho de que ésta última introdujo novedadesen el circuito de refresco, consecuencia de la necesaria reorganización de tareas pa-ra su posterior segmentación. Esto provocó que en muchas placas base antiguas nofuncionara el tipo de memoria EDO/BEDO.

ä En épocas más recientes de séptima generación, en el segmento de los portátiles, elrefresco se realiza internamente desde los propios chips de memoria en lugar de sercontrolado desde la placa base, lo que también impide su interoperabilidad con laplaca base de un PC convencional (al margen de que su formato es de dimensionesmás reducidas y no admite tal interconexión).

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De cara a no desaprovechar prestaciones de nuestro equipo, resulta fundamental conjugar co-rrectamente las velocidades de placa base y memoria principal. S i colocamos memoria demasiado � ��lenta, la placa base se verá forzada a introducir estados de espera o wait states para lograr la sin-cronización, si es que fi nalmente lo consigue. En el extremo opuesto, si la memoria es demasiadorápida, funcionará como una más lenta o incluso puede no funcionar.

U na vez más, serán el controlador y los zócalos de memoria en placa base nuestros principalespuntos de atención aquí. El manual de la placa base suele especifi car el rango de velocidad quetoleran los circuitos de sincronización y temporización de su controlador de memoria ubicado en �Z�O�^� � � �� el puente norte del juego de chips, e incluso recomendar los valores más aconsejables. En ausenciade esta información, la fi gura 10 .40 nos indica para cada placa base qué tipo de memorias se

* �^�]�0��A��quedan cortas, largas o a la par con ella, en función de la velocidad de ambas. S ólo resta identifi carel tipo de zócalo de que disponemos en placa base (DIMM o R IMM) y el número de contactos para �^� � �f� �saber si podemos acoplarle la que allí se apunta como más conveniente.

A parte de la frecuencia y el tiempo de ciclo que conforman el ancho de banda, hay que consi-derar la infl uencia de otros parámetros: En S DR A M/DDR A M, el entrelazado interno de los chips �V�^� � � �� en un factor 2 ó 4 puede proporcionarnos un rendimiento extra en torno al 10 % , y otro tantoocurre con la reducción de la latencia CA S desde 3 a 2 ciclos (ver tabla 10 .14) si el chip lo admite �� f�V�1�� ¡�¢^£

* �^�]�0�z¤P¥(esto suele venir especifi cado en el número de serie del módulo, tal y como se refl eja en la fi gura10 .37 ). S i no aparece indicado allí, lo más probable es que ostente el valor más elevado, que se

* �^�]�0��¦<¦corresponde con una latencia CA S de 3 y 2.5 ciclos para S DR A M y DDR A M, respectivamente.

Y para fi nalizar, un último consejo: Procure adquirir siempre memoria de la misma velocidaden todos sus bancos, ya que de no ser así, el módulo más rápido dentro de un mismo banco deberá § ©¨H§ � ª � �,«siempre esperar al más lento, con lo cual, aún suponiendo que el controlador de memoria pudieragestionar este asincronismo (no todos son capaces de hacerlo), la latencia efectiva sería siempre ladel módulo más lento, desaprovechando el resto.

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L a máxima cantidad de memoria principal instalable en un PC viene limitada por la menor delas tres cantidades siguientes:

¶ El número de zócalos que tenga la placa base, multiplicado por el tamañ o máximo con �f� � �f� ��¨que se fabrican los respectivos módulos según se indica en la tabla 10 .4. En las placas base

* �^�]�0��¥²�de séptima generación de 20 0 1, lo más usual es encontrar 4 zócalos DIMM, mientras queel máximo tamañ o que se fabrica para un módulo de memoria en este formato es de 5 12Mbytes ó 1 G byte según el fabricante, lo que resulta en una cota superior de 2 ó 4 G bytes,respectivamente.

· El rango de direcciones que permite manejar el controlador de la placa base. A ún siendo ��O�^� � � �� imposible generalizar, el valor máximo más común fue de 25 6 Mbytes en el contexto de laquinta generación, 5 12 Mbytes para la sexta y 1 G byte para la séptima.

¸ L a cantidad de memoria direccionable por el p rocesador. Todos los procesadores de quinta, �³� �f�V�^¨ �� sexta y séptima generación disponen de un bus de direcciones de 32 bits, lo que les permitedireccionar hasta ´�µH¶4· ¸ G bytes. N ormalmente, una parte de ese espacio se correspondecon el direccionamiento de la entrada/salida y el sistema operativo, con lo que el espacio dedirecciones de usuario se queda normalmente en la mitad o así, como ocurre en ¹ º}»f¼�½�¾J¿ .

L o más frecuente es que el valor mínimo que determina el límite de memoria instalable venga ª��f� � � §�ÀA�1 H§�dado por el número de zócalos de memoria. Dado que ese límite hardw are suele quedar muy por

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{�|~}N�7�I�O��<|��A��"��K�7��|��l��z|�� A�c�3�A�c��}N� ��7|��z��\��3|��A�I��7�\��0�_�¡ J� ¢"£¥¤�¦�¦ §©¨UªJ«8ª"¬�¯®±°h²�ªJ³?²,´ µ·¶]¸H¹�²KºG°h²8³»ª¯«q²�«y3¼�®±ª½°h²8¾-´ ¿TÀ °h²�³0ª�¬- Á"Â3Â3ÁÃ²�´ Äc¾-´LÅ,®�Æ3´ °h²8³�ª°h²�«8ª"´L°-ªÇ°h²y«È²�«q�¼É®�ªsÊH¾-²y«w¾L²�ºQ¹�¼ª"´·³±ªJº'ª"Ë�³�®»Å�ª�Å,®�3´-²�º^¸·³�ª3º^´-²[Å�²Kº�®±°-ªJ°-²�º'Ê�¾�²wË-¼É²�º�²�´H¹�ªJ´ ³�3ºaºQ®±º�¹É²�«8ªJº3Ël²�¼Éª"¹�®�ÌJ3ºTªJÅ�¹�¾LªJ³�²Kº,Í

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+-,�./+�0�. 1�2436587:9�;=<>3@?A9*<'BDC*EFC�3HGI3KJL2MENGOCQP3HP�9RES2TCUB*EV2W;D7-2WBDCLGHXR3HGZY�[ +-,L+

\]\^ _`a b_`cd `ba e

encima de nuestras necesidades reales, la clave para pagar sólo por la memoria que realmentenecesitamos está en la capa softw are del equipo. Más concretamente, en el sistema operativo quevayamos a utilizar y en nuestro perfi l como usuario del equipo. L a tabla 10 .22 especifi ca el tamañ o

* fLgKhjilk�m-mideal de una confi guración de memoria para un PC del añ o 20 0 1 en función de estas dos variables.

En líneas generales, n oqpRr�sutv (incluida la version para trabajo en grupo) puede trabajar a partirde 32 Mbytes con la mayoría de aplicaciones, y si éstas son un poco más exigentes con la memoria,ampliaríamos el rango a una horquilla situada entre los 6 4 y los 128 Mbytes.

En entornos domésticos, n oqpur�swtvyx�z funcionaba con un mínimo de 8 Mbytes, pero se necesita- {�|-}R~L�D�� R�ban al menos 16 Mbytes para poder trabajar cómodamente con aplicaciones nativas, experimen-tándose una mejora signifi cativa en el rendimiento con tamañ os de 32 Mbytes y superiores. Paran oqpRr�sut8v�x�� las cantidades anteriores se duplicarían, manteniéndose para el n o�pur�sutvQ��o��/�I�Lplo�� . {�|-}R~L�D�� u�� |*�u�*�D}�|-�H�

En arquitecturas de tipo servidor, n o�pur�sutv�� funcionaba a partir de 16 Mbytes, mostrando {l|-}L~L�D�l� �R�una mejora de entre un 30 % y un 40 % para la ampliación a 32 Mbytes, y de hasta el 63 % para64 Mbytes. La configuración básica se situaría aquí entre los 32 y los 48 Mbytes. Si se trata del� �q�R��u�8� �¡ ¢¤£l¥F¦u£L¥

, nuestro punto de partida serían los 64 Mbytes, que se mantendrían para §�¨-©RªL«D¬� ®R¯°H±*²u³R±*²� �q�R��u�8��´�µ�µlµ. §l¨-©LªL«D¬l ¶¸·w·u·

La presencia de determinados periféricos en el hardware de nuestro equipo resulta tambiénbastante reveladora a la hora de determinar las necesidades de memoria de nuestro sistema.Dispositivos como CD-ROM, escáneres y aceleradores gráficos serán un fiel indicador de que ¹ ±*² ¨»ºR¼ ² ¨u½H«Rnos movemos en un entorno software que hace un uso intensivo de la memoria.

Por último, respecto al reparto del tamaño total entre un número mayor o menor de módulos, ©w¾D¿ ±¸² «ª ± ¿ZÀHªHÁ�Âu«Rlos datos de la tabla 1 0.23 muestran que el tamaño incrementa el coste de un módulo de forma* ÃLÄKÅjÆlÇ�È-Èlineal, así que pagaremos prácticamente lo mismo por llevarnos dos módulos de 1 28 Mbytes que

uno solo de 25 6 Mbytes.

É ÊNËÍÌAÎÏ�Ð�ÑÒÔÓÖÕF×�ÓÙØyÓÖÕÛÚ!ÜÝÒNÐ ÓÙÚ'Þ Òyß-ÓÖÕàØ8áFÒNÐâäãæå�çÙåVâ èêé»ë/ì�í�îlé-ïZðòñ

A la hora de identificar nuestra mejor opción de compra a partir del etiquetado de la memoria,todo depende de a dónde dirijamos nuestra mirada:

E n los chips encontraremos tiempos de respuesta o de ciclo en los casos más antiguos, ofrecuencia en los más recientes (ver tabla 1 0.1 8). Para los tiempos, elegiremos el menor valor

* ÃLÄKÅjÆuóDôposible (en la etiqueta impresa en el lomo, es el único valor que viene precedido por unguión). Para la frecuencia, buscaremos un valor cuanto más grande mejor.

E n los módulos, la referencia clave es la etiqueta PC-X X X , que refl eja la frecuencia en loscasos más antiguos (ver sección 1 0.1 4.2.1 ) y el ancho de banda en los más recientes (ver

* ÃLÄKÅjÆõô»Çsección 1 0.1 4.2.2), optando siempre por un valor X X X mejor cuanto más grande. La figura

* ÃLÄKÅjÆõô»Ç1 0.40 nos descubre el valor óptimo en función de la velocidad de nuestra placa base.

* ÃLÄKÅjÆlÇ�È÷öâäãæå�çÙåqø ù ï�ú>ûLï

E n un ránk ing comercial que establecemos según nuestra propia ex periencia, las diferentes ü�ý*þ�ÿ��Rý��marcas quedarían situadas como sigue (ver tabla 1 0.24):

* ÃLÄKÅjÆlÇ�È÷ö¶ Arriba del todo,

� �q�� como marca de calidad suprema, ya que pocos pueden ofertar

± Â ±*³� ª garantía de por vida en sus productos (aunque eso sí, con un sobreprecio del 20 % respectoal siguiente escalón).

�� !#"%$'&)(*��+-,.�/��+0,21�3�,2��

66 MHz 100 MHz 133 MHz 200 MHz 266 MHz 333 MHz 400 MHz 533 MHz

PC−66

PC−100

PC−133

600 MHz

PC−1600

PC−2100

PC−3200

PC−2700

666 MHz 800 MHz

PC−5300

PC−6400

PC−1600

PC−2100

PC−4200

PC−3200 800

PC−2400

PC−4800

Pentium III Coppermine

Pentium II Deschutes, Pentium III Katmai y todos los K6

Pentium II Klamath Primer Athlon

Athlon Thunderbird y XP

Pentium 4 Willamette

AMD

IntelPentium 4 Northwood

PC−6400

PC−166

RD

RA

MD

DR

AM

SD

RA

M

Frecuencia en placa base para equivalencias en el ancho de banda del bus de memoria

400 x2

333 x2

266 x2

200 x2

166 x2

133 x2

100 x2

166

133

100

66

800

1066

1200

1066

1200

800

PC−4200

64

64

64

64

64

64

64

64

64

64

64

16

16

16

32

32

32

64

Frecuencia(MHz)

Anchura (bits)

6ª GENERACION: 7 ª GENERACION:

Placa base más rápida, pero si solventa el asincronismo con la memoria, ésta se aprovecha plenamente.

Equilibrio óptimo. Sincronismo perfecto entre la memoria, su bus, la placa base y el bus local del procesador.

Significadodel códigode colores:

Placa base demasiado lenta. La memoria no funciona, o si lo hace, desaprovecha parte de su velocidad.

46587:9<;>= ?�@BA2CD@ EGFIHKJ8L#MONQP#R�SUTVH WYX[Z\P#]DLVM^_Pa`bPcZ�^dS0WeX[Zf^_Phgjilknmom'mom pKZ\`qLVr NsTKpKX�ÙLYr pKZQNtZuNtL#MOS0P[E<gvL#MXwH `xP#p[Lzy{Z)òP|HDR~}[L pKZ �zP#H�pwP[yl`bP J8MOZ)R�X[Z�HDR�S0P pKZcÙLYr\NtTKpKX[`bLVrQ� rdX P�HzR~}�XwM~P R�L�NtL ]zP�M��NsZu^dM�LVr�NQ�#rM�Zu]wMOZ)rdZ�He^~P�^dSb�#Ler��>g�L#M/L�^dMOLcL|ÔMdLDy<`0PhMdZ)`bPVR�SqT�H RfLVH Z)`l�[XDr/pKZ\NtZ)N�LVMdS0PhZuH ]z`qPVRuPh�zPVr�Z�� Zu`�NsLKpKZ)ÙL pKZu`]wMOLKR�Z�rdPVpKL�M6R�LVNsLt`bSU�eP#pKXzMOPVrlNQ��r'rSb�#H[SU�DR)P�^dSb��P#r)�

�<�Y��Y�� Y��e�� #��e� �)¡6��¢��D� £w¤¥£Q�� £#¡¦��§#�©¨�¡ª{`qZ��P�pzP « �©��¬V¡�£w� ®°¯²± y ®´³ ioy ®´µv¶ y ®²·¹¸ y ®´³¦º y ® »w· y<�q�U�¼�XzZuHzP ½ ��q£�� ¾ ³

��¿À ��¡ ¿�ÁIÂ �Ã�#¤¥�|�Ä¡ ¾ ¼¹y º¦Å ¼¹y µ y µv¶ y µÆ»Ç �.��§#� º'¾½ �.�¡ ¿ �#�Ã¡�§#� ¾ È�¾ É X[HY^dL\Ptr�Xa`bL#��L�pKZ¹ÔMdÊ)�DLV`

± P#Ë�LVH�P|�[`bZ ½ £��£��q£��.� ¾ i ¾ É XwHe^dL\PtrdXÌ`qL��VLsp[Z ¾ �zP É LQR�ÍbM�RuXwÙLÎ6Ï � Ð ªjioyzglÑ

Â �Y¤¥¡ ¿ ��¬ ®´¾ y ¾ ± y » ªÒiÓ ��Ô��¡´�©��¡�� ¿ ¤o��¡ ³ F�y ³¦¾ »

Ó £#¡u§|�©�� ³ ioy ³¦¾ ¾i�X[Z�r^�SULVH�P|�[`bZ µ SbM�N�PVr¦Rf`bT#H[S0RuPVr ªÆÔSbWYX[Z�ÔP#p[L\pKZf�DR�SUZ)He^dZ

Õ�=�Ö%×#= ?�@<AqØ�C E ± ��HzÙeSbHw�ÚpwZ�R)P�`qSbp[PVphZ�H J�P��wMOSbRuP�He^dZ�r¥pKZÛNtZ�N�L#MOSqP\][MdSqH�R�SU]zP�`ÜrdL#��MdZ¢`xP#r¹pKSqZuË/�zMdNQPVr¥NQ�#rSqN�]DLVM^~P�He^dZ�rÛpKZ)`6N�Z)MOR)P#pKLD�:Ý:P ^�ZuM�H�P pKZÌSqH[SbR�SqP�ÙZ�rÛp[Z ® SbHw�Vr�^dLVH Z)rÛNÞXz� P|Nt][`bSqP�y:]wX�Z)r^dL WVX�Zß`0P�rtpKLVrà Ù^dSbNQP#rá`qZ�ÔM�PVr�SbHzpKS0RuP#HâZ)`>^dSb]DLt�\NQP#MOR)P/pKZ´R�LVNt][XK^�PVpKL�M¦P#`<WVXzZ¹��P#HâpKSbMdSq��S0pKLYruE ¯o± E ¯ P�`qX[Z ±äã'¾ å ]DP�M~PgÒi RuÙTVHwSbR�L¦ZuHæ�#Z)H[Z�M~P�`-ç�y ³ ioEugÆP|M_PÒgji �¹rdZ�MO�èSbpKLVMdZ�répKZÒi�L�Nt]zPVW%y µ�¶ E)gvP�M�P µ X É S©^~rXêy ·¹¸ E)gvP#MOP · P�^dZ�ëáP��#y³¦º EwgÆP�M~P º Z�ë¦`bZf^^dkngÆPVR~ÙÄP#MOpBy »w· E[gÆP|M_P » SU`bSbR�L#H · M�P�]w}[S0Rur)yG�U�q�

· B ajamos un escalón para encontrar a½ ��x£w�

como firma comprometida también con la me-ì�í�î�ï#ð

moria de calidad, pero algo menos ex igente. E n Micron es más destacable su amplio abanicode productos.

ñ6ò�ó�ô)õÛòö ÷�ø)ù

úûúü ýþÿ �ýþ�� þ�ÿ �

¸ Descendiendo otro peldaño, situamos a marcas muy conocidas como��

, � �� ! �"�#%$& ('*)�+,!- , . �� (�*/&� - , .10 � 0324065 � , 798;: �<�=�> ?�*�A@

, B �DC!�E GFH�A I� 2 ��G�� y BJ0 - H/!� , pero que no son especia-listas en este sector.

¹ E l estrato más inferior, ya a cierta distancia, queda conformado por toda la legión de clónicos K%L +�M?N�O�#D$� ?'&)�+muy populares por premiar el bajo coste frente a la calidad del producto.

Por norma general, el etiquetado suele ser más claro y completo cuanto mejor es el fabricante,y ciertamente obtuso en las marcas clónicas. E sto se refl eja en la figura 1 0.37 , donde seleccionamos

* P�Q�RTSAU%Upremeditadamente un etiquetado de gama alta ( V W�A@& X� 0 � ), otro de gama media (

�<�Y�G D�Y��@), y un

tercero de gama baja ( BZ2 �=�� , ��![ ).

\=]_^W`a^H` b=c*d*egf

N o es que la memoria tenga fecha de caducidad, pero conocer que ha sido fabricada recien-temente es la mejor manera de asegurar que el chip ha dado pocas vueltas en su larga cadenade distribución y/ o no ha sido utiliz ado por ningún intermediario entretanto. Lo ideal en estesentido es que no sobrepase los dos años de edad.

+�h! ih

Aunque la fecha no siempre suele venir impresa en la serigrafía de los chips, firmas como�� (�, . , 2j0 � , .k0 � 0�2j0;5 � , 798�: y BJ0 - H/!� sí suelen hacerlo. Por ejemplo, un código 9 9 04 embebido K�l h�O?m!#

dentro de la larga sucesión de letras y números que conforma un etiquetado indica que la memo-ria fue fabricada en Abril de 1 9 9 9 . U n ejemplo similar podemos verlo en el etiquetado de

�<�=�> D�Y�A@de la figura 1 0.37 , supuestamente perteneciente a un módulo de Agosto de 2002.

* P�Q�RTSAU%U

n oqpsrut o1v

La memoria principal o dinámica (DRAM) es el área donde se alojan los programas mientras seejecutan en el PC. Sus prestaciones ofrecen una doble vertiente: La funcionalidad, que va ligada w L $ K O�#�$& E)!O?h! �hx �!+($yh�O�z<Oi+?$yN!#al tamaño, y el rendimiento, medido en latencia (retardo en ns. en forma de tiempo de respuestao tiempo de ciclo) y ancho de banda (transporte de los datos en Mbytes/ sg.).

E l sistema de memoria se estructura en bancos responsables de su tamaño fl ex ible, éstos en+yM(NA� LYK N L �A

módulos de formato y anchura concretos que se enganchan a su z ócalo en placa base, y éstos a suvez en chips organiz ados en matrices bidimensionales de celdas.

La memoria principal no ha sufrido grandes cambios al nivel de su celda básica. Sus mejoras,z +!{ #(�! yM

que resumimos en la tabla 1 0.25 , han venido más por la vertiente que han articulado conjunta-* P�Q�RTS&|~}��

mente el interfaz de diálogo y la organiz ación interna:

¶ Primero, proporcionando una salida de cuatro datos consecutivos o ráfaga para llenar una�!� w �mE

línea de caché (F PM), optimiz ación que nunca fue consecuencia del entrelaz ado, sino queguarda relación con la estructura bidimensional de celdas donde la coordenada de columnaaprovecha la preselección de la fila.

· Después, segmentando y automatiz ando este proceso (E DO y B E DO).Mi+�m%zY+?$�N! K O l $

¸ F inalmente, desarrollando diseños síncronos (SDRAM y DDRAM) que permitieron adoptarMAO%$ K �!#�$YOAM�z=#

otras estrategias ya usuales en el procesador, como la segmentación, la precarga y el empleode multiplicadores de reloj.

�� ;��?��!��%�&��i��!��k��?�%��?��

�W �¡I¢�£j¤¦¥A§ ¨1¢ª©¬«�£�¥A®¥Y¯Y°²±´³?¥!µY¥A ¶�¢y·�¯�«3£¸±�§(¥!³A±�¹g º»¥= E¼&«½µ�¢µ&¢¾·G¢y·>«3£¸±´¥ �«g¿y£4¢À°�¥k¥&£4Á�Â&±�¡¢i³%¡%ÂY£�¥ µ*¢Ã�¥Y°²±´µY¥ ¤ª£4¢i³!ÂA¢� !³�±´¥AÄÆÅÈÇ ÉËÊYÌ�Í�ÎiÏÑÐ&ÒiÐ�Ó6Ô Õ!ÖªÕ!ÖªÕ!ÖªÕkÐ ×GÐ&ØXÌ�Ð¾Ù&Ù½Ç ×�Ò

Ú Ð&Í�Ð1ÏÜÛÑÊ6Î�ÐÞÝàßâá Õ!Ö¬ã�Ö¬ã�Ö¬ãÉ�äÃå æçÐyÌ�è~éêÓ<ÎiØ�Ð�è?Ô Ú Ï�Ð�ÊTÓ<Ô Õ!Öªë!Öªë!Öªë ×GÐ&ØXÌ�Ð¾Ù&Ù½Ç ×�Ò

Ó<ìjÍ�Î�è?è�ìÑí&ÊïîðÓ�Ð!Ì�ÔYØñàÉÈäòå æZÐ!Ì~è~éïØ�ó�ØXÌ�ìÜÌ�ó6ì4Ó<Ô Ú Ô&Í Õ!Ö�ô?Ö�ô?Ö�ô ×GÐ&ØXÌ�Ð¾Ù&Ù½Ç ×�Ò

è?Ô�Ê=Ì�Ð*Ó<Ô&ÍõìjÊ*Ì�Î?Í�ÊgÔ�öá<äâ÷øß�Ç á3Îiù�ú½Î?ÊYÌ�Ð*èDìÑí&Êüû Ú Í�ÎièiÐyÍ�ù*Ð ýþë*ÿ��ã�Ö�ô?Ö�ô?Ö�ô É ÊYÌ�Í�Î Ù*Ù Ç ×øÒ

î Î(Ê=Ì�Í�Î?Ï4ÐyÒ�Ð&Ó<Ô ìÜÊYÌ�Î(Í�ÊgÔ*Ø î ô�Ù�ÙÀÇ ×øÒäGäq÷ ßGÇ ä�Î�Ø�Ó6Ô��6ÏÑÎ�Ø�Ô��gÍ�ÎGÏ4Ð½Ø�Î��;ÐyÏüÓ<ÎÃÍ�Î(ÏjÔ�� ý ë*ÿ��ë<ö ÕEÖ�6ö ÕEÖ�6ö ÕEÖ�gö Õ É ÊYÌ�Í�ÎÞô� ��ë�Ç ×>Ò

îuÏ�Ð&ØõúÞÐ!Ì�Í�ì4èDÎ�Ø®Ó<Î�èDÎiÏÑÓ6Ð*Ø îïã ��;ë Ç ×�Ò÷øäâ÷øß�Ç ��ógÎ��!Ð¾ÐyÍ��! �"$#!�&%��(')�*'+�� *�-,�. /1032450�6�7�8:9;6�7�8:9;6�7!8:9 <>=?�� @�&A�7�7�BDC

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��-��!��$��)�;��5� ��$��;�-��H� �X��( Q��?��¡��¢ £ .�=��" ��.�'|#K��d{bhiK#K��dq.D` ¤x @"�=G=3¥�bh�� .ow3�j. dn. )#K.� @"�#K.

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A finales de los años 90 surgió una nueva corriente en el diseño de la memoria principal: LaRDRAM, que apostaba por la simplicidad de un bus estrecho con objeto de lograr frecuencias Î�Ï;Î�Ð�Ñmuy elevadas. Pero su precio ha supuesto una losa para su despegue, y aunque finalmente haconseguido cierta cuota de mercado, no ha cumplido con las expectativas depositadas.

Como epílogo, la tabla 1 0.2 6 resume las diez recomendaciones má s importantes a la hora deseleccionar los módulos de memoria principal de nuestro PC.

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