Resumen CAPITULO 5 MEMORIA INTERNA Organizacion y Arquitectura

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CAPITULO 5 MEMORIA INTERNA

MEMORIA PRINCIPAL SEMICONDUCTORA

En computadores antiguos la forma más común de almacenamiento era una matriz de

pequeños anillos denominados núcleos; por esto a la memoria principal se le llamabanúcleo.

ORGANIZACIÓN

El elemento básico de una memoria es la celda de memoria, donde todas las celdas

comparten:

-tienen dos estados estables que pueden emplearse para representar el 1 y 0.

-puede escribirse en ellas

-puede leerse para detectar su estado

La celda tiene 3 terminales para transportar señales eléctricas, la terminal seleccionada

selecciona la celda para realizarse una operación de lectura o escritura.

-para escritura, el tercer terminal proporciona la señal 1 o 0.

-en lectura, el tercer terminal se utiliza de salida del estado.

La estructura interna, funcionamiento y temporización dependen de la tecnología del

circuito integrado.

DRAM Y SRAM



La memoria semiconductora más común es la memoria de acceso aleatorio (RAM) una

característica es que es posible tanto leer como escribir datos rápidamente y escribir

nuevamente datos en ella. Se ejecuta mediante señales eléctricas.

La RAM es volátil , una RAM debe estar siempre alimentada, la RAM solo puede utilizarse

como almacenamiento temporal, la Dram y la Sram son las formas tradicionales de RAM.

RAM DINAMICA (DRAM)

Está hecha con celdas que almacenan datos con cargas eléctricas en condensadores la

presencia o ausencia se interpreta como uno o cero. En terminodinámico hace referencia

a la tendencia a la que la carga almacenada se pierda.

La figura muestra la estructura de una celda de memoria dram que memoriza un bit la

línea de direcciones se activa cuando se va a leer o escribir el valor del bit de la celda. El

transistor activa como conmutador que se cierra, si se aplica tensión a la línea de

direcciones y se abre(no corriente) cuando la tensión es nula.



-para escritura se aplica tensión en la línea del bit, un valor alto representa un uno, y uno

bajo un cero, luego se aplica una señal a la línea de direcciones permitiendo transferir

carga al condensador.

-para lectura, la carga almacenada en el condensador se transfiere a la línea del bit y a un

amplificador de lectura; este, compara la tensión del condensador a un valor de referencia

y determina si la celda tiene un uno o un cero, la lectura descarga el condensador.

RAM ESTATICA (SRAM)

es un dispositivo basado en los mismos elementos de un procesador. En una sram los

valores binarios se almacenan utilizando flip flops y esta tendrá los datos mientras se

mantenga alimentada.

la figura muestra la estructura física de una celda de memoria sram. 4 transistores

(t1,t2,t3,t4) están conectados en forma cruzada para producir estados lógicos estables .

- En el estado 1, el c1 está en alta y c2 en baja. T1 y t4 están en corto y t2 y t3 están en

conducción.



- En el estado 0, c1 está en baja, c2 en alta. T1 y t4 está en conducción y t2 y t3 están en

corto.

Ambos estados son estables y se mantienen mientras sean alimentados con una tensión

continua (dc). La línea de direcciones controla dos transistores (t5 y t6), al aplicar una

señal los dos transistores entran en conducción para lectura o escritura.

SRAM FRENTE A DRAM

- Tanto las RAM estáticas como dinámicas son volátiles, una celda de dram es más

simple que una de sram por lo tanto más pequeña

- Las dram son más densas y más económicas

- Las dram son preferidas en memorias grandes, por el menor costo de las celdas

- Las sram son másrápidas que las dram, estas se utilizan en memoria cache y las

dram para memoria principal

TIPOS DE ROM

Una memoria de solo lectura (rom) contiene un patrón permanente de datos que no se

pueden alterar. Una rom es no volátil, no se pueden escribir datos en ella.

Unas aplicaciones de la rom son:

- Subrutinas de bibliotecas para rutinas de uso frecuente

- Programas del sistema

-

Tablas de funciones

Una rom se constituye como cualquier otro chip de circuito integrado, con los datos

cableados en el chip durante el proceso de fabricaciones. Esto tiene dos problemas

- La tapa de inserción de datos implica unos costos fijos relativamente grandes para

una o miles rom

- No se permite un fallo. Si un bit es erróneo se debe desechar la tirada completa de

chips de rom

Rom programable (PROM) no son volátiles y pueden grabarse solo una vez se requiere un

equipo especial para el procesos de escritura o programación. Proporcionan flexibilidad y

comodidad

Sobre todo lectura. Es útil para aplicaciones donde la lectura es más frecuente que la

escritura pero tiene un almacenamiento no volátil. Hay tres formas de memoria sobre

todo lectura:



- EPROM

- EEPROM

- Memoria flash

Memoria de solo lectura programable y borrable (EPROM). se lee y se escribe

eléctricamente como la PROM. Pero , antes de la escritura, todas las celdas de

almacenamiento deben primero borrarse a la vez exponiendo el chip a radiación ultra

violeta. Las EPROM puede modificarse múltiples veces y retiene su contenido

indefinidamente.

Memoria de solo lectura programable y borrable eléctricamente (EEPROM). se puede

escribir en cualquier momento sin borrar su contenido anterior; solo se actualiza el byte o

bytes direccionados, la operación de lectura consume un tiempo considerablemente

mayor que la de lectura. La EEPROM combina la ventaja de ser no volátil con la flexibilidad

de ser actualizable, son más costosas que las EPROM y también menos densas admitiendomenos bits por chip.

Memorias flash se encuentran en coste y funcionalidad entre las EPROM y las EEPROM,

las flash utilizan una tecnología de borrado electrónico, borrándose entera en uno o unos

cuantos segundos. Además, es posible borrar solo bloques concretos de memoria y no

todo el chip. No permite borrar al nivel de byte e igual que las EPROM, los flash utilizan un

transistor por bit consiguiendo las altas densidades que alcanzan las EPROM.

LOGICA DE CHIP

Para las memorias semiconductoras, uno de los aspectos fundamentales es el número de

bits de datos que pueden ser leídos o escritos a la vez.

La lectura, la escritura en la que la disposición física de las celdas de la matriz es la misma

que la disposición lógica de las palabras de memoria. La matriz está organizada en w

palabras de b bits cada una.

Chip -> 16Mb podría estar estructurado en un M palabras de 16 bits.

Una dram de 16Mb. Se describen o leen cuatro bits a la vez. La matriz está estructurada

en cuatro matrices cuadradas de 8048x2048x2048 elementos. Los elementos de una

matriz conectan tanto a líneas horizontales (filas) como verticales (columnas). Cada línea

horizontal conecta al terminal de selección de cada celda en la correspondiente fila y cada

línea vertical conecta al terminal entrada-datos-detección de a cada celda en dicha

columna.



Para la entrada (escritura) cada línea de bit se activa a uno o a cero de acuerdo con el

valor de la correspondiente línea de datos

Para la salida (lectura) el valor de cada línea de bit se pasa por un amplificador de lectura

y se presenta en la correspondiente línea de datos. La línea de fila seleccionada, la fila de

celdas que es utilizada para lectura o escritura.

En la figura hay solo 11 líneas de direcciones (A0-A10). Las señales se transforman con

lógica de selección externa del chip y se multiplexan en 11 líneas de direcciones. Estas

señales se acompañan por las de selección de dirección de fila (ras) y de selección de

dirección de columna (cas) que temporizan el chip.

Los terminales de escritura (we) y de habilitación de salida (OE) determinan si se realizan

una operación de escritura o de lectura.

La figura ilustra la circuitería de refresco. Todas las dram requieren operaciones derefresco. Se inhabilita el chip dram mientras se refrescan todas las celdas. Los datos

correspondientes se leen y escriben de nuevo en las mismas posiciones.

ENCAPSULADO DE LOS CHIPS



la figura a muestra un ejemplo de eprom encapsulado, un chip de 8 Mb organizados en

1Mx8. Los terminales transfieren las siguientes señales

- La dirección de la palabra a la que se accede. Para 1M (220

=1M) (A0-A19)- El dato a leer en 8 líneas (D0-D7)

- Una línea de alimentación del chip (Vcc)

- Un terminal de tierra (Vss)

- Un terminal de habilitación de chip-> pueden haber varios chips de memoria

conectados al mismo bus de direcciones. El CE se utiliza para indicar si la dirección

es o no válida para cada chip

- Una tensión de programación (Vpp) que se aplica durante la programación de la

memoria

La figura b muestra la configuración de terminales de un chip dram típico de 16Mb

organizado en 4Mx4 los terminales de habilitación de escritura (WE) y de habilitación de

salida (OE) indican si se trata de una operación de escritura o lectura, solo se necesitan

terminales (211

(211

=222

= 4M)). El terminal no-conectar esta para que un número total de

terminales sea par.

ORGANIZACIÓN DE MODULOS



Si un chip de RAM contiene un bit por palabra, se necesitara al menos un numero de chips

igual al número de bits por palabra. Esto funciona cuando el tamaño de la memoria sea

igual al número de bits por chip.

CORRECCION DE ERRORES

Una memoria semiconductora está sujeta a errores. Pueden clasificarse en:

- Fallos permanentes (hard)

- Errores transitorios u ocasionales (soft)

Un fallo permanente es un defecto físico, así que la celda de memoria afectada no puede

almacenar datos de manera segura conmutando erróneamente entre 1 y 0. Pueden ser

causados por funcionamiento en condiciones adversas, defecto de fabricación y desgaste.

Un error transitorio es un evento aleatorio no destructivo que altera el contenido de una o

más celdas de almacenamiento sin dañar la memoria. Pueden deberse a problemas de la

fuente de alimentación o partículas alfa.

Cuando se va a escribir en memoria, se realiza un cálculo con los datos (función f) para

producir un código y se almacenan tanto los datos como el código. Así con una nueva

palabra de M bits y de un código de K bits el tamaño real de la palabra seria M+K bits.

Al leer una palabra, se utiliza el código para detectar errores e incluso corregirlos. Se

genera otro código de K bits y se compara con los bits captados en memoria. Esta

comparación produce:



- No se detectan errores y se envían al exterior

- Se detecta un error y es posible corregirlo

- Se detecta un error pero no es posible corregirlo

Los códigos que operan así se denominan códigos correctores de errores y se caracterizan

por el número de bits de error de una palabra que puede corregir y detectar.

El código corrector de errores más sencillo es el código de hamming.

Para una palabra

de 4 bits (M=4). Se asignan los 4 bits del dato a los compartimentos inferiores y los

restantes se rellenan con bits de paridad. Estos bits se eligen para que el número total de

unos en el ciclo sea par (figura b) y si un error cambia uno de los bits (figura c) se

encuentra fácilmente; comprobando los bits de paridad se encuentran diferencias en los

círculos a y c pero no en el b. el error puede corregirse modificando el bit de dicho

compartimento.

ORGANIZACIÓN ABANZADA DE MEMORIAS DRAM



El chip dram tradicional está limitado por su arquitectura interna como por su interfaz con

el bus de memoria del procesador.

Una forma de abordar el problema de las prestaciones de la memoria principal dram ha

sido insertar uno o más niveles de cache sram de alta velocidad entre la memoria principal

dram y el procesador. Los esquemas que dominan actualmente el mercado son SDRAM-

DDR-DRAM Y RDRAM.

DRAM SINCRONICA (SDRAM)

Es una de las más usadas. A diferencia de las dram tradicionales que son asincrónicas la

sdram intercambia datos con el procesador de forma sincronizada con una señal de reloj

externa.

En una dram típica, el procesador muestra las direcciones y niveles de control a la

memoria indicando que esos datos deben escribirse o leerse. Después se escriben o leen

los datos de la dram y durante ese tiempo de acceso, la dram realiza operaciones internas

y el procesador debe esperar haciendo que las prestaciones bajen.

Con la sdram se introducen y sacan datos bajo el control de reloj del sistema. El

procesador manda la información (instrucción y dirección) que es retenida por la sdram,

esta responderá después de unos cuantos ciclos y mientras tanto el procesador puede

realizar otras tareas



La sdram tiene

un modo de ráfagas para eliminar los tiempos de establecimiento de dirección y carga de

línea y columna. Puede secuenciar la salida rápida de una seria de bits de datos una vez

que se han accedido al primero de ellos.

Este modo es útil para acceder a bits en secuencia y en la misma fila de la matriz de celdas

que la ha accedido en primer lugar

Otra diferencia de una dram y una sdram es el registro de modo y la lógica de control

asociada para que la sdram se ajuste a las necesidades del sistema

- El registro del modo especifica la longitud de la ráfaga ->número de unidades

individuales de datos entregados sincrónicamente al bus.

- Así como permite ajustar el tiempo de espera entre la recepción de una petición

de escritura y la transferencia de los datos

- Ahora hay una nueva versión conocida como sdram de doble velocidad de datos

(DDR-SDRAM).

DRAM RAMBUS

Se ha convertido en el principal competidor de sdram. Los chips rdram tienen

encapsulados verticales con todos los terminales en un lateral, intercambiando datos con

el procesador por medio de 28 hilos. El bus puede direccionar hasta 320 chips de rdram a

razón de 1,6GBps.



El bus de las rdram entrega direcciones e información utilizando un protocolo asíncrono

orientado a bloques, lo que hace posible la velocidad de 1,6GBps es que se define muy

precisamente las impedancias, la temporización y las señales de las rdram obtienen las

peticiones de memoria de un bus de alta velocidad

La configuración consta de un controlador y de varios módulos rdram conectados juntos

mediante un bus común. Incluye 18 líneas de datos que circulan al doble de velocidad de

reloj.

DDR SDRAM

Esta limitada por el hecho de que puede evitar enviar datos al procesador solo una vez por

ciclo de reloj del bus. La ddr-sdram puede enviar datos dos veces cada ciclo de reloj, unacoincidiendo con el flanco de subida del pulso del reloj y otra haciendo con el flanco de

bajada.

DRAM CACHES

la sdram de la cdram puede usarse como una verdadera cache formada por líneas de 64

bits, es efectivo para accesos a memoria ordenados aleatorios ordinarios.

También puede usarse como búfer para soportar el acceso seria a un bloque de datos.

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